JPH082668B2 - 読出し専用メモリの読出し制御装置 - Google Patents
読出し専用メモリの読出し制御装置Info
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- JPH082668B2 JPH082668B2 JP61108927A JP10892786A JPH082668B2 JP H082668 B2 JPH082668 B2 JP H082668B2 JP 61108927 A JP61108927 A JP 61108927A JP 10892786 A JP10892786 A JP 10892786A JP H082668 B2 JPH082668 B2 JP H082668B2
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、プリンタ内に設けられた文字パターンを記
憶する読出し専用メモリの読出し制御装置に関する。
憶する読出し専用メモリの読出し制御装置に関する。
プリンタはデータ回線を介してコンピュータ等の外部
機器から入力する文字コード又はグラフィックコードを
所定の文字パターンやグラフィックパターンに変換し用
紙等に印字を行なう装置である。したがって、通常プリ
ンタ内には文字コード等を文字パターン等に変換する為
のROMである文字パターンメモリが内蔵されており、そ
の文字パターンメモリには、例えばJIS（日本工業規
格）漢字第１水準に適合する漢字キャラクタ等の文字デ
ータが予め書込まれている。
機器から入力する文字コード又はグラフィックコードを
所定の文字パターンやグラフィックパターンに変換し用
紙等に印字を行なう装置である。したがって、通常プリ
ンタ内には文字コード等を文字パターン等に変換する為
のROMである文字パターンメモリが内蔵されており、そ
の文字パターンメモリには、例えばJIS（日本工業規
格）漢字第１水準に適合する漢字キャラクタ等の文字デ
ータが予め書込まれている。
従来、上述の文字パターンメモリから所望文字パター
ンを読出す場合、文字パターンメモリ内の所定の文字を
指定する文字コード（文字アドレス）を入力し所望する
文字パターンを読出している。例えば、漢字の「漢」の
文字が文字コード“00011100"であれば（但し８ビット
の場合）、文字コードとして“00011100"を指定すれば
良い。また、この様にして指定さた各文字のパターンデ
ータは、例えば、１文字当り縦24ドット×横24ドット印
字表示の文字パターンメモリとして記憶されている。そ
してこの例の場合、横24ドットのパターンデータは３つ
に分割されている。すなわち、横24ドットのドットデー
タをD0〜D23とすれば、各８ドット（ビット）ずつD0〜D
7、D8〜D15、D16〜D23の３つに分割され、各文字のパタ
ーンデータは３チップ（LSI）に分けて記憶されてい
る。したがって、各文字は、３チップに分離記憶されて
いることになる。そして各文字のパターンデータは、上
述のD0〜D23を１ラインとして読出され、順次24ライン
読み出されることにより１文字分のパターンデータが読
み出される。
ンを読出す場合、文字パターンメモリ内の所定の文字を
指定する文字コード（文字アドレス）を入力し所望する
文字パターンを読出している。例えば、漢字の「漢」の
文字が文字コード“00011100"であれば（但し８ビット
の場合）、文字コードとして“00011100"を指定すれば
良い。また、この様にして指定さた各文字のパターンデ
ータは、例えば、１文字当り縦24ドット×横24ドット印
字表示の文字パターンメモリとして記憶されている。そ
してこの例の場合、横24ドットのパターンデータは３つ
に分割されている。すなわち、横24ドットのドットデー
タをD0〜D23とすれば、各８ドット（ビット）ずつD0〜D
7、D8〜D15、D16〜D23の３つに分割され、各文字のパタ
ーンデータは３チップ（LSI）に分けて記憶されてい
る。したがって、各文字は、３チップに分離記憶されて
いることになる。そして各文字のパターンデータは、上
述のD0〜D23を１ラインとして読出され、順次24ライン
読み出されることにより１文字分のパターンデータが読
み出される。
上述の各ラインの指定は５ビット構成のスキャンアド
レスにより行われ、例えば縦方向１ライン目はスキャン
アドレス“00000"で指定し、２ライン目はスキャンアド
レス“00001"で指定し、以下同様に24ライン目（24ドッ
ト目）はスキャンアドレス“10111"で指定する。つま
り、文字コードを上位アドレスとし、上述のスキャンア
ドレスを下位アドレスとして文字パターンメモリーを順
次アクセスすることによりライン毎のパターンデータが
読み出される。。この様にして読出された１文字のパタ
ーンデータは１ページ分のドットパターンメモリーであ
る図示しないフレームメモリ等へ書込まれ、印字の際の
データとして用いられる。
レスにより行われ、例えば縦方向１ライン目はスキャン
アドレス“00000"で指定し、２ライン目はスキャンアド
レス“00001"で指定し、以下同様に24ライン目（24ドッ
ト目）はスキャンアドレス“10111"で指定する。つま
り、文字コードを上位アドレスとし、上述のスキャンア
ドレスを下位アドレスとして文字パターンメモリーを順
次アクセスすることによりライン毎のパターンデータが
読み出される。。この様にして読出された１文字のパタ
ーンデータは１ページ分のドットパターンメモリーであ
る図示しないフレームメモリ等へ書込まれ、印字の際の
データとして用いられる。
また、上述の様に24ドット×24ドット印字表示の為の
文字パターンの一文字に対応するスキャンアドレスは５
ビット構成である為、スキャンアドレス“11000"〜“11
111"の８ライン分のメモリ領域は上述の例では使用され
ない。
文字パターンの一文字に対応するスキャンアドレスは５
ビット構成である為、スキャンアドレス“11000"〜“11
111"の８ライン分のメモリ領域は上述の例では使用され
ない。
上述の様に読出し専用メモリの読出し制御装置におい
て、上述の例の様に、24×24ドット印字用のROMのデー
タを読出す場合、スキャンアドレス“11000"〜“11111"
に対応するメモリ領域は使用しない。したがって、空エ
リアがメモリ領域内に存在することになりROMの使用効
率が悪い。このことは、縦2nドットで構成される文字以
外の読出し専用メモリにおいて起こり、例えば40×40ド
ット印字用のROMでは６ビット構成のスキャンアドレス
を用いる為64ライン（ドット）までアドレス指定できる
が、64−40＝24ラインに対応するメモリ領域が空エリア
となる。
て、上述の例の様に、24×24ドット印字用のROMのデー
タを読出す場合、スキャンアドレス“11000"〜“11111"
に対応するメモリ領域は使用しない。したがって、空エ
リアがメモリ領域内に存在することになりROMの使用効
率が悪い。このことは、縦2nドットで構成される文字以
外の読出し専用メモリにおいて起こり、例えば40×40ド
ット印字用のROMでは６ビット構成のスキャンアドレス
を用いる為64ライン（ドット）までアドレス指定できる
が、64−40＝24ラインに対応するメモリ領域が空エリア
となる。
この様に読出し専用メモリ内にデータ空エリアを作成
しない様に例えば、次の文字データの一部を前の文字デ
ータの空アリアに書込むことも考えられる。しかしこの
場合にはスキャンアドレスの制御の際、前述の文字コー
ドを変換制御しなければならず文字データを読出す為の
アドレス制御が複雑になる。
しない様に例えば、次の文字データの一部を前の文字デ
ータの空アリアに書込むことも考えられる。しかしこの
場合にはスキャンアドレスの制御の際、前述の文字コー
ドを変換制御しなければならず文字データを読出す為の
アドレス制御が複雑になる。
本発明は上記従来の欠点に鑑み、読出し専用メモリ内
のメモリ領域を有効に利用すると共に、簡単なアドレス
制御により文字パターンを読出すことを可能とする読出
し専用メモリの読出し制御装置を提供することを目的と
する。
のメモリ領域を有効に利用すると共に、簡単なアドレス
制御により文字パターンを読出すことを可能とする読出
し専用メモリの読出し制御装置を提供することを目的と
する。
上記目的は本発明によれば、外部より入力する文字コ
ード情報に対応するアドレス情報によって指定される単
位記憶領域が、第１のパターンデータを記憶する第１の
記憶範囲及び同一文字で第２のパターンデータを記憶す
る第２の記憶範囲とからなる記憶手段と、外部から入力
する文字種指定情報に従って前記第１又は第２の記憶範
囲を選択する選択手段と、前記アドレス情報によって指
定された前記単位記憶領域の前記選択手段によって選択
された記憶範囲をアクセスして該記憶範囲内に記憶され
たパターンデータを読出す読出し制御手段とを有するこ
とを特徴とする読出し専用メモリの読出し制御装置を提
供することにより達成される。
ード情報に対応するアドレス情報によって指定される単
位記憶領域が、第１のパターンデータを記憶する第１の
記憶範囲及び同一文字で第２のパターンデータを記憶す
る第２の記憶範囲とからなる記憶手段と、外部から入力
する文字種指定情報に従って前記第１又は第２の記憶範
囲を選択する選択手段と、前記アドレス情報によって指
定された前記単位記憶領域の前記選択手段によって選択
された記憶範囲をアクセスして該記憶範囲内に記憶され
たパターンデータを読出す読出し制御手段とを有するこ
とを特徴とする読出し専用メモリの読出し制御装置を提
供することにより達成される。
以下本発明の実施例について図面を参照しながら詳述
する。
する。
第１図は本実施例の読出専用メモリの読出し制御装置
の要部回路ブロック図である。同図において、１は５個
のROM1a〜1eと、後述する多数のバス線で構成される文
字パターンメモリであり、２は文字パターンメモリ１か
ら文字パターンデータを読出す為の制御回路である。上
述に文字パターンメモリ１にはデータ線Ａを介して文字
コードデータが各ROMの上位アドレスとして直接入力
し、制御回路２には各文字のドットラインおよびワード
を指定するスキャンアドレスデータが入力する。また、
文字パターンメモリ１の出力ラインＢには、図示しない
フレームメモリが接続され、文字パターンメモリ１から
読出される文字パターンを記憶する。
の要部回路ブロック図である。同図において、１は５個
のROM1a〜1eと、後述する多数のバス線で構成される文
字パターンメモリであり、２は文字パターンメモリ１か
ら文字パターンデータを読出す為の制御回路である。上
述に文字パターンメモリ１にはデータ線Ａを介して文字
コードデータが各ROMの上位アドレスとして直接入力
し、制御回路２には各文字のドットラインおよびワード
を指定するスキャンアドレスデータが入力する。また、
文字パターンメモリ１の出力ラインＢには、図示しない
フレームメモリが接続され、文字パターンメモリ１から
読出される文字パターンを記憶する。
ROM1a〜1e内のメモリ領域には、例えば漢字やアルフ
ァベット等の文字を構成するドットパターンが記憶され
ている。そして記憶された各文字に対応するドットパタ
ーンの一部が各々のROM1a〜1eに分割して記憶されてい
る。第２図（ａ）は上述の分割およびスキャンアドレス
データを説明する図であり、説明をわかり易くする為、
１文字について示している。また、同図（ａ）は40×40
ドットで構成される文字パターンデータの場合であり同
図（ｂ）は24×24ドットで構成される文字パターンデー
タの場合を示す。同図（ａ）において、１文字のパター
ンデータ３はROM1aに領域ａのデータが記憶され、ROM1b
に領域ｂのデータが記憶され、ROM1cに領域ｃのデータ
が記憶され、ROM1dに領域ｄのデータが記憶され、ROM1e
に領域ｅのデータが記憶されている。
ァベット等の文字を構成するドットパターンが記憶され
ている。そして記憶された各文字に対応するドットパタ
ーンの一部が各々のROM1a〜1eに分割して記憶されてい
る。第２図（ａ）は上述の分割およびスキャンアドレス
データを説明する図であり、説明をわかり易くする為、
１文字について示している。また、同図（ａ）は40×40
ドットで構成される文字パターンデータの場合であり同
図（ｂ）は24×24ドットで構成される文字パターンデー
タの場合を示す。同図（ａ）において、１文字のパター
ンデータ３はROM1aに領域ａのデータが記憶され、ROM1b
に領域ｂのデータが記憶され、ROM1cに領域ｃのデータ
が記憶され、ROM1dに領域ｄのデータが記憶され、ROM1e
に領域ｅのデータが記憶されている。
また、各ROM1a〜1eの出力は８ビットであり、ROM1aの
出力データは１文字のパターンデータのD0〜D7であり、
ROM1bの出力は１文字のパターンデータのD8〜D15であ
り、ROM1cの出力データは１文字パターンデータのD16〜
D23であり、1dの出力データは１文字のパターンデータ
のD24〜D34であり、ROM1eの出力データは１文字のパタ
ーンデータのD32〜D39である。
出力データは１文字のパターンデータのD0〜D7であり、
ROM1bの出力は１文字のパターンデータのD8〜D15であ
り、ROM1cの出力データは１文字パターンデータのD16〜
D23であり、1dの出力データは１文字のパターンデータ
のD24〜D34であり、ROM1eの出力データは１文字のパタ
ーンデータのD32〜D39である。
これらのROM1a〜1eからの８ビットデータは対応する1
6ビットバスB1〜B3を介して前述の出力ラインＢへ出力
される。
6ビットバスB1〜B3を介して前述の出力ラインＢへ出力
される。
16ビットバスB1〜B3への出力は当然16ビット（ワー
ド）毎に行われるが、どのワードを出力するかは後述す
るスキャンアドレスデータで指定する。この指定は第２
図における の順序で行われる。（ただし、 においては16ビットの上位８ビットのみがドットパター
ンデータとして扱われる。） 上述の説明は１文字に対してであるが、他のすべての
文字についても同様に５つのROM1a〜1eに分割して各々
の文字のパターンデータが記憶されている。そして、前
述の様に各々の文字パターンはデータバス線Ａから入力
する文字コードにより選択される構成である。
ド）毎に行われるが、どのワードを出力するかは後述す
るスキャンアドレスデータで指定する。この指定は第２
図における の順序で行われる。（ただし、 においては16ビットの上位８ビットのみがドットパター
ンデータとして扱われる。） 上述の説明は１文字に対してであるが、他のすべての
文字についても同様に５つのROM1a〜1eに分割して各々
の文字のパターンデータが記憶されている。そして、前
述の様に各々の文字パターンはデータバス線Ａから入力
する文字コードにより選択される構成である。
一方、制御回路２はスキャンアドレス制御部４、ROM
セレクタ５とで構成されている。スキャンアドレス制御
部４はスキャンアドレスデータをデコードしROMスキャ
ンアドレスデータに変換する。このROMスキャンアドレ
スデータはアドレスバス線Ｃを介して各ROMKの下位アド
レスとして、ROM1a〜1eへ出力される。
セレクタ５とで構成されている。スキャンアドレス制御
部４はスキャンアドレスデータをデコードしROMスキャ
ンアドレスデータに変換する。このROMスキャンアドレ
スデータはアドレスバス線Ｃを介して各ROMKの下位アド
レスとして、ROM1a〜1eへ出力される。
また、ROMセレクタ５は第３図に示す回路で構成され
ている。すなわち、後述する入力ビットC1′、C2′は各
々インバータ６、７へ出力し、ビットC1′はインバータ
６で反転された後、ANDゲート８及び９へ出力される。
ビットC2′はインバータで反転された後、ANDゲート８
及び10へ出力される。また、ビットC2′はインバータ７
で反転された後、ANDゲート８及び10へ出力されてい
る。そして、ANDゲート８の出力はROM1a、1bへ出力さ
れ、ANDゲート９の出力はROM1c、1dへ出力され、ANDゲ
ート10の出力はROM1eへ出力される。
ている。すなわち、後述する入力ビットC1′、C2′は各
々インバータ６、７へ出力し、ビットC1′はインバータ
６で反転された後、ANDゲート８及び９へ出力される。
ビットC2′はインバータで反転された後、ANDゲート８
及び10へ出力される。また、ビットC2′はインバータ７
で反転された後、ANDゲート８及び10へ出力されてい
る。そして、ANDゲート８の出力はROM1a、1bへ出力さ
れ、ANDゲート９の出力はROM1c、1dへ出力され、ANDゲ
ート10の出力はROM1eへ出力される。
以上の様な構成の本実施例の読出し制御回路におい
て、以下にその回路動作を説明する。
て、以下にその回路動作を説明する。
先ず、データバス線Ａに文字パターンメモリ１内のデ
ータを読出す為のリード信号が出力され、スキャンアド
レス制御部４はデータ読出し状態となる。次にパターン
メモリ１内の所定の文字を読出す為の文字コードがROM1
a〜1eへ供給されると同時に、スキャンアドレス制御部
４へスキャンアドレスが供給される。
ータを読出す為のリード信号が出力され、スキャンアド
レス制御部４はデータ読出し状態となる。次にパターン
メモリ１内の所定の文字を読出す為の文字コードがROM1
a〜1eへ供給されると同時に、スキャンアドレス制御部
４へスキャンアドレスが供給される。
ここで例えば、所定の文字コードに対応して記憶され
ている文字Ｆのパターンデータを第４図（ａ）に示す。
この文字Ｆのパターンデータは勿論前述の２図に示す様
にD0〜D39まで８ビット毎にROM1a〜1eに分割して記憶さ
れている。また、従来空エリアとなっていたスキャンア
ドレスのメモリ領域（Ｂスキャンの“0"〜“23"）にも
Ｆを逆にした24×24ドットのパターンデータが記憶され
ている。
ている文字Ｆのパターンデータを第４図（ａ）に示す。
この文字Ｆのパターンデータは勿論前述の２図に示す様
にD0〜D39まで８ビット毎にROM1a〜1eに分割して記憶さ
れている。また、従来空エリアとなっていたスキャンア
ドレスのメモリ領域（Ｂスキャンの“0"〜“23"）にも
Ｆを逆にした24×24ドットのパターンデータが記憶され
ている。
この文字Ｆを読出す為にスキャンアドレスデータがス
キャンアドレス制御部４へ入力する。スキャンアドレス
制御部４は８ビット入力、８ビット出力のROMでありこ
のROMの入力（アドレス）であるスキャンアドレスデー
タの中には上述の文字Ｆのいずれかを選択するスキャン
セレクト信号（ビット）も含まれている。このスキャン
アドレスデータを第５図（ａ）、（ｂ）にa,a′として
示す。同図（ａ）におけるa,a′は第４図（ａ）の11に
示す文字Ｆを選択する場合のスキャンアドレスデータで
あり、同図（ｂ）におけるa,a′は第４図（ａ）の12に
示す文字Ｆを選択する場合のスキャンアドレスデータで
ある。すなわち、データバス線Ａから入力するスキャン
アドレスデータ８ビットの中で最上位ビットａが“0"で
あれば第４図（ａ）の11に示す文字を選択し、“1"であ
れば第４（ｂ）の12に示す文字を選択する。また他の７
ビットａ′は“0000000"（）〜“1110111" のアドレスデータである。
キャンアドレス制御部４へ入力する。スキャンアドレス
制御部４は８ビット入力、８ビット出力のROMでありこ
のROMの入力（アドレス）であるスキャンアドレスデー
タの中には上述の文字Ｆのいずれかを選択するスキャン
セレクト信号（ビット）も含まれている。このスキャン
アドレスデータを第５図（ａ）、（ｂ）にa,a′として
示す。同図（ａ）におけるa,a′は第４図（ａ）の11に
示す文字Ｆを選択する場合のスキャンアドレスデータで
あり、同図（ｂ）におけるa,a′は第４図（ａ）の12に
示す文字Ｆを選択する場合のスキャンアドレスデータで
ある。すなわち、データバス線Ａから入力するスキャン
アドレスデータ８ビットの中で最上位ビットａが“0"で
あれば第４図（ａ）の11に示す文字を選択し、“1"であ
れば第４（ｂ）の12に示す文字を選択する。また他の７
ビットａ′は“0000000"（）〜“1110111" のアドレスデータである。
上述の様なスキャンアドレスデータがアドレス制御部
４へ入力すると、第５図（ａ）の２ビットデータｃ′と
ROMスキャンアドレスデータである６ビットデータｃに
変換される。この２ビットデータｃ′は“00"、“01"、
“10"を順次繰返すデータであり、６ビットデータｃは
２ビットデータｃ′が１サイクルする毎に＋１されるデ
ータである。
４へ入力すると、第５図（ａ）の２ビットデータｃ′と
ROMスキャンアドレスデータである６ビットデータｃに
変換される。この２ビットデータｃ′は“00"、“01"、
“10"を順次繰返すデータであり、６ビットデータｃは
２ビットデータｃ′が１サイクルする毎に＋１されるデ
ータである。
２ビットデータｃ′はc1′、c2′としてROMセレクタ
５へ入力し、前述の様にインバータ６を介して各々AND
ゲート８〜10へ供給される。したがって、データc1′、
c2′が“0"、“0"の時はANDゲート８から“1"（ハイ信
号）がROM1a、1bへ供給され、データc1′、c2′が
“0"、“1"の時はANDゲート９から“1"がROM1c、1dへ供
給され、データc1、c2′が“1"、“0"の時はANDゲート1
0から“1"（ハイ信号）がROM1eへ供給される。すなわ
ち、２ビットデータｃ′が“00"→“01"→“10"と順次
変化する毎にROM1a、1b→ROM1c、1d→ROM1eが順次選択
される。そして、６ビットデータｃはROM1a〜1eのアド
レスの下位６ビットとして供給され、２ビットデータ
ｃ′が１サイクルする毎に更新される。例えばROM1a、1
bが２ビットデータｃ′により選択されている時ROM1a、
1b内のROMスキャンアドレス“000000"のパターンデータ
が選択され、16ビットずつ出力バス線B1、Ｂを介してフ
レームメモリへ読出される。同様にROM1c、1dが２ビッ
トデータｃ′により選択されている時ROM1c、1d内のROM
スキャンアドレス“000000"のパターンデータが選択さ
れ、16ビットずつ出力バス線B2、Ｂを介してフレームメ
モリへ読出される。さらに、ROM1eが２ビットデータ
ｃ′により選択されている時ROM1e内のROMスキャンアド
レス“000000"のパターンデータが出力バス線B3、Ｂを
介してフレームメモリへ読出される。
５へ入力し、前述の様にインバータ６を介して各々AND
ゲート８〜10へ供給される。したがって、データc1′、
c2′が“0"、“0"の時はANDゲート８から“1"（ハイ信
号）がROM1a、1bへ供給され、データc1′、c2′が
“0"、“1"の時はANDゲート９から“1"がROM1c、1dへ供
給され、データc1、c2′が“1"、“0"の時はANDゲート1
0から“1"（ハイ信号）がROM1eへ供給される。すなわ
ち、２ビットデータｃ′が“00"→“01"→“10"と順次
変化する毎にROM1a、1b→ROM1c、1d→ROM1eが順次選択
される。そして、６ビットデータｃはROM1a〜1eのアド
レスの下位６ビットとして供給され、２ビットデータ
ｃ′が１サイクルする毎に更新される。例えばROM1a、1
bが２ビットデータｃ′により選択されている時ROM1a、
1b内のROMスキャンアドレス“000000"のパターンデータ
が選択され、16ビットずつ出力バス線B1、Ｂを介してフ
レームメモリへ読出される。同様にROM1c、1dが２ビッ
トデータｃ′により選択されている時ROM1c、1d内のROM
スキャンアドレス“000000"のパターンデータが選択さ
れ、16ビットずつ出力バス線B2、Ｂを介してフレームメ
モリへ読出される。さらに、ROM1eが２ビットデータ
ｃ′により選択されている時ROM1e内のROMスキャンアド
レス“000000"のパターンデータが出力バス線B3、Ｂを
介してフレームメモリへ読出される。
以上のサイクルを順次２ビットデータc1′、c2′によ
って選択されるROM1a〜1eに従ってROM1a〜1eのパターン
データを読出し、40ライン目に対応する６ビットデータ
“100111"に対応するROM1a〜1eのパターンデータを読出
す。この様にして第４図（ａ）に示す−文字Ｆの11のパ
ターンデータ全てがフレームメモリに書込まれる。一
方、第４図（ｂ）に示す12の文字Ｆを文字パターメモ１
リからフレームメモリに読出す場合には第５図（ｂ）に
示す様に２ビットデータｃ′は“00"、“01"を順次繰返
すデータであり、６ビットデータｃは２ビットデータ
ｃ′が１サイクルする毎に−１されるデータである。
って選択されるROM1a〜1eに従ってROM1a〜1eのパターン
データを読出し、40ライン目に対応する６ビットデータ
“100111"に対応するROM1a〜1eのパターンデータを読出
す。この様にして第４図（ａ）に示す−文字Ｆの11のパ
ターンデータ全てがフレームメモリに書込まれる。一
方、第４図（ｂ）に示す12の文字Ｆを文字パターメモ１
リからフレームメモリに読出す場合には第５図（ｂ）に
示す様に２ビットデータｃ′は“00"、“01"を順次繰返
すデータであり、６ビットデータｃは２ビットデータ
ｃ′が１サイクルする毎に−１されるデータである。
２ビットデータｃ′は上述と同様なc1′、c2′として
ROMセレクタ５へ入力し、前述の様にインバータ６を介
して各々ANDゲート８〜10へ供給される。したがって、
データc1′、c2′が“0"、“0"の時はANDゲート８から
“1"（ハイ信号）がROM1a、1bへ供給され、データ
c1′、c2′が“0"、“1"の時はANDゲート９から“1"
（ハイ信号）がROM1c、1dへ供給される。すなわち、２
ビットデータｃ′が“00"→“01"→“00"と順次変化す
る毎にROM1a、1b→ROM1c、1d→ROM1a、1b、が順次選択
される。そして、６ビットデータｃはROM1a〜1eへ供給
され、２ビットデータｃ′が１サイクルする毎に更新さ
れる。例えばROM1a、1bが２ビットデータｃ′により選
択されている時ROM1a、1b内のROMスキャンアドレス“11
1111"のパターンデータが選択され、16ビットずつ出力
バス線B1、Ｂを介してフレームメモリへ読出される。同
様に、ROM1c,1dが２ビットデータｃ′により選択されて
いる時ROM1c,1d内のROMスキャンアドレス“111111"のパ
ターンデータが選択され、16ビットずつ出力バス線B2、
Ｂを介してフレームメモリへ読出される。ただし、ROM1
c,1dが選択されている時には16ビットのパターンデータ
のうち上位８ビットがデータとして処理される。
ROMセレクタ５へ入力し、前述の様にインバータ６を介
して各々ANDゲート８〜10へ供給される。したがって、
データc1′、c2′が“0"、“0"の時はANDゲート８から
“1"（ハイ信号）がROM1a、1bへ供給され、データ
c1′、c2′が“0"、“1"の時はANDゲート９から“1"
（ハイ信号）がROM1c、1dへ供給される。すなわち、２
ビットデータｃ′が“00"→“01"→“00"と順次変化す
る毎にROM1a、1b→ROM1c、1d→ROM1a、1b、が順次選択
される。そして、６ビットデータｃはROM1a〜1eへ供給
され、２ビットデータｃ′が１サイクルする毎に更新さ
れる。例えばROM1a、1bが２ビットデータｃ′により選
択されている時ROM1a、1b内のROMスキャンアドレス“11
1111"のパターンデータが選択され、16ビットずつ出力
バス線B1、Ｂを介してフレームメモリへ読出される。同
様に、ROM1c,1dが２ビットデータｃ′により選択されて
いる時ROM1c,1d内のROMスキャンアドレス“111111"のパ
ターンデータが選択され、16ビットずつ出力バス線B2、
Ｂを介してフレームメモリへ読出される。ただし、ROM1
c,1dが選択されている時には16ビットのパターンデータ
のうち上位８ビットがデータとして処理される。
以上のサイクルを順次２ビットデータｃ′によって選
択されるROM1a〜1dに従ってROM1a〜1dのパターンデータ
を読出し、24ライン目に対応する６ビットデータ“1010
00"に対応するROM1a〜1dのパターンデータを読出す。こ
の様にして第４図（ａ）に示す文字Ｆの12のパターンデ
ータが正文字としてフレームメモリに書込まれる。
択されるROM1a〜1dに従ってROM1a〜1dのパターンデータ
を読出し、24ライン目に対応する６ビットデータ“1010
00"に対応するROM1a〜1dのパターンデータを読出す。こ
の様にして第４図（ａ）に示す文字Ｆの12のパターンデ
ータが正文字としてフレームメモリに書込まれる。
以上のパターンデータ読出し制御を印字すべき文字コ
ード毎に行なうことにより、順次文字パターンメモリ１
から各文字のパターンデータがフレームメモリに読出さ
れ、フレームメモリには例えば印字用紙１ページ分のパ
ターンデータが書込まれる。
ード毎に行なうことにより、順次文字パターンメモリ１
から各文字のパターンデータがフレームメモリに読出さ
れ、フレームメモリには例えば印字用紙１ページ分のパ
ターンデータが書込まれる。
しかもこの時文字パターンメモリ１から読出されるパ
ターンデータは従来文字パターメモリ１の各ROM1a〜1e
の従来空エリアであったメモリ領域に記憶されている例
えば逆文字12も読出すことができる。したがって、本実
施例では文字パターンメモリ１のメモリ領域に空エリア
を作ることがなくメモリ領域の利用効率が良い。
ターンデータは従来文字パターメモリ１の各ROM1a〜1e
の従来空エリアであったメモリ領域に記憶されている例
えば逆文字12も読出すことができる。したがって、本実
施例では文字パターンメモリ１のメモリ領域に空エリア
を作ることがなくメモリ領域の利用効率が良い。
尚、上述の実施例では第４図（ａ）に示す様にROM1a
〜1cの従来空エリアデあったメモリ領域に予め記憶され
ている文字として逆文字12を書込んだものを用いたが、
第４図（ｂ）に示す様に24×24ドットの正小文字にした
ものを用いても良い。この場合には第５図（ｃ）に示す
様に、スキャンアドレス制御部４から出力されるデータ
の中で２ビットデータｃ′は前述の様に“00"、“01"を
順次繰返すデータであり、６ビットデータｃは２ビット
データｃ′が１サイクルする毎に＋１されるデータであ
る。そして、ROM1a、1bが２ビットデータｃ′により選
択されている時ROM1a、1b内のスキャンアドレス“11000
0"のパターンデータが選択され、16ビットずつ力バス線
B1、Ｂを介してフレームメモリへ読出される。同様にRO
M1c,1dが２ビットデータｃ′により選択されている時RO
M1c,1d内のROMスキャンアドレス“101000"のパターンデ
ータが選択され、16ビットずつ出力バス線B2、Ｂを介し
てフレームメモリへ読出される。
〜1cの従来空エリアデあったメモリ領域に予め記憶され
ている文字として逆文字12を書込んだものを用いたが、
第４図（ｂ）に示す様に24×24ドットの正小文字にした
ものを用いても良い。この場合には第５図（ｃ）に示す
様に、スキャンアドレス制御部４から出力されるデータ
の中で２ビットデータｃ′は前述の様に“00"、“01"を
順次繰返すデータであり、６ビットデータｃは２ビット
データｃ′が１サイクルする毎に＋１されるデータであ
る。そして、ROM1a、1bが２ビットデータｃ′により選
択されている時ROM1a、1b内のスキャンアドレス“11000
0"のパターンデータが選択され、16ビットずつ力バス線
B1、Ｂを介してフレームメモリへ読出される。同様にRO
M1c,1dが２ビットデータｃ′により選択されている時RO
M1c,1d内のROMスキャンアドレス“101000"のパターンデ
ータが選択され、16ビットずつ出力バス線B2、Ｂを介し
てフレームメモリへ読出される。
以上のサイクルを順次２ビットデータｃ′によって選
択されるROM1a〜1dに従ってROM1a〜1dのパターンデータ
を読出し、24ライン目に対応する６ビットデータ“1111
11"に対応するROM1a〜1dのパターンデータを読出し、フ
レームメモリに書込めばよい。
択されるROM1a〜1dに従ってROM1a〜1dのパターンデータ
を読出し、24ライン目に対応する６ビットデータ“1111
11"に対応するROM1a〜1dのパターンデータを読出し、フ
レームメモリに書込めばよい。
また、以上説明した第４図（ａ）、（ｂ）の12及び13
の字体に限らず、他の各種字体を用いても良いことは勿
論である。
の字体に限らず、他の各種字体を用いても良いことは勿
論である。
以上詳細に説明したように本発明によれば、文字パタ
ーンメモリ内のROMのメモリ領域を有効に利用できる。
また、従来空エリアであった文字パターンメモリ内に多
種の字体の文字を記憶させておくことにより、印字文字
の種類を増すことができる。さらに、上述の様に１つの
文字コードに対応する文字パターンメモリ内に複数の字
体のパターンデータを書込んだとしても、スキャンアド
レス制御部でアドレス制御することによりその読出し制
御が容易である。
ーンメモリ内のROMのメモリ領域を有効に利用できる。
また、従来空エリアであった文字パターンメモリ内に多
種の字体の文字を記憶させておくことにより、印字文字
の種類を増すことができる。さらに、上述の様に１つの
文字コードに対応する文字パターンメモリ内に複数の字
体のパターンデータを書込んだとしても、スキャンアド
レス制御部でアドレス制御することによりその読出し制
御が容易である。
第１図は、本実施例の読出し専用メモリの読出し制御装
置の回路ブロック図、 第２図は（ａ）、（ｂ）は、本実施例の読出し専用メモ
リの読出し制御装置内の各ROMのメモリ領域を説明する
構成図、 第３図は、本実施例の読出し専用メモリの読出し制御装
置内のROMセレクタの回路図、 第４図は（ａ）、（ｂ）は、本実施例の読出し専用メモ
リの読出し制御装置に用いられるROM内の文字パターン
データの構成図、 第５図（ａ）〜（ｃ）は、本実施例の読出し専用メモリ
の読出し制御装置のスキャンアドレスの構成図である。 １……文字パターンメモリ、 1a〜1e……ROM、 ２……制御回路、 ４……スキャンアドレス制御部、 ５……ROMセレクタ、 ６、７……インバータ、 ８〜10……ANDゲート、 11〜13……字体。
置の回路ブロック図、 第２図は（ａ）、（ｂ）は、本実施例の読出し専用メモ
リの読出し制御装置内の各ROMのメモリ領域を説明する
構成図、 第３図は、本実施例の読出し専用メモリの読出し制御装
置内のROMセレクタの回路図、 第４図は（ａ）、（ｂ）は、本実施例の読出し専用メモ
リの読出し制御装置に用いられるROM内の文字パターン
データの構成図、 第５図（ａ）〜（ｃ）は、本実施例の読出し専用メモリ
の読出し制御装置のスキャンアドレスの構成図である。 １……文字パターンメモリ、 1a〜1e……ROM、 ２……制御回路、 ４……スキャンアドレス制御部、 ５……ROMセレクタ、 ６、７……インバータ、 ８〜10……ANDゲート、 11〜13……字体。
Claims (1)
- 【請求項１】外部より入力する文字コード情報に対応す
るアドレス情報によって指定される単位記憶領域が、第
１のパターンデータを記憶する第１の記憶範囲及び同一
文字で第２のパターンデータを記憶する第２の記憶範囲
とからなる記憶手段と、 外部から入力する文字種指定情報に従って前記第１又は
第２の記憶範囲を選択する選択手段と、 前記アドレス情報によって指定された前記単位記憶領域
の前記選択手段によって選択された記憶範囲をアクセス
して該記憶範囲内に記憶されたパターンデータを読出す
読出し制御手段とを有することを特徴とする読出し専用
メモリの読出し制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108927A JPH082668B2 (ja) | 1986-05-12 | 1986-05-12 | 読出し専用メモリの読出し制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108927A JPH082668B2 (ja) | 1986-05-12 | 1986-05-12 | 読出し専用メモリの読出し制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62263066A JPS62263066A (ja) | 1987-11-16 |
| JPH082668B2 true JPH082668B2 (ja) | 1996-01-17 |
Family
ID=14497183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61108927A Expired - Fee Related JPH082668B2 (ja) | 1986-05-12 | 1986-05-12 | 読出し専用メモリの読出し制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH082668B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61272782A (ja) * | 1985-05-28 | 1986-12-03 | 沖電気工業株式会社 | キヤラクタジエネレ−タ |
-
1986
- 1986-05-12 JP JP61108927A patent/JPH082668B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62263066A (ja) | 1987-11-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |