CN101685385A - 一种复数乘法器 - Google Patents

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王新安
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Abstract

本发明公开了一种复数乘法器，包括数据接口，所述数据接口包括输入接口和输出接口，还包括产生两复数的实部的部分积的第一部分积产生模块、产生两复数的虚部的部分积的负值的第二部分积产生模块、产生第一复数的实部和第二复数虚部的部分积的第三部分积产生模块、产生第一复数的虚部和第二复数实部的部分积的第四部分积产生模块、第一累加器和第二累加器。本发明减小了面积，降低了功耗，并使得整个复数乘法器的关键路径缩短了，简化了计算，从而提高了运算速度和处理速度。

Description

一种复数乘法器
【技术领域】
本发明涉及一种复数乘法器，主要涉及基带信号处理、雷达、声纳等需要处理复数乘法的数字信号处理领域。
【背景技术】
对实时信号处理的领域，例如OFDM系统中的FFT(Fast FourierTransform，快速傅氏变换)电路，很多时候需要复数乘法器。现有的直接实现的复数乘法器如图1所示，这种复数乘法器需要四个实数乘法器、一个加法器和一个减法器，如图2所示，其缺点是面积较大，延时较长。在FFT处理器中，加速复数乘法器速度的途径是将复数乘法器进行流水线结构处理，分为两个至更多流水段，然而，由于FFT处理器的流水结构特点，对现有复数乘法器进行多级流水段处理后，增加了FFT处理器的硬件控制复杂度。
【发明内容】
本发明的主要目的就是解决现有技术中的问题，提供一种复数乘法器，减小设计面积，提高了有关复数实时信号处理的速度。
为实现上述目的，本发明提供一种包括：
数据接口，所述数据接口包括用于输入两相乘复数的输入接口和用于输出相乘后的结果的输出接口；
第一部分积产生模块，其耦合到输入接口，用于产生两复数的实部的部分积；
第二部分积产生模块，其耦合到输入接口，用于产生两复数的虚部的部分积的负值；
第三部分积产生模块，其耦合到输入接口，用于产生第一复数的实部和第二复数虚部的部分积；
第四部分积产生模块，其耦合到输入接口，用于产生第一复数的虚部和第二复数实部的部分积；
第一累加器，分别耦合到第一部分积产生模块和第二部分积产生模块的输出端，用于将第一部分积产生模块和第二部分积产生模块输出的结果进行累加；
第二累加器，分别耦合到第三部分积产生模块和第四部分积产生模块的输出端，用于将第三部分积产生模块和第四部分积产生模块输出的部结果进行累加；
所述第一累加器和第二累加器的输出端耦合到输出接口。
在一种具体的实施例中，所述第一、三、四部分积产生模块分别包括至少一个布斯编码器和至少一个布斯选择器，所述布斯编码器对输入的两相乘复数按位输入，所述布斯选择器响应相应的布斯编码器输出的选择值和符号指示位输出部分积的某个比特位；所述第二部分积产生模块包括至少一个布斯编码器、对每个布斯编码器的用于产生符号指示位的输入信号进行反向的反向器和至少一个布斯选择器，所述布斯编码器对输入的两相乘复数按位输入，所述布斯选择器响应相应的布斯编码器输出的选择值和符号指示位输出部分积的某个比特位。
本发明的有益效果是：本发明比传统需要的四个实数乘法器、一个加法器、一个减法器的复数乘法器，少了两个实数乘法器内部的加法器，一个加法器和一个减法器，只需增加多一级压缩器，从而减小了面积，降低了功耗。由于减少了一个加法器和一个减法器，使得整个复数乘法器的关键路径缩短了，并且只需要加法器，不需要减法器，简化了计算，从而提高了运算速度和处理速度。
【附图说明】
图1是传统的复数乘法器；
图2是传统的复数乘法器内部结构示意图；
图3是本发明一种实施例的部分积产生模块结构示意图；
图4是普通的基4布斯编码值表和对应的布斯编码器和选择器电路；
图5是布斯编码器和选择器组成的矩阵；
图6是修改后产生负部分积的基4布斯编码值表和对应的布斯编码器和选择器电路；
图7是一种实施例中部分积压缩树的结构示意图；
图8是另一种实施例中部分积产生模块结构示意图。
【具体实施方式】
本申请的特征及优点将通过实施例结合附图进行详细说明。
复数包括实部和虚部，当两个复数相乘时，其算式如下：
e+i·f＝(a+i·b)·(c+i·d)
e＝a·c-b·d
f＝a·d+b·c
如图3所示的实施例中，复数乘法器包括数据接口、四个部分积产生模块和两个部分积累加器。
数据接口包括：两相乘复数A、B的实虚部(AR，AI)和(BR，BI)的四个输入接口，复数乘法结果C的实虚部(CR，CI)的两个输出接口。
四个部分积产生模块分别为：
部分积产生模块PP1根据两复数的实部AR和BR产生属于AR·BR的部分积，它采用普通的基4布斯编码值表和对应的布斯编码器和选择器电路，包括至少一个布斯编码器和至少一个布斯选择器，如图4所示，布斯编码器对输入的两相乘复数按位输入，布斯编码器包括对输入信号X2i-1、X2i进行异或运算的第一异或门、对输入信号X2i-1、X2i进行与运算的第一与门和将与运算结果和X2i+1进行异或运算的第二异或门，第一异或门和第二异或门分别输出Xi、2Xi作为布斯选择值。所述布斯选择器响应相应的布斯编码器输出的选择值Xi、2Xi和符号指示位Mi，输出部分积的某个比特位，其中PPij为部分积第i行第j列的一个比特位。布斯选择器包括第二与门、第三与门、或非门和异或非门，第二与门对Xi和Yi-1进行与运算，第三与门对2Xi和Yi进行与运算，或非门对第二与门和第三与门的输出进行或非运算，异或非门对或非门的输出和符号指示位Mi进行异或非运算，输出部分积PPij。
因相乘的两复数可能有多个比特位，所以部分积产生模块PP1通常是一个矩阵，矩阵主要由至少一个布斯编码器和至少一个布斯选择器组成，如图5所示。
部分积产生模块PP2根据两复数的虚部AI和BI产生属于AI·BI的部分积，它采用经过修改的基4布斯编码值表和对应的布斯编码器和选择器电路，如图6所示。部分积产生模块PP2包括至少一个布斯编码器、对每个布斯编码器的用于产生符号指示位的输入信号进行反向的反向器100、至少一个布斯选择器，所述布斯编码器对输入的两相乘复数按位输入，所述布斯选择器响应相应的布斯编码器输出的Xi、2Xi和符号指示位Mi，输出部分积的某个比特位。部分积产生模块PP2通常也是一个矩阵，矩阵主要由至少一个布斯编码器、与各布斯编码器对应的反向器和至少一个布斯选择器组成。布斯编码器和布斯选择器与部分积产生模块PP1相同。
对比普通的基4布斯编码值表，它的部分积PPi全取反了，相应的符号指示位Mi也与图4中的正常的布斯编码器输出的符号指示位相反，因此，为了产生负部分积，即两个数相乘后的负值，本实施例在布斯编码器的输入端X2i+1与输出的符号指示位Mi之间加上一个反相器100，所述布斯选择器中的异或非门101响应符号指示位Mi后，输出负的部分积PPij。由于X2i+1到输出的路径，不是关键路径，加入一个反相器不增加最终的延时。
部分积产生模块PP3根据复数A的实部AR和和复数B的虚部BI产生属于AR·BI的部分积，其结构同部分积产生模块PP1，如图4所示。
部分积产生模块PP4根据复数A的虚部AI和和复数B的实部BR产生属于AI·BR的部分积，其结构同部分积产生模块PP1，如图4所示。
所述布斯编码器可以选自于基2布斯编码器、基4布斯编码器和基8布斯编码器。
两个部分积累加器分别包括顺序相连的部分积压缩树和加法器。
部分积压缩树PPRT1：用于将部分积产生模块PP1和部分积产生模块PP2产生的两组部分积进行压缩，得到伪和sum1与伪进位carry1。
部分积压缩树PPRT2：用于将部分积产生模块PP3和部分积产生模块PP4产生的两组部分积进行压缩，得到伪和sum2与伪进位carry2。
部分积压缩树可以是华莱士压缩树、双线性压缩树、ZM树和OS树等。如图7所示，部分积压缩树包括多个压缩器，每个压缩器将四路数据压缩为两路。根据延时信息将用于暂存数据的流水线寄存器R放置于压缩树某处。流水线寄存器R的放置位置由输入复数A、B的位宽决定。所述压缩器选自于CSA(保留进位加法器)、4∶2压缩器等。
所述加法器选自于快速加法器、超前进位加法器、选择进位加法器、跳越进位加法器、行波进位加法器、并行前缀树型加法器和混合树型/选择进位加法器，本实施例中，加法器优选快速加法器。
快速加法器1：对从部分积压缩树PPRT1得出来的伪和sum1与伪进位carry1进行相加，得出复数乘法结果C的实部CR。
快速加法器2：对从部分积压缩树PPRT2得出来的伪和sum2与伪进位carry2进行相加，得出复数乘法结果C的虚部CI。
在另一种实施例中，部分积产生模块PP1、部分积产生模块PP3、部分积产生模块PP4和累加器的结构和上述实施例相同，不同的是部分积产生模块PP2的结构。请参考图8所示的部分积产生模块PP2的另一种实施例，在本实施例中，不增加使符号指示位反向的反向器，而是通过将布斯选择器中的异或非门改为异或门102实现负的部分积输出。
布斯编码器包括对输入信号X2i-1、X2i进行异或运算的第一异或门、对输入信号X2i-1、X2i进行与运算的第一与门和将与运算结果和X2i+1进行异或运算的第二异或门，第一异或门和第二异或门分别输出Xi、2Xi作为布斯选择值。所述布斯选择器响应相应的布斯编码器输出的选择值Xi、2Xi和符号指示位Mi，输出部分积的某个比特位，其中PPij为部分积第i行第j列的一个比特位。布斯选择器包括用于对输入信号进行与运算的第二与门和第三与门，还包括或非门和异或门102，第二与门对Xi和Yi-1进行与运算，第三与门对2Xi和Yi进行与运算，或非门对第二与门和第三与门的输出进行或非运算，异或门102对或非门的输出和符号指示位Mi进行异或运算，输出负的部分积PPij。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (7)

1.一种复数乘法器，包括数据接口，所述数据接口包括用于输入两相乘复数的输入接口和用于输出相乘后的结果的输出接口，其特征在于还包括：
第一部分积产生模块，其耦合到输入接口，用于产生两复数的实部的部分积；
第二部分积产生模块，其耦合到输入接口，用于产生两复数的虚部的部分积的负值；
第三部分积产生模块，其耦合到输入接口，用于产生第一复数的实部和第二复数虚部的部分积；
第四部分积产生模块，其耦合到输入接口，用于产生第一复数的虚部和第二复数实部的部分积；
第一累加器，分别耦合到第一部分积产生模块和第二部分积产生模块的输出端，用于将第一部分积产生模块和第二部分积产生模块输出的结果进行累加；
第二累加器，分别耦合到第三部分积产生模块和第四部分积产生模块的输出端，用于将第三部分积产生模块和第四部分积产生模块输出的部结果进行累加；
所述第一累加器和第二累加器的输出端耦合到输出接口。
2.如权利要求1所述的复数乘法器，其特征在于：所述第一、三、四部分积产生模块分别包括至少一个布斯编码器和至少一个布斯选择器，所述布斯编码器对输入的两相乘复数按位输入，所述布斯选择器响应相应的布斯编码器输出的选择值和符号指示位输出部分积的某个比特位；所述第二部分积产生模块包括至少一个布斯编码器、对每个布斯编码器的用于产生符号指示位的输入信号进行反向的反向器和至少一个布斯选择器，所述布斯编码器对输入的两相乘复数按位输入，所述布斯选择器响应相应的布斯编码器输出的选择值和符号指示位输出部分积的某个比特位。
3.如权利要求1所述的复数乘法器，其特征在于：所述第一、三、四部分积产生模块分别包括至少一个布斯编码器和至少一个布斯选择器，所述布斯编码器对输入的两相乘复数按位输入，所述布斯选择器包括响应相应的布斯编码器输出的选择值和符号指示位输出部分积的某个比特位；所述第二部分积产生模块包括至少一个布斯编码器和至少一个布斯选择器，所述布斯编码器对输入的两相乘复数按位输入，所述布斯选择器响应相应的布斯编码器输出的选择值和符号指示位输出部分积的某个比特位，所述布斯选择器包括用于对输入信号进行与运算的第二与门和第三与门、用于对第二与门和第三与门的输出进行或非运算的或非门、用于对或非门的输出和符号指示位Mi进行异或运算的异或门，所述异或门输出部分积的某个比特位。
4.如权利要求2所述的复数乘法器，其特征在于：所述布斯编码器选自于基2布斯编码器、基4布斯编码器和基8布斯编码器。
5.如权利要求1或2所述的复数乘法器，其特征在于：所述第一、二累加器分别包括顺序相连的部分积压缩树和加法器。
6.如权利要求5所述的复数乘法器，其特征在于：所述部分积压缩树选自于华莱士压缩树、双线性压缩树、ZM树和OS树，所述加法器选自于快速加法器、超前进位加法器、选择进位加法器、跳越进位加法器、行波进位加法器、并行前缀树型加法器和混合树型/选择进位加法器。
7.如权利要求5所述的复数乘法器，其特征在于：所述部分积压缩树包括多个压缩器，所述压缩器选自保留进位加法器和4∶2压缩器。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012103843A2 (zh) * 2012-03-30 2012-08-09 华为技术有限公司 使用一个乘法器实现复数乘法的方法和装置
CN103218201A (zh) * 2012-01-19 2013-07-24 联发科技（新加坡）私人有限公司 数字信号处理器及处理方法
CN103677735A (zh) * 2012-09-19 2014-03-26 北京中科晶上科技有限公司 一种数据处理装置及数字信号处理器
CN104375802A (zh) * 2014-09-23 2015-02-25 上海晟矽微电子股份有限公司 一种乘除法器及运算方法
CN105335128A (zh) * 2015-10-29 2016-02-17 中国人民解放军国防科学技术大学 Gpdsp中基于三级超前进位加法器的64位定点alu电路
CN107977191A (zh) * 2016-10-21 2018-05-01 中国科学院微电子研究所 一种低功耗并行乘法器
CN110515588A (zh) * 2019-08-30 2019-11-29 上海寒武纪信息科技有限公司 乘法器、数据处理方法、芯片及电子设备
CN110531954A (zh) * 2019-08-30 2019-12-03 上海寒武纪信息科技有限公司 乘法器、数据处理方法、芯片及电子设备
CN110554854A (zh) * 2019-09-24 2019-12-10 上海寒武纪信息科技有限公司 数据处理器、方法、芯片及电子设备
CN110673823A (zh) * 2019-09-30 2020-01-10 上海寒武纪信息科技有限公司 乘法器、数据处理方法及芯片
CN110688087A (zh) * 2019-09-24 2020-01-14 上海寒武纪信息科技有限公司 数据处理器、方法、芯片及电子设备
CN111475136A (zh) * 2020-04-10 2020-07-31 电子科技大学 一种零均值误差的近似4-2压缩器
CN111897513A (zh) * 2020-07-29 2020-11-06 上海芷锐电子科技有限公司 一种基于反向极性技术的乘法器及其代码生成方法
CN112748898A (zh) * 2021-02-14 2021-05-04 成都启英泰伦科技有限公司 一种复数向量运算装置及运算方法
CN113010144A (zh) * 2021-03-05 2021-06-22 唐山恒鼎科技有限公司 一种1bit加减法器
CN113767362A (zh) * 2020-04-01 2021-12-07 华为技术有限公司 一种多模融合乘法器
CN116700670A (zh) * 2023-08-08 2023-09-05 深圳比特微电子科技有限公司 乘累加电路、包含该乘累加电路的处理器和计算装置

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103218201A (zh) * 2012-01-19 2013-07-24 联发科技（新加坡）私人有限公司 数字信号处理器及处理方法
CN103218201B (zh) * 2012-01-19 2016-06-08 联发科技（新加坡）私人有限公司 数字信号处理器及处理方法
CN102741805B (zh) * 2012-03-30 2015-04-08 华为技术有限公司 使用一个乘法器实现复数乘法的方法和装置
CN102741805A (zh) * 2012-03-30 2012-10-17 华为技术有限公司 使用一个乘法器实现复数乘法的方法和装置
WO2012103843A3 (zh) * 2012-03-30 2013-02-21 华为技术有限公司 使用一个乘法器实现复数乘法的方法和装置
WO2012103843A2 (zh) * 2012-03-30 2012-08-09 华为技术有限公司 使用一个乘法器实现复数乘法的方法和装置
CN103677735A (zh) * 2012-09-19 2014-03-26 北京中科晶上科技有限公司 一种数据处理装置及数字信号处理器
CN103677735B (zh) * 2012-09-19 2017-08-04 北京中科晶上科技股份有限公司 一种数据处理装置及数字信号处理器
CN104375802A (zh) * 2014-09-23 2015-02-25 上海晟矽微电子股份有限公司 一种乘除法器及运算方法
CN105335128A (zh) * 2015-10-29 2016-02-17 中国人民解放军国防科学技术大学 Gpdsp中基于三级超前进位加法器的64位定点alu电路
CN107977191A (zh) * 2016-10-21 2018-05-01 中国科学院微电子研究所 一种低功耗并行乘法器
CN107977191B (zh) * 2016-10-21 2021-07-27 中国科学院微电子研究所 一种低功耗并行乘法器
CN110515588A (zh) * 2019-08-30 2019-11-29 上海寒武纪信息科技有限公司 乘法器、数据处理方法、芯片及电子设备
CN110531954A (zh) * 2019-08-30 2019-12-03 上海寒武纪信息科技有限公司 乘法器、数据处理方法、芯片及电子设备
CN110515588B (zh) * 2019-08-30 2024-02-02 上海寒武纪信息科技有限公司 乘法器、数据处理方法、芯片及电子设备
CN110554854A (zh) * 2019-09-24 2019-12-10 上海寒武纪信息科技有限公司 数据处理器、方法、芯片及电子设备
CN110688087A (zh) * 2019-09-24 2020-01-14 上海寒武纪信息科技有限公司 数据处理器、方法、芯片及电子设备
CN110554854B (zh) * 2019-09-24 2024-05-03 上海寒武纪信息科技有限公司 数据处理器、方法、芯片及电子设备
CN110688087B (zh) * 2019-09-24 2024-03-19 上海寒武纪信息科技有限公司 数据处理器、方法、芯片及电子设备
CN110673823A (zh) * 2019-09-30 2020-01-10 上海寒武纪信息科技有限公司 乘法器、数据处理方法及芯片
CN113767362A (zh) * 2020-04-01 2021-12-07 华为技术有限公司 一种多模融合乘法器
CN113767362B (zh) * 2020-04-01 2024-05-17 华为技术有限公司 一种多模融合乘法器
CN111475136B (zh) * 2020-04-10 2023-03-03 电子科技大学 一种零均值误差的近似4-2压缩器
CN111475136A (zh) * 2020-04-10 2020-07-31 电子科技大学 一种零均值误差的近似4-2压缩器
CN111897513B (zh) * 2020-07-29 2023-07-21 上海芷锐电子科技有限公司 一种基于反向极性技术的乘法器及其代码生成方法
CN111897513A (zh) * 2020-07-29 2020-11-06 上海芷锐电子科技有限公司 一种基于反向极性技术的乘法器及其代码生成方法
CN112748898B (zh) * 2021-02-14 2023-03-14 成都启英泰伦科技有限公司 一种复数向量运算装置及运算方法
CN112748898A (zh) * 2021-02-14 2021-05-04 成都启英泰伦科技有限公司 一种复数向量运算装置及运算方法
CN113010144A (zh) * 2021-03-05 2021-06-22 唐山恒鼎科技有限公司 一种1bit加减法器
CN116700670A (zh) * 2023-08-08 2023-09-05 深圳比特微电子科技有限公司 乘累加电路、包含该乘累加电路的处理器和计算装置
CN116700670B (zh) * 2023-08-08 2024-04-05 深圳比特微电子科技有限公司 乘累加电路、包含该乘累加电路的处理器和计算装置

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