RU2015103934A - Процессор компьютера и система без арифметико-логического блока - Google Patents

Процессор компьютера и система без арифметико-логического блока Download PDF

Info

Publication number
RU2015103934A
RU2015103934A RU2015103934A RU2015103934A RU2015103934A RU 2015103934 A RU2015103934 A RU 2015103934A RU 2015103934 A RU2015103934 A RU 2015103934A RU 2015103934 A RU2015103934 A RU 2015103934A RU 2015103934 A RU2015103934 A RU 2015103934A
Authority
RU
Russia
Prior art keywords
computer system
command
instruction
arithmetic
register
Prior art date
Application number
RU2015103934A
Other languages
English (en)
Inventor
Мина ДЕНГ
Паулус Матхиас Хюбертус Мехтилдис Антониус ГОРИССЕН
Людовикус Маринус Герардус Мария ТОЛХЭЙЗЕН
Арнольдус Ерун НИССЕН
Original Assignee
Конинклейке Филипс Н.В.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Конинклейке Филипс Н.В. filed Critical Конинклейке Филипс Н.В.
Publication of RU2015103934A publication Critical patent/RU2015103934A/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/03—Digital function generators working, at least partly, by table look-up
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/3001—Arithmetic instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30029—Logical and Boolean instructions, e.g. XOR, NOT
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
    • G06F9/30061—Multi-way branch instructions, e.g. CASE
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
    • G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
    • G06F9/324—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address using program counter relative addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Executing Machine-Instructions (AREA)
  • Advance Control (AREA)

Abstract

1. Компьютерная система, содержащая процессор и память,- причем процессор содержит- схему цикла команды, выполненную с возможностью многократного получения следующей команды компьютерной программы,- декодер команд, выполненный с возможностью декодирования и исполнения команды, полученной схемой цикла команды,- причем компьютерная система поддерживает многочисленные арифметические и/или логические операции под управлением одной или более команд, при этом- память хранит многочисленные таблицы, причем каждая конкретная операция из многочисленных арифметических и/или логических операций поддерживается по меньшей мере одной конкретной таблицей, хранящейся в памяти, которая представляет собой по меньшей мере часть результата конкретных арифметических операций для диапазона вводов,при этом память хранит компьютерную программу,- схема цикла команды содержит регистр счетчика команд, схема цикла команды выполнена с возможностью получения следующей команды под управлением регистра счетчика команд, причем схема цикла команды содержит блок повышения регистра счетчика команд, выполненный с возможностью повышения регистра счетчика команд, так, чтобы регистр счетчика команд управлял получением следующей команды,при этом схема цикла команды содержит память и основанный на таблице блок суммирования, причем память хранит таблицу суммирования, схема цикла команды выполнена с возможностью модификации регистра счетчика команд посредством осуществления поиска в таблице суммирования посредством основанного на таблице блока суммирования.2. Компьютерная система по п. 1, в которой схема цикла команды выполнена с возможностью

Claims (15)

1. Компьютерная система, содержащая процессор и память,
- причем процессор содержит
- схему цикла команды, выполненную с возможностью многократного получения следующей команды компьютерной программы,
- декодер команд, выполненный с возможностью декодирования и исполнения команды, полученной схемой цикла команды,
- причем компьютерная система поддерживает многочисленные арифметические и/или логические операции под управлением одной или более команд, при этом
- память хранит многочисленные таблицы, причем каждая конкретная операция из многочисленных арифметических и/или логических операций поддерживается по меньшей мере одной конкретной таблицей, хранящейся в памяти, которая представляет собой по меньшей мере часть результата конкретных арифметических операций для диапазона вводов,
при этом память хранит компьютерную программу,
- схема цикла команды содержит регистр счетчика команд, схема цикла команды выполнена с возможностью получения следующей команды под управлением регистра счетчика команд, причем схема цикла команды содержит блок повышения регистра счетчика команд, выполненный с возможностью повышения регистра счетчика команд, так, чтобы регистр счетчика команд управлял получением следующей команды,
при этом схема цикла команды содержит память и основанный на таблице блок суммирования, причем память хранит таблицу суммирования, схема цикла команды выполнена с возможностью модификации регистра счетчика команд посредством осуществления поиска в таблице суммирования посредством основанного на таблице блока суммирования.
2. Компьютерная система по п. 1, в которой схема цикла команды выполнена с возможностью модификации регистра счетчика команд в компонент вышеуказанной таблицы суммирования, проиндексированной посредством адреса, в содержимом регистре
счетчика команд.
3. Компьютерная система по п. 1, в которой процессор содержит преобразователь таблиц, преобразователь таблиц выполнен с возможностью приема арифметической и/или логической команды из регистра команд и произведения соответствующих операций поиска по таблице.
4. Компьютерная система по любому из пп. 1-3, в которой компьютерная система имеет устройство резервирования, выполненное с возможностью хранения содержимого регистров процессора, включая регистр указателей команд.
5. Компьютерная система по любому из пп. 1-3, при этом компьютерная система имеет блок вычисления адреса для вычисления адреса компонента в таблице из базового адреса и индекса, при этом блок вычисления адреса связывает базовый адрес и индекс.
6. Компьютерная система по любому из пп. 1-3, в которой арифметические и/или логические операции поддерживаются посредством
- извлечения базового адреса таблиц, поддерживающих вышеуказанную арифметическую и/или логическую операцию,
- суммирования с базовым адресом индекса, полученного из первого операнда для вышеуказанной арифметической и/или логической операции,
- извлечения результата или дополнительного адреса таблицы из базового адреса с суммированием.
7. Компьютерная система по любому из пп. 1-3, в которой память содержит таблицу (O) типов команд, причем таблица типов команд хранит базовый адрес таблиц, поддерживающих арифметические и логические функции.
8. Компьютерная система по любому из пп. 1-3, в которой многочисленные арифметические и/или логические операции поддерживаются исключительно посредством многочисленных таблиц.
9. Компьютерная система по любому из пп. 1-3, в которой процессор компьютера содержит по меньшей мере два регистра, причем компьютерная система поддерживает по меньшей мере операцию суммирования для суммирования содержимого двух регистров и операцию И для осуществления побитового И для
содержимого двух регистров, при этом память содержит таблицу суммирования и таблицу «И».
10. Компьютерная система по любому из пп. 1-3, в которой компьютерная система не содержит комбинационную логическую схему, принимающую первый и второй операнд из внутренней шины процессора и производящую вывод во внутреннюю шину, вычисленный из первого и второго операнда.
11. Компьютерная система по любому из пп. 1-3, в которой декодер команд сконфигурирован для переходов, обусловленных условным значением, посредством
- извлечения элемента данных, представляющего собой адрес из таблицы в размещении в таблице, соответствующий условному значению,
- записи адреса в указатель команд.
12. Процессор компьютера по любому из предшествующих пунктов.
13. Компилятор, выполненный с возможностью компиляции компьютерной программы на первом компьютерном языке для компьютерной системы, по любому из предшествующих пунктов.
14. Компилятор по п. 13, выполненный с возможностью компиляции любых арифметических или логических операций в операциях поиска по таблице.
15. Компилятор по п. 13 или 14, выполненный с возможностью компиляции таблицы поиска, хранящей результат арифметической или логической операции для диапазона входных значений.
RU2015103934A 2012-07-06 2013-07-06 Процессор компьютера и система без арифметико-логического блока RU2015103934A (ru)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201261668482P 2012-07-06 2012-07-06
US61/668,482 2012-07-06
EP13156975 2013-02-27
EP13156975.8 2013-02-27
PCT/IB2013/055541 WO2014006605A2 (en) 2012-07-06 2013-07-06 Computer processor and system without an arithmetic and logic unit

Publications (1)

Publication Number Publication Date
RU2015103934A true RU2015103934A (ru) 2016-08-27

Family

ID=47757440

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015103934A RU2015103934A (ru) 2012-07-06 2013-07-06 Процессор компьютера и система без арифметико-логического блока

Country Status (9)

Country Link
US (1) US20150324199A1 (ru)
EP (1) EP2870529A2 (ru)
JP (1) JP6300796B2 (ru)
CN (1) CN104395876B (ru)
BR (1) BR112014032625A2 (ru)
MX (1) MX2014015093A (ru)
RU (1) RU2015103934A (ru)
WO (1) WO2014006605A2 (ru)
ZA (1) ZA201500848B (ru)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106716345A (zh) * 2014-09-30 2017-05-24 皇家飞利浦有限公司 用于执行混淆算术的电子计算设备
US10885985B2 (en) 2016-12-30 2021-01-05 Western Digital Technologies, Inc. Processor in non-volatile storage memory
US10114795B2 (en) 2016-12-30 2018-10-30 Western Digital Technologies, Inc. Processor in non-volatile storage memory
CN107527189B (zh) * 2017-08-31 2021-01-29 上海钜祥精密模具有限公司 一种产品状态的存储方法及可编程逻辑控制器
US10902113B2 (en) * 2017-10-25 2021-01-26 Arm Limited Data processing
FR3083351B1 (fr) * 2018-06-29 2021-01-01 Vsora Architecture de processeur asynchrone
FR3083350B1 (fr) * 2018-06-29 2021-01-01 Vsora Acces memoire de processeurs
CN110058884B (zh) * 2019-03-15 2021-06-01 佛山市顺德区中山大学研究院 用于计算型存储指令集运算的优化方法、系统及存储介质
CN111723920B (zh) * 2019-03-22 2024-05-17 中科寒武纪科技股份有限公司 人工智能计算装置及相关产品
US20220164442A1 (en) * 2019-08-12 2022-05-26 Hewlett-Packard Development Company, L.P. Thread mapping

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL136144C (ru) * 1959-10-19 1900-01-01
JPS60133496A (ja) * 1983-12-21 1985-07-16 三菱電機株式会社 画像処理装置
DE4320263A1 (de) * 1993-06-18 1994-12-22 Gsf Forschungszentrum Umwelt Datenverarbeitungsmaschine
US5907711A (en) * 1996-01-22 1999-05-25 Hewlett-Packard Company Method and apparatus for transforming multiplications into product table lookup references
US6282633B1 (en) * 1998-11-13 2001-08-28 Tensilica, Inc. High data density RISC processor
JP4004915B2 (ja) * 2002-06-28 2007-11-07 株式会社ルネサステクノロジ データ処理装置
JP2007087045A (ja) * 2005-09-21 2007-04-05 Canon Inc 時刻同期デバイス装置
JP2008191807A (ja) * 2007-02-02 2008-08-21 Seiko Epson Corp プログラム実行装置及び電子機器

Also Published As

Publication number Publication date
US20150324199A1 (en) 2015-11-12
JP6300796B2 (ja) 2018-03-28
ZA201500848B (en) 2017-01-25
CN104395876B (zh) 2018-05-08
EP2870529A2 (en) 2015-05-13
WO2014006605A2 (en) 2014-01-09
MX2014015093A (es) 2015-03-05
CN104395876A (zh) 2015-03-04
BR112014032625A2 (pt) 2017-06-27
JP2015527642A (ja) 2015-09-17
WO2014006605A3 (en) 2014-03-13

Similar Documents

Publication Publication Date Title
RU2015103934A (ru) Процессор компьютера и система без арифметико-логического блока
US10140104B2 (en) Target architecture determination
JP5865405B2 (ja) 命令の制御フローの追跡
US9672035B2 (en) Data processing apparatus and method for performing vector processing
JP2015527642A5 (ru)
US9547493B2 (en) Self-timed user-extension instructions for a processing device
RU2015121749A (ru) Компилятор, генерирующий безоператорный код
TWI564807B (zh) 排程方法及應用其的處理裝置
JP2019511056A (ja) 複素数乗算命令
Schoeberl Leros: A tiny microcontroller for FPGAs
CN104965687A (zh) 基于指令集生成的大数据处理方法及装置
Arm et al. Low-Power 32-bit Dual-MAC 120$\mu $ W/MHz 1.0 V icyflex1 DSP/MCU Core
WO2015017129A4 (en) Multi-threaded gpu pipeline
KR20150035161A (ko) 그래픽 처리 장치 및 이의 동작 방법
Huthmann et al. Automatic high-level synthesis of multi-threaded hardware accelerators
Finlayson et al. An overview of static pipelining
CN101727434B (zh) 一种特定应用算法专用集成电路结构
JP2013161484A (ja) 再構成可能コンピューティング装置、その第１メモリ制御器及び第２メモリ制御器、並びにそのデバッギング用のトレースデータを処理する方法
Douma et al. Fast and precise cache performance estimation for out-of-order execution
US20180253288A1 (en) Dynamically predict and enhance energy efficiency
US11500644B2 (en) Custom instruction implemented finite state machine engines for extensible processors
JP2013196654A (ja) 演算処理装置
US20160170466A1 (en) Power saving multi-width processor core
JP6473023B2 (ja) 性能評価モジュール及びこれを組み込んだ半導体集積回路
Noori et al. A general overview of an adaptive dynamic extensible processor

Legal Events

Date Code Title Description
FA92 Acknowledgement of application withdrawn (lack of supplementary materials submitted)

Effective date: 20180109