JPS60133496A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPS60133496A JPS60133496A JP58241413A JP24141383A JPS60133496A JP S60133496 A JPS60133496 A JP S60133496A JP 58241413 A JP58241413 A JP 58241413A JP 24141383 A JP24141383 A JP 24141383A JP S60133496 A JPS60133496 A JP S60133496A
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- JP
- Japan
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- image
- memory
- image data
- function table
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ディジタル什された複数の１ｉＩｉ′ｉ像
デ一タ間の演算処理などを行なう画像処理装置に関する
ものである。
デ一タ間の演算処理などを行なう画像処理装置に関する
ものである。
第１図は、従来のこの種の画像処理装置の例である。
第１図において、（ＩＡ） （ＩＢ）はディジタル化さ
れた画像データを記憶する画像メモリであり、各々１画
面分の記憶容量をもつ。（２Ａ）は上記画像メモ！Ｊ
（ＩＡ）がテレビ走査に従って出力する画像データをア
ドレスとして、リアルタイムで関数変換を行なうルック
アップ、テーブル、メモリである。
れた画像データを記憶する画像メモリであり、各々１画
面分の記憶容量をもつ。（２Ａ）は上記画像メモ！Ｊ
（ＩＡ）がテレビ走査に従って出力する画像データをア
ドレスとして、リアルタイムで関数変換を行なうルック
アップ、テーブル、メモリである。
（２Ｂ）は上記画像メモＩＪ （１１３）がテレビ走査
に従って出力する画像データをアドレスとして、リアル
タイムで関数変換を行なうルックアップ、テーブル、メ
モリである。（３）は上記ルックアップ、テーブル、メ
モ！７ （２Ａ）の出力とルックアップ、テーブル、メ
モ’） （２Ｂ）の出力の２つの変数を入力とじて。
に従って出力する画像データをアドレスとして、リアル
タイムで関数変換を行なうルックアップ、テーブル、メ
モリである。（３）は上記ルックアップ、テーブル、メ
モ！７ （２Ａ）の出力とルックアップ、テーブル、メ
モ’） （２Ｂ）の出力の２つの変数を入力とじて。
その加算、減算などの算術演算および論理和、論理積な
どの論理演算を行なう機能をもち９そのうも坩常亡り今
１つの抽質かや１ノゾ↓水小１１マｎ−１ｒイソタル。
どの論理演算を行なう機能をもち９そのうも坩常亡り今
１つの抽質かや１ノゾ↓水小１１マｎ−１ｒイソタル。
アナログ変換（以下Ｄ／Ａ変換という）して画像表示用
の映像信号を出力するψ変換部である。（５）はとのＤ
／Ａ変換部（４）が出力する映像信号によって画像を表
示するモニタ、テレビである。
の映像信号を出力するψ変換部である。（５）はとのＤ
／Ａ変換部（４）が出力する映像信号によって画像を表
示するモニタ、テレビである。
（６）は外部から画像データなどの情報を入出力するた
めの外部インタフェースである。（７）は汎用的な各種
の演算処理機能、情報の記憶および入出力機能を備え、
上記画像メモ＋７ （ｔＡ）（ＩＢ） 、ルックアブプ
、テーブル、メモリ（２Ａ）（２Ｂ） 、 ＡＬＵ ｔ
３１および外部インタフェース（６）と画像データや制
御情報の入出力を行ない、装置の動作全体を管理、制御
するプロセッサである。（８）は人がこのプロセッサ（
７）に画像処理内容などの制御メニューを指示するだめ
の操作部である。
めの外部インタフェースである。（７）は汎用的な各種
の演算処理機能、情報の記憶および入出力機能を備え、
上記画像メモ＋７ （ｔＡ）（ＩＢ） 、ルックアブプ
、テーブル、メモリ（２Ａ）（２Ｂ） 、 ＡＬＵ ｔ
３１および外部インタフェース（６）と画像データや制
御情報の入出力を行ない、装置の動作全体を管理、制御
するプロセッサである。（８）は人がこのプロセッサ（
７）に画像処理内容などの制御メニューを指示するだめ
の操作部である。
従来の装置は以上のように構成されておシ１画像メモ’
） （１Ａ、）（ＩＢ）から出力される２つの画像デー
タ間の演算は、ルックアブプ、テーブル、メモリ（２Ａ
）（２Ｂ）を介した後ＡＬＴＪｔ３１で行なう。ＡＬＵ
（３１はモ二り、テレビ（５）の走査時間に制約され
た演算速度の演算回路で構成されており、演算の種類は
通常加減算や論理和、積などの論理演算に限定されてい
る。
） （１Ａ、）（ＩＢ）から出力される２つの画像デー
タ間の演算は、ルックアブプ、テーブル、メモリ（２Ａ
）（２Ｂ）を介した後ＡＬＴＪｔ３１で行なう。ＡＬＵ
（３１はモ二り、テレビ（５）の走査時間に制約され
た演算速度の演算回路で構成されており、演算の種類は
通常加減算や論理和、積などの論理演算に限定されてい
る。
しかるに従来の画像処理装置においては、２つの画像デ
ータ間の乗除算を含む複雑な演算を１画像表示のリアル
タイムで行なうことは困難であった。
ータ間の乗除算を含む複雑な演算を１画像表示のリアル
タイムで行なうことは困難であった。
この発明は、かかる欠点を解消する目的でなされたもの
で、複数の画像メモリが出力する複数の画像データを連
結した１つのアドレスとして１度にアドレッシング可能
な容量をもちかつその内容変更が可変な関数テーブル、
メモリを備え、その関数テーブル、メモリの出力を表示
画像データとする構成とすることで９画像データ間の複
雑な演算についても７画像表示のリアルタイムで行なう
ことができる画像処理装置を提案するものである。
で、複数の画像メモリが出力する複数の画像データを連
結した１つのアドレスとして１度にアドレッシング可能
な容量をもちかつその内容変更が可変な関数テーブル、
メモリを備え、その関数テーブル、メモリの出力を表示
画像データとする構成とすることで９画像データ間の複
雑な演算についても７画像表示のリアルタイムで行なう
ことができる画像処理装置を提案するものである。
第２図は、この発明の画像処理装置例の図である。第２
図において、（ＩＡ）（ＩＢ）はディジタル化された画
像データを記憶する画像メモリである。
図において、（ＩＡ）（ＩＢ）はディジタル化された画
像データを記憶する画像メモリである。
ＭＸｉこの２つの画像メモ’Ｊ （ＩＡ）（ＩＢ）がテ
レビ走査に従って出力する２つの画像データを連結した
１つのアドレスとしてアドレッシングし９画像表示のリ
アルタイムで関数変換を行なう関数テーブル、メモリで
ある。（４）はこの関数テーブル、メモリＭＸの出力を
Ｄ／Ａ変換して画像表示用の映像信号を出力するＤ／Ａ
変換部である。（５）はとのＤ／Ａ変換部（４）が出力
する映像信号によって画像を表示するモニタ、テレビで
ある。（６）は外部から画像データなどの情報を入出力
するだめの外部インタフェースである。（７）は汎用的
な各種の演算処理機能。
レビ走査に従って出力する２つの画像データを連結した
１つのアドレスとしてアドレッシングし９画像表示のリ
アルタイムで関数変換を行なう関数テーブル、メモリで
ある。（４）はこの関数テーブル、メモリＭＸの出力を
Ｄ／Ａ変換して画像表示用の映像信号を出力するＤ／Ａ
変換部である。（５）はとのＤ／Ａ変換部（４）が出力
する映像信号によって画像を表示するモニタ、テレビで
ある。（６）は外部から画像データなどの情報を入出力
するだめの外部インタフェースである。（７）は汎用的
な各種の演算処理機能。
タフエース（６）と画像データや制御情報の入出力を行
ない、装置の動作全体を管理、制御するプロセッサであ
る。（８）は人がこのプロセッサ（７）に画像処理内容
などの制御メニーーを指示するだめの操作この発明の実
施例の装置は以上のように構成されておシ１例えば９画
像メモリ（１Ａ）（１Ｂ）に記憶されている画像データ
の１画素が８ビツトのバイナリ、データで構成されてい
るとすれば、関数テーブル、メモリＭＸは少なくとも１
６ ピットのバイナリ、データでアドレッシング可能な
記憶容量。
ない、装置の動作全体を管理、制御するプロセッサであ
る。（８）は人がこのプロセッサ（７）に画像処理内容
などの制御メニーーを指示するだめの操作この発明の実
施例の装置は以上のように構成されておシ１例えば９画
像メモリ（１Ａ）（１Ｂ）に記憶されている画像データ
の１画素が８ビツトのバイナリ、データで構成されてい
るとすれば、関数テーブル、メモリＭＸは少なくとも１
６ ピットのバイナリ、データでアドレッシング可能な
記憶容量。
すなわち８ビツトのバイナリ、データを６５５３６個記
憶可能な容量をもつ。画像メモ’） ＣＩＡ、）の出力
を関数テーブル、メモリＭＸのアドレス下位８ビツトに
接続したとすれば９画像メモ’） （ＩＢ）の出力をア
ドレス上位８ビツトに接続する。ここで画像データ間の
除算を行なわせる場合を想定すると、除数、被除数は画
像メモリ（ＩＡ）（ＩＢ）から出力される画像データ各
８ビットであシ、これが関数テーブル、メモリＭＸのア
ドレスに供給されるので、関数テーブル、メモリＭＸの
全てのアドレスに該当する商をあらかじめ記憶しておく
ことによシ２画像表示のリアルタイムでの除算が容易に
行なわれることになる。
憶可能な容量をもつ。画像メモ’） ＣＩＡ、）の出力
を関数テーブル、メモリＭＸのアドレス下位８ビツトに
接続したとすれば９画像メモ’） （ＩＢ）の出力をア
ドレス上位８ビツトに接続する。ここで画像データ間の
除算を行なわせる場合を想定すると、除数、被除数は画
像メモリ（ＩＡ）（ＩＢ）から出力される画像データ各
８ビットであシ、これが関数テーブル、メモリＭＸのア
ドレスに供給されるので、関数テーブル、メモリＭＸの
全てのアドレスに該当する商をあらかじめ記憶しておく
ことによシ２画像表示のリアルタイムでの除算が容易に
行なわれることになる。
−す と／７′１世助千−ゴ）１ノ Ｊ工ＩＩ ＭＹへ
小 リつの変数に対する演算結果すなわち関数テーブル
の記憶は、操作部（８）から制御メニューが入力された
時、プロセッサ（７）の制御によって行なわれる。
小 リつの変数に対する演算結果すなわち関数テーブル
の記憶は、操作部（８）から制御メニューが入力された
時、プロセッサ（７）の制御によって行なわれる。
この時の関数テーブルは、制御メニューに応じてプロセ
ッサ（７）で計算するか、外部インタフェース（６）を
介して外部から入力するなどの方法で得ることができる
。
ッサ（７）で計算するか、外部インタフェース（６）を
介して外部から入力するなどの方法で得ることができる
。
この発明は以上のような構成になっているので。
演算を行なう画像データで直接アドレッシングでき、か
つ記憶内容の変更可能な関数テーブル、メモ１７ ＭＸ
にあらかじめその演算結果を記憶しておくことによシ、
上記例の除算に限らず、三角関数や指数関数などの複雑
な画像データ間の演算を画像表示のリアルタイムで行な
うことができる利点がある。
つ記憶内容の変更可能な関数テーブル、メモ１７ ＭＸ
にあらかじめその演算結果を記憶しておくことによシ、
上記例の除算に限らず、三角関数や指数関数などの複雑
な画像データ間の演算を画像表示のリアルタイムで行な
うことができる利点がある。
なお、この発明は前述の実施例にのみ限定されることな
く９種々付加変更し得るものである。
く９種々付加変更し得るものである。
この発明は１以上説明したように、複数の画像メモリの
出力を連結した１つのアドレスとしアドレッシング可能
な関数テーブル、メモリを備え。
出力を連結した１つのアドレスとしアドレッシング可能
な関数テーブル、メモリを備え。
その出力を画像表示のリアルタイムでＤ／Ａ変換部に出
力する構成であり、かつ関数テーブル、メモリの内容を
プロセッサの制御により画像処理の制御メニューに応じ
て変更可能な構成であるから。
力する構成であり、かつ関数テーブル、メモリの内容を
プロセッサの制御により画像処理の制御メニューに応じ
て変更可能な構成であるから。
画像データ間の複雑な演算を画像表示のリアルタイムで
行なうことができる利点がある。
行なうことができる利点がある。
第１図は従来の画像処理装置例の図、第２図はこの発明
の画像処理装置の図である。 図において、（ＩＡ）（４Ｂ）は画像メモリ、（２Ａ）
（２Ｂ）はルックアップ、テーブル、メモリ、（３）は
ＡＬＵ。 （４）はル情変換部、（５）はモニタ、テレビ、（６）
は外部インタフェース、（７）はプロセッサ、（８）は
操作部。 ＭＸは関数テーブル、メモリである。 なお、各図中同一符号は同一または相当部分を示すもの
とする。 代理人 大岩増雄 第１図 第２図
の画像処理装置の図である。 図において、（ＩＡ）（４Ｂ）は画像メモリ、（２Ａ）
（２Ｂ）はルックアップ、テーブル、メモリ、（３）は
ＡＬＵ。 （４）はル情変換部、（５）はモニタ、テレビ、（６）
は外部インタフェース、（７）はプロセッサ、（８）は
操作部。 ＭＸは関数テーブル、メモリである。 なお、各図中同一符号は同一または相当部分を示すもの
とする。 代理人 大岩増雄 第１図 第２図
Claims (1)
- ディジタル化された画像データを記憶する複数の画像メ
モリと、この複数の画像メモリの出力を連結した１つの
アドレスとした関数変換が可能な容量でかつその関数変
換内容の変更が可能な関数テーブル、メモリと、この関
数テーブル、メモリの出力をディジタル、アナログ変換
し画像表示用の映像信号を出力するディジタル、アナロ
グ変換部と、この映像信号によって画像を表示するモニ
タ、テレビと、外部と情報の入出力を行なう外部インタ
フェースと、上記各部動作を制御、管理するプロセッサ
と９人がこのプロセッサに処理内容を指示するための操
作部を備えたこ七を特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241413A JPS60133496A (ja) | 1983-12-21 | 1983-12-21 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241413A JPS60133496A (ja) | 1983-12-21 | 1983-12-21 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60133496A true JPS60133496A (ja) | 1985-07-16 |
Family
ID=17073916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241413A Pending JPS60133496A (ja) | 1983-12-21 | 1983-12-21 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60133496A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365575A (ja) * | 1986-12-24 | 1988-03-24 | Yatsuka Nakamura | 画像処理による特異点検出方法 |
| JPS6448180A (en) * | 1987-08-19 | 1989-02-22 | Fuji Electric Co Ltd | Feature extracting circuit |
| JP2015527642A (ja) * | 2012-07-06 | 2015-09-17 | コーニンクレッカ フィリップス エヌ ヴェ | 算術及び論理ユニットを伴わないコンピュータプロセッサ及びシステム |
-
1983
- 1983-12-21 JP JP58241413A patent/JPS60133496A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365575A (ja) * | 1986-12-24 | 1988-03-24 | Yatsuka Nakamura | 画像処理による特異点検出方法 |
| JPS6448180A (en) * | 1987-08-19 | 1989-02-22 | Fuji Electric Co Ltd | Feature extracting circuit |
| JP2015527642A (ja) * | 2012-07-06 | 2015-09-17 | コーニンクレッカ フィリップス エヌ ヴェ | 算術及び論理ユニットを伴わないコンピュータプロセッサ及びシステム |
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