JPH03181163A - 半導体チップ・パッケージ - Google Patents

半導体チップ・パッケージ

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JPH03181163A
JPH03181163A JP2325100A JP32510090A JPH03181163A JP H03181163 A JPH03181163 A JP H03181163A JP 2325100 A JP2325100 A JP 2325100A JP 32510090 A JP32510090 A JP 32510090A JP H03181163 A JPH03181163 A JP H03181163A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は単一の半導体チップ・パッケージおよび半導体
チップ・パッケージのモジュールに関する。
（従来の技術） 電子丁字業界では、つねに電子部品の寸法の縮小が要求
されている。現在では、シリコン・デバイスの製造およ
びそうしたデバイスがプリント回路基板上で組み立てら
れる方法において、電子部品は３次元、すなわち、垂直
方向に拡がっていく傾向にある。
本出願人（ＩＮＭＯ８社）は現在トランスピユータ（チ
ップ上のコンピュータ）モジュール（ＴＲＡＭｓ　）を
製造している。このモジュールは、それらの上にある冗
長ピンを使用して積み玉ねることができる。ただし、そ
のモジュールはどの回路にも接続できるわけではない。
それらの冗長ピン上に能動回路をもつＴＲＡＭは、冗長
ピンに接続できるので、母板に接続ｎＪ能である。
ランダム・アクセス・メモリ（ＲＡＭｓ）は従来偶数個
のピンをもつデュアル・イン・ライン・モジュール（Ｄ
ＩＰｓ）の山に入っている。奇数個のピンが必要なデバ
イスの場合、これらのピンの１つは通常余分になり接続
されない。この冗長ピンがＲＡＭを選択する信号の１つ
に隣接している場合、２つの異なるＲＡＭの組立体を構
築することができる。すなわち、チップ選択（Ｃ８）用
の通常のピンを使用する組立体とチップ選択用の隣接ピ
ンを使用する組立体である。２つの異なるＩ？ＡＭのそ
れぞれの対が積み重ねてあれば、それは、プリント回路
凰板上では２つのチップ選択ピンをもつ単一デバイスで
ある。上側のデバイスは下側のデバイスの冗長ピンの上
にあるチップ選択ピンをもち、ド側のデバイスは上側の
デバイスの冗長ピンのドにあるチップ選択ピンをもつ。
この構成の欠点は、２つの異なる構成のＲＡＭが心変な
ことである。通常のチップ選択ピンに接着されたシリコ
ン・チップ上にチップ選択ピンをもつものと、通常非接
続（ＮＯ）ピンに接着されたチップ選択パッドをもつも
のである。
（発明が解決しようとする課題） ＢＰ−Ａ−０１５７１４７（ＩＢＭ　）には、工業規格
メモリ・チップを使用するスタックド倍密度メモリ・モ
ジュールが開示されている。これは上述の周知の構成を
修ｉＥしたちのである。最上部のチップでは、チップ選
択ピンが底部のチップ上の対応するピンに接触しないよ
うに折り曲げられ、上側のチ・ノブ選択ピンはＵ型帯の
形のジャンパーにより上側のチップの非接続ピンに接続
されている。その非接続ピンは底部のチップの最下層の
非接続ピンに接触する。この構成には、２つの叉なるチ
ップ組立体、すなわち、ジャンパーをもつものともたな
いものが必要であるという欠点がある。さらに、最上部
チップのピンの１つをジャンパーを保持するように折曲
げるか切断しなければならない。
（課題を解決するための手段及び作用）従来のものがも
つ、以上のような欠点を解決するために、本発明は、パ
ッケージに配置された少なくとも１つの半導体チップと
そのパッケージから延（にする複数の第１および第２ピ
ンを含む半導体チップ・パッケージを提供する。前記第
１のピンはその少なくとも１つの半導体チップに電気的
に接続されて、少なくとも１つの半導体チップと外部電
子回路間に信号を導通させるように適応されており、前
記第１のピンは複数の組に分割されて、各組は対応する
信号型を表わし、前記第２のピンは少なくとも１つの半
導体チップに電気的に非接続であり、少なくとも１つの
組の第１のピンと第２のピンはパッケージの縁にそって
非対称的に配置されており、第１ピンの残りの組はパッ
ケージの縁に沿って対称的に配置される。
本発明はさらに半導体チップ・パッケージのモジュール
も提供する。このモジュールは、パッケージの重ねられ
た対を形成するように本発明によるスタックド半導体チ
ップ・パッケージを２つ含み、１つのパッケージの前記
残りの組の各第１のピンは他のパッケージの対応する第
１ピンに接続されて、前記パッケージの前記少なくとも
１つの組の各ピンが前記他のパッケージの各第２ピンに
接続されている。
（実施例） 第１図ないし第３図には本発明の第１丈施例による半導
体チップ・パッケージ２が示されている。
半導体チップ・パッケージ２は、内部に１つまたは複数
の半導体チップ（図示せず）がカプセル封入されている
外部ケース４を含む。この実施例は、４つのＲＡＭチッ
プが斜部ケース４にカプセル封入され、これらのチップ
は第３図に示す４つのブロック６．８．１０．１２によ
り示されている。外部ケース４の対抗縁１４．１６には
ピン１８．２０の各行が配置されている。ピン１８．２
ｏは、パッケージの対抗縁に配置され、従来のデュアル
・インライン形式に構成されているが、第２図に示すよ
うに、それらのピンはガル◆ウィング・リードとして形
成される。そのパッケージ２の記憶客足は４Ｘ６４ＫＸ
４または２Ｘ６４ＫＸ８である。
図示された実施例では、パッケージは４０個のピンをも
つ、２個のピンはパッケージ２の縁１４．１６のそれぞ
れに沿って配置されている。それらのピンは第１図では
１から４０と番号付けられている。それらのピンは１６
個のアドレス入力ＣＡＤないしＡ１５）、８個のデータ
信号ピン（ＤｏないしＤ７）　、２個の電力供給ピン（
ＶＣＣ）　、２個の接地ピン（ＧＮＤ）　、４個のチッ
プ選択ピン（Ｃ３ＯないしＣ８３）、２個の書込み許６
Ｊピン（ＷＨＯないしＷＥＩ）および２個の出力計ロ■
ピン（ＯＥＯないし０ＥＩ）を含む。
これらのピンはそれぞれ、第３図に概略的に示されてい
るように、１つまたは複数のチップに接続される（解か
りやすくするためにＶＣＣおよびＶＣＤピンは第３図で
は除かれている）。したがって、これらのピンは第１型
のピン２２を構成する。第１型のピン２２は、パッケー
ジ２の中の少なくとも１つの半導体チップ６．８．１０
．１２に電気的に接続されて、少なくとも１つの半導体
チップ６．８．１０，１２と外部回路（図示せず）の間
に電気信号を導通させる。第１型のピンは複数の組に分
割され、各組は対応する信号型、すなわち、アドレス人
力ピン（Ａ）、データ（５号ピン（Ｄ）、電力供給ピン
（ＶＣＣ，ＧＮＤ）および様々な制御ピン（Ｃ３，ＷＥ
、ＯＥ）を表わす。
そのパッケージはさらに４つの冗長ピン２４を備えてい
る。それらの冗長ピン２４は第１図のピン２４ないし２
７により構成されている。冗長ピン２４は、パッケージ
２の少なくとも１つの半導体チップ６．８．１０．１２
には電気的に非接続である第２型ピン２４を構成する。
次に、パッケージ２上の第１型ピン２２と第２型ピン２
４の分布を説明する。１組の第１型ピン２２、すなわち
、ＣＳピン以外のすべての第１型ピン２２は、パッケー
ジ２の各側１４．１６に対称に配置されている。すなわ
ち、相対する、各アドレスＡ１電力ＶＣＣまたはＧＮＤ
、データＤ１書込み許可ＷＥまたは出力許可ＯＥピンは
固じ組の他のＩ、ｉｌじピンである。チップ選択ＣＳピ
ンと冗長ＮＣピンは、４つのチップ選択ＣＳピンの各対
抗縁に冗長ＮＣピンがあるように、パッケージ２の各側
部１４．１６に非対称的に配置されている。
チップ選択ＣＳピン以外の朶１型ピン２２の組のピンで
は、２つの側部１４と１６に平行なパッケージの中心を
縦方向に延在する面に関して左右対称である。したがっ
て、ピンアウトは、チップ選択信号を除くすべての信号
に関して対称であり、チップ選択ＣＳピンを左右対称に
するためにさらにチップ選択ＣＳピンを必要とする場合
には冗長ＮＣピンを備える。
第４図は、第１図の２つの半導体チップ・パッケージ２
の積重ね構成を含むモジュール２６を示す。半導体チッ
プ・パッケージ２は、同じ半導体チップｅパッケージ２
の対の１方を他方に関して逆さまにして２重積み重ねさ
れ、２つの半導体チップ・パッケージ２の上面２８は互
いに隣接して、底面３０は互いに隔置されている。各パ
ッケージ２の対抗側部上のピン１８．２０は、他のバッ
ケジ２の直接隣接するピン２０，１８に第４図に示しで
あるように接続されている。すなわち、方のパッケージ
２のピン１　（ＶＣＣ）は他方のパッケージ２のピン４
０　（ＶＣＣ）に接続される。
逆も同様である。一方のパッケージ２のピン（Ａ）は他
方のパッケージ２のピン３９（Ａ）に接続されて、その
ピンの両方ともアドレス入力端である。
半導体デバイスは読取り専用メモリ（ＲＯＭ　）ではな
く　ＲＡＭなので、アドレス入力端が異なるパッケージ
間で接続される方法は重要ではない。同様の接続がデー
タＤピン、書込み許可ＷＥピン、出力許可ＯＥピンおよ
び接地ＧＮＤピンの間で形成される。しかし、１方のパ
ッケージ２の各冗長ＮＣピン（１４ないし１７のピン）
は他方のパッケージ２の各冗長ＮＣピン（２７ないし２
４のピン）に接続される。そのため、スタックド書モジ
ュール２６は個々のパッケージの２倍のＣＳピンをもつ
。その結果作成されたスタックド・モジュールの回路図
が第５図に示されている。第５図から、総数１６のアド
レス入力端があることが分かるが、それは、２つのパッ
ケージ２の３２のアドレス人カピンは一績に対として接
続されるので、結果として、最終的に作成されたモジュ
ール２６には１６個のアドレス入力端ＡＯないしＡ１５
しか形成されてない。第５図の１６個のアドレス入力端
Ａ０ないしＡ１５の区別は下側のパッケージ２のそれに
対応している。同様の理由で、そのモジュールはさらに
８個のデータ入力端ＤＯないしＤ７しか備えてなく、第
５図のこれらのデータ入力端の区別は下側のパッケージ
のそれに対応している。
同様に、モジュール２６は２つの書込み許可入力端ＷＥ
ＯないしＷＥｌをもち、これらの入力端の区別は下側の
パッケージのそれに対応する。さらに、同様に、モジュ
ール２６は２つの出力許可人力＠ＯＥＯないしＯＥＩを
もち、これらの入力端の区別はド側のパッケージ２のそ
れに対応する。
モジュール２６は８つのチップ選択Ｃ８入力端をもち、
チップ選択Ｃ８入力端の総数は個別のパッケージ２の総
数に対応する、とういのは、チップ選択Ｃ８入力端は冗
長ＮＣ入力端に接続されて、ｎいに対になるように接続
されない。４つのチップ選択入力端Ｃ８０ないしＣ３３
は、ド側のパッケージ２の４つのチップの入力端であり
、４つのチップ選択入力端ＣＳＯ（上側）ないしＣ５３
（上側）は、上側のパッケージ２の４つのチップ用のチ
ップ選択人力である。
モジュール２６の記憶容量は８１６４ＫＸ　４または４
ｘ６４Ｋｘ８である。
図示された実施例では、チップ選択ＣＳピンは非対称で
ある。データ・ピンではなくチップ選択ピンを非対称に
する利点は、パッケージの電力が削減されて、使用され
ているピンの総数が減少する。しかし、他の実施例では
、ピン１４．１５．２７．２６にチップ選択信号を適用
して、ピン８．９．１０．１１に４つのデータ信号を適
用して、ピン３３．３２．３１．３０は、冗長（ＮＣ）
になり、ピン１６．１７．２４．２５も未使用になる。
オプションとして、ピン２２．２３も冗長ピンなる。こ
の型の小−パッケージの記憶容量は、４ｘ６４Ｋｘ４で
あり、２重スタックド・モジュールの記憶容量は４ｘ６
４Ｋｘ８である。
第１図ないし第５図に示されたデバイスでは、ピンアウ
トはピン１ないし２０に平行な線に関してχ・Ｉ称であ
り、チップ選択および冗長ピンが対称になるように形成
されている。しかし、他の実施例では、線対称と共にま
たは替わりに回転対称が考慮されている。
たとえば、２つの縁上のピンをもつパッケージでは、１
８０度の角度で回転対称にでき、これにより、４つのス
タックド・パッケージのモジュールを形成「−り能であ
る。こうした構成は、第６図と第７図に示される本発明
の第２の実施例を構成する。
第６図は、１つまたは複数の半導体チップ（図示せず）
がカプセル封入された外部ケース７２をもつ半導体チッ
プ・パッケージ７０の概略３１ξ面図である。この実施
例では、２または４つのＲＡＭチップが外部ケース７２
にカプセル封入されて、２ｘ６４ｘ８の記憶容量をもつ
。外部ケース７２の対仏縁７４．７６上にピン７８．８
０の各行が配置されて、その構成は第１図と第２図に示
す第１実施例の構成と同様である。この実施例では、パ
ッケージ７２は４８個のピンをもち、２４個のピンはそ
れぞれパッケージ７２の縁７４と７６のそれぞれに沿っ
て配置される。ピンは１から４８と番号付けられる。１
つまたは複数の半導体チップに電気的に接続されたピン
８２は、１６個のアドレス入力端（Ａ）　、８個のデー
タ信号ピン（Ｄ）、４個の電力供給ピン（ＶＣＣ）　、
４個の接地ピン（ＧＮＤ）　、２個のチップ選択ピン（
ＣＳ）　、４個の書込み許可ピン（ＷＥ）および４個の
出力杆ｈ１ピン（ＯＥ）を含む。これらのピン８２はパ
ッケージ７０の１つまたは複数のチップに接続される。
ピンには、第６図のピン１３．１４．３５．３６．３７
．３８により構成されている６個の冗長ピン８４も含む
。冗長ピン８４はパッケージ７０の少なくとも１つの半
導体チップには電気的に接続されてない。
パッケージ７０上に、チップ選択ＣＳピン以外のすべて
の接続ピン、すなわち、ＶＣＣ，ＧＮＤ。
Ｄ、Ａ、ＯＥおよびＷＥピンが、パッケージの縦方向ψ
東線に関して左右対称でパッケージ７０の平面の垂線に
関して１８０度回転対称に分布されている。チップ選択
ピン１１と１２はパッケージの反対縁上の冗長ピン３７
と３８に相対する。チップ選択ピン１１と１２および冗
長ピン３７と３８はそれぞれ、パッケージ１３．１４．
３５．３６の同じ側の各冗長ピン対に隣接している。
パッケージ７０が第２パツケージ７０上に逆さまに構成
して配置されている場合、チップ選択ＣＳピン以外の電
気的接続ピン８２はそれぞれ、他のパッケージ７０の同
じピン８２に重なる。パッケージ７０の２つのチップ選
択ピンは他のパッケージ７０の各冗長ピン８４に接続さ
れ、逆も同様である。したがって、２つのパッケージ７
０のモジュール８８は、第４図に示すモジュール８８と
同様に構成でき、そのモジュール８８は４個のチップ選
択ピンを備えており、チップ選択ピンの対はモジュール
８８の両側に配置されている。２つのパッケージ・モジ
ュール８８は、各パッケージ７０のピン１３．１４．３
５．３６に対応する４つの冗長ピンも備えている。
第７図では、複合モジュール９０が２つのモジュール８
８から構成されている。各モジュール８８は１対のパッ
ケージ７０を含む。最上部のモジュール８８は底部のモ
ジュール８８に関して１８０度回転されており、上側の
モジュール８８の４つのチップ選択ＣＳピンはド側のモ
ジュール８８の４つの冗長ピン１２．１４．３５．３６
上に置かれている。したがって、その結里形成される４
層スタックド・モジュール９ｏは、モジュール９０の１
方の側の位置１１．１２．１３．１４と他ｈ′の側のピ
ン３５．３６．３７．３８により構成された８つのチッ
プ選択ピンをもっことになる。各パッケージが４四ス・
Ｉ称移動されているので、チップ選択ＣＳピン以外の各
モジュール８８の電気的に接続されたピン８２はすべて
他のモジュール８８の同様な対応するピン８２に接続さ
レテ、その結果作成される４層のスタックド・モジュー
ル９０のピンの分布は、第６図に示すパッケージ７０の
分布に対応する。
さらに他の実施例では、４対抗縁上にピンをもつパッケ
ージは９０度の回転対称された位置にあり、８個のパッ
ケージ・スタックが可能である。
第８図ないし第１０図に示す本発明の第３大施例はこう
した構成である。
第８図は、４つの対抗縁３６．３８．４０．４２を含む
外部ケース３４をもつ半導体チップ・パッケージ３２の
概略平面図である。この第３大施例では、パッケージ３
２の外部ケース３４は単−半導体１？ＡＭチップ（図示
せず）をカプセル封入している。各パッケージの記憶容
量は６４Ｋ　ｘ８である。パッケージ３２は４つのピン
行４４．４６．４８．５０を備えており、各行４４．４
６．４８．５０は外部ケース３４の各線３６．３８．４
０．４２に沿って配置される。各パッケージ３２のチッ
プの記憶容量は６４ＫＸ８である。
各パッケージ３２は１６個のアドレス・ピンＡを含む。
すなわち、８個のデータ・ピンＤ、４個の書込み許可ピ
ンＷＥ、８個の電力入力ピンＶＣＣおよび８個の接地ピ
ンＧＮＤである。こうしたピンの組はパッケージ３２の
４つの縁３６．３８．４０．４２上に線対称および回転
χ・１称位置に配置されて、パッケージ３２の対抗縁上
でこうしたピンのそれぞれは同じピンに対抗し、パッケ
ージ３２の隣接縁では、９０度の回転対称化が行なわれ
る。単純化するために、ピンアウト構成ハパッケージ当
たり１つのチップ選択ＣＳピンを利用する。チップ選択
ＣＳピンはパッケージ３２の１縁３８上に配置されて、
第８図では、ピン番号１９として現われる。７個の冗長
ＮＣピンがさらに、位ｖ１６．８．２１．３２．３４．
４５．４７に備えられている。２つの冗長ピンは、チッ
プ選択ＣＳピンを備えてない３つの縁３６．４０，４２
のそれぞれに備えである。７番目の冗長ピンはチップＣ
８選択ピンとして同じ縁３８に備えである。
チップ選択ＣＳピンは、冗長ピン４７に対仏位置にあり
、さらに、・チップＣ８選択ピン１９として同じ縁３８
上にある冗長ピン２１は、パッケージ３２の縁３８上の
中央ピン２０を通過する面に関して対称位置に配置され
る。各端部３６．４０、４２では、冗長ピンはチップ選
択ＣＳピンと縁３８上の冗長ピンの位置に対応する位置
に置かれている。単純化のために、ピンアウトは出力許
ｎ１ピンを含まない。
第９図は８個のスタックド・パッケージ３２からなるモ
ジュール５２を示す。モジュール５２は、パッケージ３
２の４つの積重ね対５４，５６゜５８．６０からなり、
したがって８層のスタックを備えている。パッケージ３
２の底部対５４ては、上側のパッケージ３２が、下側の
パッケージ３２の上に逆さまに配置されており、ピン４
４．４６．４８．５０の重複列が亙いに接続されている
。それらのピンは第１実施例のそれと同様に接続される
。すなわち、行４４と４８では、ピン番号１はピン番号
３９に、ピン番号２はピン番号３８と続き、行４６と５
０では、ピン番号１４はピン番号３８に、ピン番号１５
はピン番号５１にと続く。
パッケージ３２の底部対５４では、ノ（通線３８が第９
図に示すようになるよう２つのパッケージ３２は互いに
関して回転した位置にはない。チップ選択ピン１つは冗
長ピン４７に接続され、残りの冗長ピンは互いに接続さ
れている。パッケージ３８の第２のχ１５６は第１のχ
・Ｉ５４上に配置される。パッケージ５６の第２対は、
第１χ１５４と同様に接続されるが、第２対５６は第１
対５４に関して９０度回転しており、第２対５６のパッ
ケージ３２の２つの縁４０は、第９図に示すように第１
対５４の２つの縁３８上に位置している。第２対５６の
ピンは互いに接続されると共に第１対のそれらにも接続
されて、第２対５６の各パッケージ３２のチップ選択Ｃ
Ｓピンはそれぞれ対応する冗長ピンに接続されている。
それらの冗長ピンは対応するチップ選択ＣＳピン以外の
選択ピンには接続されない。パッケージ３２の第３対５
８は同様に第２対５６上に取付けられており、第３対５
８は、第３対５８の２つのパッケージ３２の紛４２が第
２対５６゛の縁４０上に位置するように第２対に関し９
０度回転されている。パッケージ３２の第４の対６０は
、第３の対５８上に同様に配置されており、第４のχ・
ｌの縁３６は第３の対５８の縁４２上に配置されている
。したがって、パッケージ３２の４つの積重ね対５４．
５６．５８．６０は８層のモジュール５２を形成し、８
層はそれぞれ、他の層とは異なるチップ選択Ｃ８位置を
もつが、任意の層のチップ選択位置は他の層の冗長ピン
位置に対応する。
第１０図は、第９図に示すモジュール５２用のプリント
回路基板６４上のピンアウト接続パッド構成６２を示す
。８個のチップ選択パッドＣ３ＯないしＣ３７があり、
それぞれ対応する層３２のχ１応するチップにアクセス
する。図面では、Ｃ８はモジュール５２の層ｎのチップ
選択ＣＳピンに対応する。したがって、接着パッド構成
の各端部は２つのチップ選択ＣＳパッド、４つのアドレ
スＡバッド、２つのデータＤパッド、２つの接地ＧＮＤ
パッド、２つの電力ＶＣＣパッドおよび１つの書込み許
可ＷＥパッドをもつ。そのモジュールの記憶容量は８ｘ
６４Ｋｘ８である。
（発明の効果） 本発明は、間−の半導体チップ・パッケージを積み重ね
ることにより、半導体組立体の占める表面積を減少させ
ることができるピンアウト構成を備えているので従来技
術よりも極めて白°益である。
特定の線対称化および回転対称化による構成を説明して
きたが、当然のことながら、本発明は様々な回転および
線対称化の構成を採用することができる。
【図面の簡単な説明】
第１図は本発明の第１実施例による半導体チップ・パッ
ケージのピンアウト構成を概略的に示す十面図である。 第２図は第１図の半導体チップ・パッケージの側面図で
ある。 第３図は第１図の半導体チップ・パッケージの電子囲路
構成を概略的に示す図である。 第４図は第１図の２つの半導体チップ・パッケージを積
重ね状に構成するモジュールの側面図である。 第５図は第４図のモジュールの電子回路を概略的に示す
図である。 第６図は本発明の第２大施例により半導体チップ・パッ
ケージのピンアウト構成を概略的に示す平間図である。 第７図は第６図の４つの半導体チップ・パッケージを積
み重ねて構成されたモジュールの側曲図である。 第８図は本発明の第３実施例による半導体チップパッケ
ージのピンアウト構成を概略的に示す平面図である。 第９図は第８図の８つの半導体チップ・パッケージを積
み重ねて構成したモジュールの側面図である。 第１０図は第９図に示すモジュールを接続するプリント
回路基板上の接着パッドを概略的に示す平面図である。 ２・・・半導体チップ・パッケージ、４・・・外部ケー
ス、１８．２０・・・ピン、６，８．１０．１２・・・
半導体チップ。

Claims (1)

  1. 【特許請求の範囲】 １、パッケージに配置された少なくとも１つの半導体チ
    ップと前記パッケージから延在する複数の第１および第
    ２ピンとを備え、前記第１ピンは前記少なくとも１つの
    半導体チップに電気的に接続されて前記少なくとも１つ
    の半導体チップと外部回路との間に信号を導通させ、前
    記第１ピンは複数の絹に分割されて各組は対応する信号
    形式を表わし、前記第２ピンは前記少なくとも１つの半
    導体チップに電気的に接続されてなく、前記少なくとも
    １つの組の第１ピンと第２ピンがパッケージの縁に沿っ
    て非対称に配置されて、前記第１ピンの残りの組は前記
    パッケージの縁に沿って対称に配置されていることを特
    徴とする半導体チップ・パッケージ。 ２、前記第１および第２ピンが前記パッケージの１対の
    対抗縁上に配置されていることを特徴とする請求項１に
    記載の半導体チップ・パッケージ。 ３、第１ピンの前記残りの組の配置が線対称であること
    を特徴とする請求項２に記載の半導体チップ・パッケー
    ジ。 ４、前記残りの組の各第１ピンは同じ組の対応する第１
    ピンに相対しており、前記少なくとも１つの組の各第１
    ピンは対応する第２ピンに相対していることを特徴とす
    る請求項２または３に記載の半導体チップ・パッケージ
    。 ５、前記少なくとも１つの組の第１ピンがチップ選択ピ
    ンを含むことを特徴とする請求項１乃至４のいずれかに
    記載の半導体チップ・パッケージ。 ６、前記少なくとも１つの組の第１ピンがデータ・ピン
    を含むことを特徴とする請求項１乃至４のいずれかに記
    載の半導体チップ・パッケージ。 ７、前記第１および第２ピンは前記パッケージの４つの
    縁のそれぞれに配置されていることを特徴とする請求項
    １に記載の半導体チップ・パッケージ。 ８、前記パッケージの相対する縁上に第１ピンの前記残
    りの組が線対称に配置されていることを特徴とする請求
    項７に記載の半導体チップ・パッケージ。 ９、前記パッケージの隣接縁上に第１ピンの前記残りの
    組が回転対称位置に配置されていることを特徴とする請
    求項７または８に記載の半導体チップ・パッケージ。 １０、前記少なくとも１つの組の前記第１ピンと前記第
    ２ピンは前記パッケージの相対する縁上に非対称に配置
    されていることを特徴とする請求項７乃至９のいずれか
    に記載の半導体チップ・パッケージ。 １１、前記残りの組の各第１ピンはそれに対応する第２
    ピンに相対し、前記少なくとも１つの組の各第１ピンに
    は相対さない第２ピンはそれに対応する第２ピンに相対
    することを特徴とする請求項７乃至１０のいずれかに記
    載の半導体チップ・パッケージ。 １２、前記少なくとも１つの組の第１ピンがチップ選択
    ピンを含むことを特徴とする７ないし１１のいずれかに
    記載の半導体チップ・パッケージ。 １３、前記少なくとも１つの組の第１ピンがデータ・ピ
    ンを含むことを特徴とする請求項７乃至１１のいずれか
    に記載の半導体チップ・パッケージ。 １４、請求項１記載の半導体チップ・パッケージを２つ
    含むモジュールであって、パッケージの積重ね対を形成
    するよう一緒に積み重ねられて、一方のパッケージの前
    記残りの組の各第１ピンが他方のパッケージの対応する
    第１ピンに接続されており、前記１方のパッケージの前
    記少なくとも一つの組の各第１ピンが前記他のパッケー
    ジの各第２ピンに接続されていることを特徴とする半導
    体チップ・パッケージのモジュール。 １５、前記他方のパッケージは逆さまに前記一方のパッ
    ケージ上に取付けられて、前記２つのパッケージの前記
    第１および第２ピンがモジュールの共通縁に沿って接続
    されていることを特徴とする請求項１４に記載のモジュ
    ール。 １６、各パッケージで、前記第１および第２ピンは前記
    パッケージの４つの縁それぞれに配置されており、最初
    に述べた第１の積重ね対上に積み重ねられたパッケージ
    の追加積重ね対を含み、前記追加積重ね対は前記第１の
    積重ね対に関して回転して、前記第１の積重ね対の各第
    １ピンまたは第１ピン接続は前記追加積重ね対の前記第
    １ピンまたは第１ピン接続に接続されて、前記第１の積
    重ね対の各第１ピンまたは第２ピン接続が前記追加積重
    ね対の第２ピンまたは第２ピン接続に接続されることを
    特徴とする請求項１５に記載のモジュール。 １７、前記追加積重ね対の上に積み重ねられているさら
    に２つのパッケージの積重ね対を含み、前記さらに２つ
    の積重ね対は互いに関して回転されていると共に最初に
    述べた積重ね対および追加された積重ね対に関して回転
    されていることを特徴とする請求項１６に記載のモジュ
    ール。
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