JP2933554B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関する。
【0002】
【従来の技術】近年、半導体装置を形成するICおよび
LSIは、益々高集積化されてきており、これに伴ない
半導体チップを実装するパッケージも、更に小型化され
るとともに多ピン化されてきている。このために、パッ
ケージにおけるリードの配列構造が多ピッチとなり、リ
ード間の間隔は益々狭くせざるを得ない状態となってい
る。
【0003】このような多ピッチ化傾向は、半導体チッ
プをモールド樹脂に封止する場合においても同様であ
り、これに対処する手法として、半導体チップをマウン
トしてエポキシ樹脂により封止するリードフレームのリ
ードにテーピングを行い、当該リードフレームのリード
を固定するという方法が採られている。この手法はテー
ピングリードフレームとして知られており、現状におい
て多用されている手法である。
【0004】以下においては、図3(a)および(b)
を参照して、従来の半導体装置において、現状において
使用されているリードフレームテーピング方法によるリ
ードフレーム構造について説明する。図3(a)は、当
該半導体装置のリードフレーム構造(テーピングリード
フレームのテーピング部分)を示す部分平面図であり、
図3(b)は、当該平面図のA”−B”矢視に対応する
リードフレームの断面図である。図3(b)の断面図に
示されるように、当該リードフレーム構造における複数
のリード1には、接着剤3により絶縁テープ2が接着さ
れている。リード1のリード材はCu(銅)により形成
されており、これらの複数のリード1の相互間隔dは
0.2mm程度に設定されている。また絶縁テープ2
は、ポリイミド等の有機絶縁体により形成される。な
お、図3(b)の断面図に示されるように、リード1に
対して絶縁テープ2を接着する接着剤3により形成され
る接着剤層は、NBRとフェノール樹脂の混合物により
構成されている。
【0005】即ち、図3(a)および(b)より明らか
なように、本従来例による製造方法においては、リード
フレームテーピングの方法として、接着剤3により形成
される接着剤層を、絶縁テープ2の全面に亘り形成する
とともに、なお且つ、当該接着剤層を、リードフレーム
のリード材を形成するCuに対しても、その全面に亘り
直接的に接触する状態で形成するという方法が採られて
いる。
【0006】また、視点は異なっているが、特開平3−
284868号公報による提案内容による従来例におい
ては、メッキ材質の変更により、半導体装置のボンディ
ング部におけるメッキ材自体からのイオンマイグレーシ
ョンを防止することを目的とした製造方法が提案されて
いる。
【0007】
【発明が解決しようとする課題】上述した従来の半導体
装置およびその製造方法においては、接着剤層が、絶縁
テープ2の全面に亘り形成されており、且つ、当該接着
剤層は、リードフレームのリード1のリード材を形成す
るCuに対しても、直接的に全面に接触する状態で形成
されている。また、これにより、隣接するリード1の相
互間においても、接着剤層が形成されるようになってい
る。
【0008】従って、図3(b)のリードフレーム構造
(テーピングリードフレームのテーピング部分)の断面
図に示されるように、リードを形成する金属(Cu)に
よるリード1の隣接する相互間には、接着剤3が介在し
ている。この状態において、隣接するリード1の間に電
位差が生じた場合には、電界作用により陽極においてC
uがイオン化し、その後、接着剤3による接着剤層を通
して陰極に移動して析出される。即ち、Cuのイオンマ
イグレーションと云われる現象が発生する。そして、最
終的には、多量に析出されるCuにより、隣接するリー
ド同士が短絡される状態になるか、または短絡状態には
ならないまでも、これらのリード間におけるリーク電流
が増大するという状態となり、半導体装置としての動作
機能が不能になるという欠点がある。
【0009】また、この対応策の一環として、特開平3
−284868号公報による提案内容による従来例にお
いては、半導体装置のボンディング部のボンディングメ
ッキ自体からのイオンマイグレーションを防止するとい
う方法が採られてはいるが、この方法においても、リー
ド素材自体によるリードからのCuのイオンマイグレー
ションを防止することは不可能であるという欠点があ
る。
【0010】本発明の目的は、上記の欠点を解決して、
Cuイオンに起因するリード間のイオンマイグレーショ
ンを防止するとともに、リードを形成するCu自体によ
るマイグレーションをも抑制することにより、信頼性の
高いリードフレーム構造を用いた半導体装置およびその
製造方法を提供することにある。
【0011】
【課題を解決するための手段】本発明の半導体装置は、
半導体チップを封止するためのリードフレームのリード
に対して、絶縁テープ層が所定の接着剤を介して接着さ
れるテーピングリードフレーム構造を有する半導体装置
であって、前記接着剤に接するリードが、イオンマイグ
レーション防止用の保護膜により、前記リードの表面が
被覆されて形成される半導体装置において、前記保護膜
が、大気雰囲気中においてはイオン化しない金属または
前記金属の合金による金属メッキ層により形成される
とを特徴とする。
【0012】また、本発明の半導体装置は、前記金属メ
ッキ層が、金、白金、パラジウム、インジウム、クロ
ム、チタン、アンチモン、ロジウム、タンタルおよびパ
ナジウムの内の何れか1種類の金属または前記金属の合
金により形成されてもよい。
【0013】
【0014】さらに、本発明の他の発明の半導体装置の
製造方法は、半導体チップを封止するためのリードフレ
ームのリードに対して、絶縁テープ層を所定の接着剤を
介して接着してテーピングリードフレームを形成する工
程を含む半導体装置の製造方法において、前記接着剤に
接するリード表面を、大気雰囲気中においてはイオン化
しない金属または前記金属の合金による金属メッキ層に
より被覆する工程を有することを特徴としている。
【0015】
【0016】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【0017】図1(a)は、本発明の第1の実施形態に
おけるリードフレーム構造(テーピングリードフレーム
のテーピング部分)を示す部分平面図であり、図1
(b)は、当該平面図のA−B矢視に対応するリードフ
レーム構造の断面図である。図1(a)および(b)に
示されるように、当該リードフレーム構造におけるCu
を素材とする複数のリード1の表面は、大気雰囲気にお
いてはイオンマイグレーションを生じない金、白金、パ
ラジウム、インジウム、クロム、チタン、アンチモン、
ロジウム、タンタルおよびパナジウム、或はこれらの金
属を含む合金、または金属イオンが接着剤3内に移動す
ることのできないAg等による厚さ約30μm程度の金
属メッキ4により被覆されている。そして、当該金属メ
ッキ4による保護膜に接するように、リード1に対して
は接着剤3が塗布された絶縁テープ2が貼り付けられ
て、リードフレーム構造が形成されている。なお、本実
施形態においては、リード1の表面に対する金属メッキ
4は、図1(a)に示されるように、絶縁テープ2が貼
り付けられるテーピング位置に対応するリード1の表面
にのみ施されており、リード1の他の部分に対しては施
されてはいない。接着剤3は、NBRとフェノール樹脂
またはイミド樹脂との混合物であり、その厚さは約50
μm程度である。また、絶縁テープ2は、ポリイミド等
の有機絶縁物であり、その厚さは約100μmである。
【0018】このようなリードフレームテーピング方法
による製造方法を用いることによって、本実施形態にお
いては、ボンディングエリアと同時に、同一金属による
保護膜を付することことが可能になるという優れた利点
がある。即ち、ボンディングエリアを電解メッキにより
製造する工程において、同時にマスクの形状を変更する
だけで簡易に上記保護膜を形成することができる。保護
膜として用いられる金属は、上述のように、大気雰囲気
中においてはイオン化しない金、白金、パラジウム、イ
ンジウム、クロム、チタン、アンチモン、ロジウム、タ
ンタルおよびパナジウム、或はこれらの金属を含む合金
が望ましいが、ボンディングエリアとの共用ならびに同
一金属による低コスト化という観点において、Agが最
も適用し易い金属である。リード素材としてのCuと同
様に、Agはイオン化し易く、イオンマイグレーション
に対しては弱い金属ではあるが、Cuに比較して原子質
量が大きく、接着剤3による接着剤層中を移動しにくい
ために、電気的な不良障碍が発生しにくいという特徴が
ある。実際の加速評価(試験環境:140°C/85%
/500Hおよび85°C/85%/3000H)にお
いては、Agのイオンマイグレーションによる不良の発
生は皆無という結果であった。なお、テーピングするメ
ッキエリアの位置としては、ボンディングエリアと分離
するようにしてもよく、或はボンディングエリアを広め
にして、テーピング位置と兼ねるようにしてもよい。
【0019】以上説明したように、本実施形態において
は、金および白金等の金属、或は金属イオンが接着剤層
内を移動することができないAg等による金属メッキ4
の介在により、リード1の素材Cuと接着剤層との間の
直接的な接触が回避されて、Cuイオンが接着剤層に溶
出するという障碍事態の発生がなくなり、当該Cuイオ
ンの移動に起因するリード間のイオンマイグレーション
が防止される。なお、適用し易いAgを金属メッキ4と
して使用する場合においては、当該Ag自体はイオン化
し易く、イオンマイグレーションを生じ易い金属ではあ
るが、質量がCuに比較して約2倍程度と大きいため
に、接着剤層を移動しにくいという利点があり、また、
樹脂封止型半導体装置の場合には、封止用のエポキシ樹
脂中においてはイオンマイグレーションが発生しないた
めに、当該樹脂封止により、Agのイオンマイグレーシ
ョンによる障碍の発生は未然に抑止される。
【0020】次に、図2(a)は、本発明に関連する技
術のリードフレーム構造(テーピングリードフレームの
テーピング部分)を示す部分平面図であり、図2(b)
は、上記平面図のA’−B’矢視に対応するリードフレ
ーム構造の断面図である。図2(a)および(b)に示
されるように、このリードフレーム構造における複数の
リード1に対しては、コーティング樹脂5を介して接着
剤3が塗布された絶縁テープ2が貼り付けられている。
なお、本発明に関連する技術においては、コーティング
樹脂5としては、アクリル、ウレタン、シリコン樹脂、
エポキシ樹脂およびシリコンゲル樹脂等の吸湿性の少な
い樹脂が用いられている。このコーティング樹脂が用い
られる部位は、図2(a)に示されるように、絶縁テー
プ2が貼り付けられるテーピング位置に対応するリード
1の表面にのみ施されており、リード1の他の部分に対
しては施されてはいない。このコーティング樹脂5の製
造方法としては、リード1の素材に対して所定の樹脂を
約20μm程度塗布し、約200°Cにおいて2H程度
の高温保管により当該樹脂を硬化させればよい。なお、
本発明に関連する技術においては、製造工程における
「増」という問題が付加されるために、前述の第1の実
施形態に比較して汎用性という点において劣る面があ
る。
【0021】
【発明の効果】以上説明したように、本発明は、金属メ
ッキを介して、リード材としてのCuと、上記リード材
と絶縁テープとを接着する接着剤層との直接的な接触が
回避されるために、前記Cuのイオンマイグレーション
現象の発生を完全に抑制することが可能となり、これに
より、前記イオンマイグレーションに起因する隣接リー
ド間における短絡現象またはリーク電流の発生が排除さ
れ、半導体装置としての高信頼性を保持することかでき
るという効果がある。
【0022】また、半導体装置の製造方法として、高集
積化された半導体装置の製造に対処することのできる高
精度化された製造方法を実現することができるという効
果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施形態におけるリードフレー
ム構造を示す平面図および断面図である。
【図2】本発明に関連する技術におけるリードフレーム
構造を示す平面図および断面図である。
【図3】従来例におけるリードフレーム構造を示す平面
図および断面図である。
【符号の説明】
1 リード 2 絶縁テープ 3 接着剤 4 金属メッキ 5 コーティング樹脂

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体チップを封止するためのリードフ
    レームのリードに対して、絶縁テープ層が所定の接着剤
    を介して接着されるテーピングリードフレーム構造を有
    する半導体装置であって、前記接着剤に接するリード
    が、イオンマイグレーション防止用の保護膜により、
    記リードの表面が被覆されて形成される半導体装置にお
    いて、前記保護膜が、大気雰囲気中においてはイオン化しない
    金属または前記金属の合金による金属メッキ層により形
    成される ことを特徴とする半導体装置。
  2. 【請求項2】 前記金属メッキ層が、金、白金、パラジ
    ウム、インジウム、クロム、チタン、アンチモン、ロジ
    ウム、タンタルおよびパナジウムの内の何れか1種類の
    金属または前記金属の合金により形成される請求項1記
    載の半導体装置
  3. 【請求項3】 半導体チップを封止するためのリードフ
    レームのリードに対して、絶縁テープ層を所定の接着剤
    を介して接着してテーピングリードフレームを形成する
    工程を含む半導体装置の製造方法において、 前記接着剤に接するリード表面を、大気雰囲気中におい
    てはイオン化しない金属または前記金属の合金による金
    属メッキ層により被覆する工程を有することを特徴とす
    る半導体装置の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068965A (ja) 2001-08-30 2003-03-07 Hitachi Ltd 半導体装置
JP4426917B2 (ja) 2004-07-16 2010-03-03 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100584699B1 (ko) 2004-11-04 2006-05-30 삼성전자주식회사 고정 테이프를 갖는 리드 프레임

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4125441A (en) * 1978-01-30 1978-11-14 General Dynamics Corporation Isolated bump circuitry on tape utilizing electroforming
US4141782A (en) * 1978-01-30 1979-02-27 General Dynamics Corporation Bump circuits on tape utilizing chemical milling
US4715235A (en) * 1985-03-04 1987-12-29 Asahi Kasei Kogyo Kabushiki Kaisha Deformation sensitive electroconductive knitted or woven fabric and deformation sensitive electroconductive device comprising the same
US4756080A (en) * 1986-01-27 1988-07-12 American Microsystems, Inc. Metal foil semiconductor interconnection method
US5134460A (en) * 1986-08-11 1992-07-28 International Business Machines Corporation Aluminum bump, reworkable bump, and titanium nitride structure for tab bonding
US4974057A (en) * 1986-10-31 1990-11-27 Texas Instruments Incorporated Semiconductor device package with circuit board and resin
US5069626A (en) * 1987-07-01 1991-12-03 Western Digital Corporation Plated plastic castellated interconnect for electrical components
US4837184A (en) * 1988-01-04 1989-06-06 Motorola Inc. Process of making an electronic device package with peripheral carrier structure of low-cost plastic
JP2708191B2 (ja) * 1988-09-20 1998-02-04 株式会社日立製作所 半導体装置
US5276351A (en) * 1988-10-17 1994-01-04 Semiconductor Energy Laboratory Co., Ltd. Electronic device and a manufacturing method for the same
JPH0810744B2 (ja) * 1989-08-28 1996-01-31 三菱電機株式会社 半導体装置
US5049718A (en) * 1989-09-08 1991-09-17 Microelectronics And Computer Technology Corporation Method of laser bonding for gold, gold coated and gold alloy coated electrical members
US4997517A (en) * 1990-01-09 1991-03-05 Olin Corporation Multi-metal layer interconnect tape for tape automated bonding
US5173766A (en) * 1990-06-25 1992-12-22 Lsi Logic Corporation Semiconductor device package and method of making such a package
US5227232A (en) * 1991-01-23 1993-07-13 Lim Thiam B Conductive tape for semiconductor package, a lead frame without power buses for lead on chip package, and a semiconductor device with conductive tape power distribution
US5508401A (en) * 1991-02-20 1996-04-16 American Home Products Corporation Substituted dibenzo[a,d]cycloheptene NMDA antagonists
US5229329A (en) * 1991-02-28 1993-07-20 Texas Instruments, Incorporated Method of manufacturing insulated lead frame for integrated circuits
MY107849A (en) * 1991-09-09 1996-06-29 Hitachi Cable Composite lead frame and method for manufacturing the same.
US5268331A (en) * 1992-01-07 1993-12-07 Texas Instruments Incorporated Stabilizer/spacer for semiconductor device lead frames
US5343073A (en) * 1992-01-17 1994-08-30 Olin Corporation Lead frames having a chromium and zinc alloy coating
JPH0828396B2 (ja) * 1992-01-31 1996-03-21 株式会社東芝 半導体装置
JP2979880B2 (ja) * 1993-02-16 1999-11-15 日立電線株式会社 複合リードフレームおよびその製造方法
JP3230348B2 (ja) * 1993-09-06 2001-11-19 ソニー株式会社 樹脂封止型半導体装置及びその製造方法
US5608260A (en) * 1994-12-30 1997-03-04 International Business Machines Corporation Leadframe having contact pads defined by a polymer insulating film
JP2663897B2 (ja) * 1995-01-26 1997-10-15 日本電気株式会社 リードフレームおよびその製造方法
JP3064850B2 (ja) * 1995-01-27 2000-07-12 日立電線株式会社 半導体装置用リードフレーム
DE69621983T2 (de) * 1995-04-07 2002-11-21 Shinko Electric Industries Co., Ltd. Struktur und Verfahren zur Montage eines Halbleiterchips

Also Published As

Publication number Publication date
KR19980042870A (ko) 1998-08-17
JPH10163410A (ja) 1998-06-19
KR100275611B1 (ko) 2000-12-15
US6124642A (en) 2000-09-26

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