JPH09213875A - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
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- JPH09213875A JPH09213875A JP1387296A JP1387296A JPH09213875A JP H09213875 A JPH09213875 A JP H09213875A JP 1387296 A JP1387296 A JP 1387296A JP 1387296 A JP1387296 A JP 1387296A JP H09213875 A JPH09213875 A JP H09213875A
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
(57)【要約】
【課題】主素子以外に容量素子や抵抗素子が必要な樹脂
封止型半導体装置の場合に、外付け素子部品数を削減
し、電気信号の伝搬距離を短かくする。 【解決手段】容量素子２０１〜２０４の電極４０１〜４
０２を角柱状セラミック３０１〜３０３と接合して一体
化し、隙間を合成樹脂５０１，５０２で埋めてなる底板
１０を封止樹脂５Ａの底面に設けボンディング線４Ａ
１，４Ａ２で半導体チップ２Ａと容量素子とを接続す
る。
封止型半導体装置の場合に、外付け素子部品数を削減
し、電気信号の伝搬距離を短かくする。 【解決手段】容量素子２０１〜２０４の電極４０１〜４
０２を角柱状セラミック３０１〜３０３と接合して一体
化し、隙間を合成樹脂５０１，５０２で埋めてなる底板
１０を封止樹脂５Ａの底面に設けボンディング線４Ａ
１，４Ａ２で半導体チップ２Ａと容量素子とを接続す
る。
Description
【０００１】
【発明の属する技術分野】本発明は樹脂封止型半導体装
置に関し、容量素子及び又は抵抗素子を内蔵した樹脂封
止型半導体装置に関する。
置に関し、容量素子及び又は抵抗素子を内蔵した樹脂封
止型半導体装置に関する。
【０００２】
【従来の技術】この種の樹脂封止型半導体装置の第１の
従来例として特開昭５８−７９７４１号公報に記載され
たものがあるが、これは図４に示すように、封止樹脂５
の底部に電極９−１，９−２を設けた抵抗素子８を単に
設ける事により、印刷回路基板上の抵抗素子数を削減す
る手法があった。
従来例として特開昭５８−７９７４１号公報に記載され
たものがあるが、これは図４に示すように、封止樹脂５
の底部に電極９−１，９−２を設けた抵抗素子８を単に
設ける事により、印刷回路基板上の抵抗素子数を削減す
る手法があった。
【０００３】又、第２の従来例として特開昭５７−４９
２５９号公報に記載されたものがあり、これは図５に示
すように封止樹脂５内部のダイパッド１の下部に誘電体
６を置きこれを更に下から金属平板７で挟み、コンデン
サとして容量を持たせる。
２５９号公報に記載されたものがあり、これは図５に示
すように封止樹脂５内部のダイパッド１の下部に誘電体
６を置きこれを更に下から金属平板７で挟み、コンデン
サとして容量を持たせる。
【０００４】
【発明が解決しようとする課題】このような容量素子や
抵抗素子を内蔵した樹脂封止型半導体装置は、印刷回路
基板に実装して電子回路を構成する場合に印刷回路基板
上に占有面積を少なくできる。
抵抗素子を内蔵した樹脂封止型半導体装置は、印刷回路
基板に実装して電子回路を構成する場合に印刷回路基板
上に占有面積を少なくできる。
【０００５】しかし、第１の従来例では、封止樹脂底部
に設けられた抵抗素子の電極が封止樹脂内の半導体チッ
プと接続されていないので、樹脂封止型半導体装置のリ
ードと接続するためには、印刷回路基板上の配線を使用
しなければならず基板面積を占有する事になる上、信号
の伝達距離が長くなってしまうので、複雑な回路や高周
波アナログ回路を実現する上での障害となる。
に設けられた抵抗素子の電極が封止樹脂内の半導体チッ
プと接続されていないので、樹脂封止型半導体装置のリ
ードと接続するためには、印刷回路基板上の配線を使用
しなければならず基板面積を占有する事になる上、信号
の伝達距離が長くなってしまうので、複雑な回路や高周
波アナログ回路を実現する上での障害となる。
【０００６】第２の従来例でダイパッドを容量素子の一
方の電極として使用しているので雑音吸収用などの特殊
の用途以外に使用できず、複数の容量素子を設けるため
には縦積みしなければならないので、封止樹脂の厚さが
増してしまう。この場合、容量素子を独立した素子とし
て使用するのは困難であり、容量素子相互の接続を任意
に行なうのは困難である。
方の電極として使用しているので雑音吸収用などの特殊
の用途以外に使用できず、複数の容量素子を設けるため
には縦積みしなければならないので、封止樹脂の厚さが
増してしまう。この場合、容量素子を独立した素子とし
て使用するのは困難であり、容量素子相互の接続を任意
に行なうのは困難である。
【０００７】本発明の目的は上述した問題点を緩和し
て、高周波アナログ回路を実現するのに好適な複数の容
量素子及び又は抵抗素子を内蔵した樹脂封止型半導体装
置を提供することにある。
て、高周波アナログ回路を実現するのに好適な複数の容
量素子及び又は抵抗素子を内蔵した樹脂封止型半導体装
置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の樹脂封止型半導
体装置は、ダイパッドにマウントされた半導体チップ及
びリードを有する樹脂封止型半導体装置において、複数
の容量素子及び又は抵抗素子を平面上に並べて間隙を絶
縁物で埋めてなる底板をパッケージ底部に配置し、前記
半導体チップのボンディングパッド、前記容量素子及び
又は抵抗素子の電極並びに前記リードのインナーリード
部をボンディング線で接続して複合素子を構成したとい
うものである。
体装置は、ダイパッドにマウントされた半導体チップ及
びリードを有する樹脂封止型半導体装置において、複数
の容量素子及び又は抵抗素子を平面上に並べて間隙を絶
縁物で埋めてなる底板をパッケージ底部に配置し、前記
半導体チップのボンディングパッド、前記容量素子及び
又は抵抗素子の電極並びに前記リードのインナーリード
部をボンディング線で接続して複合素子を構成したとい
うものである。
【０００９】この場合、複数の容量素子及び又は抵抗素
子の電極間を角柱状セラミックで接合し、隙間を合成樹
脂で埋めた底板を構成してもよい。
子の電極間を角柱状セラミックで接合し、隙間を合成樹
脂で埋めた底板を構成してもよい。
【００１０】又、容量素子及び又は抵抗素子が棒状もし
くはπ字状をなし端部に電極を設けたものにすることが
できる。
くはπ字状をなし端部に電極を設けたものにすることが
できる。
【００１１】底板を構成する容量素子及び又は抵抗素子
の電極と半導体チップやリードとをボンディング線で接
続するのでリード数の増加を招かない。容量素子及び又
は抵抗素子を底部に２次元的に配置するのでこれらを複
数設けても半導体装置の厚さが増えない。
の電極と半導体チップやリードとをボンディング線で接
続するのでリード数の増加を招かない。容量素子及び又
は抵抗素子を底部に２次元的に配置するのでこれらを複
数設けても半導体装置の厚さが増えない。
【００１２】
【発明の実施の形態】図１（ａ）は及び（ｂ）はそれぞ
れ本発明の一実施の形態を示す側面図及び底面図、図２
は底板の斜視図、図３は回路図である。
れ本発明の一実施の形態を示す側面図及び底面図、図２
は底板の斜視図、図３は回路図である。
【００１３】ダイパッド１Ａに半導体チップ２Ａ（接合
型ＦＥＴ）がマウントされている。底板１０は、棒状の
容量素子２０１（両端に電極１０３，１０４を備えてい
る）、２０２（両端に電極４０１，１０１を備えてい
る）、２０３（両端に電極４０１，４０２を備えてい
る）及び２０４（両端に電極４０２，１０２を備えてい
る）を絶縁性の角柱状セラミック３０１，３０２，３０
３で連結し、隙間を絶縁性の合成樹脂５０１，５０２で
埋めて板状に整形されている。棒状の容量素子２０２，
２０３，２０４は一部の電極を共有して全体でπ字状を
している。角柱状セラミック３０１，３０２，３０３と
容量素子の電極とは銀ペーストなどによって接合する。
角柱状セラミック３０１，３０２，３０３の端部にメタ
ライズ層を設けておき、はんだで接合することもでき
る。なお、容量素子はチップコンデンサと同様の構造の
ものでよいが、必ずしもそれに限るわけではない。
型ＦＥＴ）がマウントされている。底板１０は、棒状の
容量素子２０１（両端に電極１０３，１０４を備えてい
る）、２０２（両端に電極４０１，１０１を備えてい
る）、２０３（両端に電極４０１，４０２を備えてい
る）及び２０４（両端に電極４０２，１０２を備えてい
る）を絶縁性の角柱状セラミック３０１，３０２，３０
３で連結し、隙間を絶縁性の合成樹脂５０１，５０２で
埋めて板状に整形されている。棒状の容量素子２０２，
２０３，２０４は一部の電極を共有して全体でπ字状を
している。角柱状セラミック３０１，３０２，３０３と
容量素子の電極とは銀ペーストなどによって接合する。
角柱状セラミック３０１，３０２，３０３の端部にメタ
ライズ層を設けておき、はんだで接合することもでき
る。なお、容量素子はチップコンデンサと同様の構造の
ものでよいが、必ずしもそれに限るわけではない。
【００１４】底板１０をダイパッド１Ａの下方に配置し
て、ＦＥＴ本体である半導体チップの図示しないソース
パッド、ドレインパッド及びゲートパッドをそれぞれボ
ンディング線により容量素子の電極４０１，１０３及び
４０２に接続する。但し、ゲートパッドと電極４０２を
それぞれボンディング線でリード３２のインナーリード
部へ接続してもよい。
て、ＦＥＴ本体である半導体チップの図示しないソース
パッド、ドレインパッド及びゲートパッドをそれぞれボ
ンディング線により容量素子の電極４０１，１０３及び
４０２に接続する。但し、ゲートパッドと電極４０２を
それぞれボンディング線でリード３２のインナーリード
部へ接続してもよい。
【００１５】電極１０１，１０４はボンディング線によ
りそれぞれ３１，３４，３３のインナーリード部へ接続
する。図１（ａ）には半導体チップのボンディングパッ
ドとリードとを接続するボンディング線を４Ａ１、容量
素子の電極とリードとを接続するボンディング線を４Ａ
２で代表させて示してある。封止樹脂５Ａは底板１０１
の表面を覆っているが、電極１０１等の側面部を覆うよ
うにしてもよい。
りそれぞれ３１，３４，３３のインナーリード部へ接続
する。図１（ａ）には半導体チップのボンディングパッ
ドとリードとを接続するボンディング線を４Ａ１、容量
素子の電極とリードとを接続するボンディング線を４Ａ
２で代表させて示してある。封止樹脂５Ａは底板１０１
の表面を覆っているが、電極１０１等の側面部を覆うよ
うにしてもよい。
【００１６】容量素子２０４は直流カット用、２０１，
２０２，２０３は整合用である。
２０２，２０３は整合用である。
【００１７】印刷配線基板に実装するには、リード３
１，３２，３３，３４及び又は容量素子の電極１０１，
４０２，１０４，１０２をランドにはんだ付けをすれば
よい。電極１０３，４０１は必要に応じてランドにはん
だ付けしてもよい。
１，３２，３３，３４及び又は容量素子の電極１０１，
４０２，１０４，１０２をランドにはんだ付けをすれば
よい。電極１０３，４０１は必要に応じてランドにはん
だ付けしてもよい。
【００１８】以上の説明から明らかなように、本実施の
形態ではリード３１，３２，３３，３４は必ずしも設け
なくてよい。容量素子の６個の電極を外部端子として用
いることができるからである。
形態ではリード３１，３２，３３，３４は必ずしも設け
なくてよい。容量素子の６個の電極を外部端子として用
いることができるからである。
【００１９】しかし、容量素子を更に１〜３個設ける場
合はリードが必要である。すなわち、容量素子を内蔵さ
せてもリードの本数は増加しない。半導体チップがＦＥ
Ｔのように簡単なものではなく、複雑なＩＣの場合、リ
ード数が多いので、容量素子を内蔵させてもリード数の
増加を招かないのは大きな利点となる。
合はリードが必要である。すなわち、容量素子を内蔵さ
せてもリードの本数は増加しない。半導体チップがＦＥ
Ｔのように簡単なものではなく、複雑なＩＣの場合、リ
ード数が多いので、容量素子を内蔵させてもリード数の
増加を招かないのは大きな利点となる。
【００２０】容量素子をパッケージ底面に一体化して設
けることにより、印刷配線基板上の外付け容量素子が削
減でき、基板面積の縮小が可能となる。容量素子を外付
けする場合は、半導体チップと容量素子との間にはボン
ディング線，リード，印刷配線板上の導電層が介在する
が、本実施例の場合は半導体チップと容量素子とはボン
ディング線のみで接続されるので電気信号の伝搬距離が
短くなる。
けることにより、印刷配線基板上の外付け容量素子が削
減でき、基板面積の縮小が可能となる。容量素子を外付
けする場合は、半導体チップと容量素子との間にはボン
ディング線，リード，印刷配線板上の導電層が介在する
が、本実施例の場合は半導体チップと容量素子とはボン
ディング線のみで接続されるので電気信号の伝搬距離が
短くなる。
【００２１】更に、本実施の形態では容量素子のみを使
用するが、実現する回路に応じて抵抗素子を使用するこ
とも可能である。又、容量素子及び又は抵抗素子の配置
や接続関係も適宜変更することが可能である。
用するが、実現する回路に応じて抵抗素子を使用するこ
とも可能である。又、容量素子及び又は抵抗素子の配置
や接続関係も適宜変更することが可能である。
【００２２】
【発明の効果】本発明の樹脂封止型半導体装置は、容量
素子及び又は抵抗素子を含む底板をパッケージと一体化
することにより、外部端子をリードと容量素子等の電極
とにすることができ、有効外部端子数が増大し、印刷配
線基板上に外付けする。容量素子及び又は抵抗素子数の
削減ができ、占有基板面積の縮小がはかれる。また電気
信号の伝搬距離が短くなるので高速動作性、高周波特性
に優れた回路が実現出来、信号ロスや外部ノイズの影響
を受けにくい半導体装置が実現出来る。
素子及び又は抵抗素子を含む底板をパッケージと一体化
することにより、外部端子をリードと容量素子等の電極
とにすることができ、有効外部端子数が増大し、印刷配
線基板上に外付けする。容量素子及び又は抵抗素子数の
削減ができ、占有基板面積の縮小がはかれる。また電気
信号の伝搬距離が短くなるので高速動作性、高周波特性
に優れた回路が実現出来、信号ロスや外部ノイズの影響
を受けにくい半導体装置が実現出来る。
【００２３】容量素子や抵抗素子をその電極を露出させ
てパッケージ底部に配置し、パッケージ内部の半導体チ
ップと電極とを接続する事によって、リード数を増やす
事無く、多様な回路へ適応可能な半導体装置が実現出来
る。
てパッケージ底部に配置し、パッケージ内部の半導体チ
ップと電極とを接続する事によって、リード数を増やす
事無く、多様な回路へ適応可能な半導体装置が実現出来
る。
【図１】本発明の一実施の形態を示す側面図（図１
（ａ））及び底面図（図１（ｂ））である。
（ａ））及び底面図（図１（ｂ））である。
【図２】図１における底板１０の斜視図である。
【図３】図１に対応する回路図である。
【図４】第１の従来例を示す平面図である。
【図５】第２の従来例を示す断面図（図５（ａ））及び
底面図（図５（ｂ））である。
底面図（図５（ｂ））である。
１，１Ａ ダイパッド ２，２Ａ 半導体チップ ３−１，３−２，３１，３２，３３，３４ リード ４，４Ａ１，４Ａ２ ボンディング線 ５，５Ａ 封止樹脂 ６ 誘電体 ７ 金属平板 １０１，１０２，１０３，１０４，４０１，４０２
容量素子の電極 ２０１，２０２，２０３，２０４ 容量素子（の本体
部） ３０１，３０２，３０３ 角柱状セラミック ５０１，５０２ 合成樹脂
容量素子の電極 ２０１，２０２，２０３，２０４ 容量素子（の本体
部） ３０１，３０２，３０３ 角柱状セラミック ５０１，５０２ 合成樹脂
Claims (3)
- 【請求項１】 ダイパッドにマウントされた半導体チッ
プ及びリードを有する樹脂封止型半導体装置において、
複数の容量素子及び又は抵抗素子を平面上に並べて間隙
を絶縁物で埋めてなる底板をパッケージ底部に配置し、
前記半導体チップのボンディングパッド、前記容量素子
及び又は抵抗素子の電極並びに前記リードのインナーリ
ード部をボンディング線で接続して複合素子を構成した
ことを特徴とする樹脂封止型半導体装置。 - 【請求項２】 複数の容量素子及び又は抵抗素子の電極
間を角柱状セラミックで接合し、隙間を合成樹脂で埋め
た底板である請求項１記載の樹脂封止型半導体装置。 - 【請求項３】 容量素子及び又は抵抗素子が棒状もしく
はπ字状をなし端部に電極が設けられている請求項１又
は２記載の樹脂封止型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1387296A JP2830816B2 (ja) | 1996-01-30 | 1996-01-30 | 樹脂封止型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1387296A JP2830816B2 (ja) | 1996-01-30 | 1996-01-30 | 樹脂封止型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213875A true JPH09213875A (ja) | 1997-08-15 |
| JP2830816B2 JP2830816B2 (ja) | 1998-12-02 |
Family
ID=11845332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1387296A Expired - Fee Related JP2830816B2 (ja) | 1996-01-30 | 1996-01-30 | 樹脂封止型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830816B2 (ja) |
-
1996
- 1996-01-30 JP JP1387296A patent/JP2830816B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2830816B2 (ja) | 1998-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980825 |
|
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