JP3810867B2 - マイクロ波半導体集積回路、及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はマイクロ波半導体集積回路、及びその製造方法に関し、特にマイクロ波線路間のアイソレーションを高めた回路構造、及びその製造方法に関するものである。
【０００２】
【従来の技術】
図１８は本願出願人が先に出願している、特開平６−１２５２０８号公報で示された技術を用いて構成された、高アイソレーションマイクロ波半導体集積回路（高アイソレーションＭＩＣ；Microwave Integrated Circuit）の一例を示す平面図であり、伝送線路が基板に埋め込まれた、埋め込み線路構造となっているのが特徴である。また、図１９は、上記図１８のＢ−Ｂ’線に沿った断面図である。これら図において、１０は、例えば、ＧａＡｓやＩｎＰからなる半導体基板、１０ａは半導体基板１０の表面に、後述する伝送線路１７が形成される領域に形成された凹部である。この凹部１０ａ内にはその底面部と側面部を覆うようにして断面略Ｕ字形の導体板７が設けられ、該導体板７の底面部分には誘電体９が設けられている。また、この誘電体９の上にはマイクロストリップ線路８が形成されている。
【０００３】
以上のようにして、半導体基板１０の凹部１０ａ内に、誘電体９を挟んで配置された、導体板７とマイクロストリップ線路８とを有する伝送線路１７が設けられている。
【０００４】
また、１はマイクロストリップ線路８の一端側に設けられた入力端子パッド部、２はマイクロストリップ線路８の他端側に設けられた出力端子パッド部、３は上記半導体基板１０表面に設けられたＦＥＴ、４は上記入力端子１が接続されたマイクロストリップ線路８の他端と接続する上記ＦＥＴ３のゲート引き出し電極、５は上記出力端子２が接続されたマイクロストリップ線路８の他端と接続する上記ＦＥＴ３のドレイン引き出し電極、６は上記ＦＥＴ３のソース引き出し電極である。実際には、上記ＦＥＴ３が形成されている基板面と凹部１０ａ底面に埋設されたマイクロストリップ線路８との間には段差があるため、ＦＥＴ３のゲート引き出し電極４，ドレイン引き出し電極５はそれぞれ金ワイヤ１５９を用いて、マイクロストリップ線路８と接続されている。
【０００５】
以上のように、半導体基板１０の凹部１０ａ内に形成された伝送線路１７は、マイクロストリップ線路８に対して導体板７が側面部に存在する構造となっていることにより、電磁波の横方向の漏洩が抑制されるという効果があり、複数の線路を近接して設けてもクロストークが生じにくく、高いアイソレーションを有する構造となっている。
【０００６】
【発明が解決しようとする課題】
従来のマイクロ波半導体集積回路は以上のように構成されており、伝送線路を基板表面の凹部に設け、該凹部内に伝送線路を配置することで、電磁波の横方向の漏洩を抑制することができるものであるが、基板凹部底面の配線と基板表面に形成されたＦＥＴ等の素子の引き出し電極とを接続する際に段差があるために加工が難しく、さらに、すでにＦＥＴ等の素子が形成された基板に後に伝送線路のための凹部等を形成することになるために、既存の素子にダメージが加わり信頼性が低下するという問題点がある。また、このような基板埋め込み型の伝送線路を、ＦＥＴ等の素子が形成された半導体基板の表面に形成する場合、基板凹部や配線層の形成時のエッチングにおいて用いるマスクを露光により作製する際に、面内にかなりの段差が生じているため露光焦点が部分的に変化したりして精度の良い加工が困難であるという問題がある。
【０００７】
この発明は上記のような問題点を解消するためになされたもので、簡単な製造プロセスで精度の高い加工を行うことができ、また、既存の素子へのダメージが少ないマイクロ波半導体集積回路、及びそれに適した製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明の請求項１に係るマイクロ波半導体集積回路は、その一方の表面に形成された凹部内に伝送線路を有する配線側基板と、その一方の表面に形成された能動素子を有する素子側基板と、上記配線側基板の伝送線路と、上記素子側基板に形成された能動素子の電極とを電気的に接続する金属バンプとを備え、上記金属バンプは、その周囲側面に絶縁層を有するものであり、上記配線側基板に形成された凹部の幅とほぼ等しい大きさの直径を有するものとし、上記凹部内に嵌挿して上記伝送線路と電気的に接続するようにしたものである。
【００１３】
また、この発明の請求項２に係るマイクロ波半導体集積回路は、その一方の表面に形成された凹部内に伝送線路を有する配線側基板と、その一方の表面に形成された能動素子を有する素子側基板と、上記配線側基板の伝送線路と、上記素子側基板に形成された能動素子の電極とを電気的に接続する金属バンプとを備え、上記金属バンプは、その周囲側面に絶縁層を有するものであり、上記素子側基板に形成された能動素子の電極の幅とほぼ等しい大きさの直径の金属部分を有するものとしたものである。
【００１７】
また、この発明の請求項３に係るマイクロ波半導体集積回路の製造方法は、能動素子が形成された素子側基板と、伝送線路が形成された配線側基板とを備え、上記配線側基板の伝送線路と、上記素子側基板に形成された能動素子の電極とを金属バンプを用いて電気的に接続してなるマイクロ波半導体集積回路を製造する方法であって、下地基板上全面に接着剤を塗布し、その表面に導体を有する複数の分割基板を、それぞれ該下地基板上の平面上の所定の場所に配置するとともに、分割基板間の凹部に、導体を配置する工程と、上記導体が配置された分割基板間の凹部に、誘電体，マイクロストリップ線路となる配線層を順次積層して接着することにより上記配線側基板を作製する工程とを備えたものである。
【００１９】
【発明の実施の形態】
実施の形態１．
図１は本実施の形態１によるマイクロ波半導体集積回路の構成を示す斜視図であり、図に示すように、伝送線路１７が形成された配線側基板５０の上に、ＦＥＴ３が形成された素子側基板６０を対向させて配置し、これら基板５０，６０間を金バンプ３０によって電気的に接続された構造となっている。上記配線側基板５０は、図５に示すように、例えば、厚さ１００μｍ程度のＧａＡｓ基板を用いて構成され、伝送線路１７が形成される領域に沿って深さ２０〜５０μｍ程度の配線用凹部５２を有し、該配線用凹部５２を含んで基板全面に厚さ数μｍの導体板５１が設けられている。そして上記配線用凹部５２内の底部には、ポリイミド等からなる誘電体５３を介して入力側マイクロストリップ線路５４，出力側マイクロストリップ線路５５が設けられており、このマイクロストリップ線路５４，５５と上記誘電体５３，導体板５１によって上記伝送線路１７を構成するものとなっている。そして上記入力側マイクロストリップ線路５４の一方の端部には入力端子パッド部５４ａが形成され、その他方の端部にはゲート電極パッド部５４ｂが形成されている。同様にして上記出力側マイクロストリップ線路５５の一方の端部にはドレイン電極パッド部５５ｂが形成され、その他方の端部には出力端子パッド部５５ａが形成されている。
【００２０】
さらに、配線側基板５０には、ソース電極パッド部が配置される領域にソース電極凹部５６が設けられ、該ソース電極凹部５６内には導体板５１が設けられるとともに、その底部には上記配線用凹部５２と同様に誘電体５３を介して、上記入力側マイクロストリップ線路５４，出力側マイクロストリップ線路５５を構成する材料と同じ材料からなるソース電極パッド層５７が設けられている。本来ソース電極は導体板５１と接続していればよいので、上記ソース電極凹部５６内に導体板５１を直接形成すればよいが、このような構成にすると、配線側基板５０と素子側基板６０とを金バンプ３０で接続した際に段差が生じ、金バンプ３０の高さを調整する等の修正工程が必要となり、製造工程が複雑化することになる。しかるに上述のように、ソース電極凹部５６内においても誘電体５３を介してソース電極パッド層５７を設けるようにすることにより、製造工程を増大することなく容易に段差合わせを行うことができる。
【００２１】
また、上記素子側基板６０は、図６に示すように、例えば、厚さ１００μｍ程度のＧａＡｓ基板からなり、その一方側の表面にＦＥＴ３を有し、該ＦＥＴ３のゲート引き出し電極４，ドレイン引き出し電極５，ソース引き出し電極６が所定の位置に配置されるとともに、該素子側基板６０の周縁部近傍には入力端子６１，出力端子６２が配置されている。また、この素子側基板６０の他方側の表面には、図７に示すように、全面に導体板７１が形成されており、上記ＦＥＴ３のゲート引き出し電極４，ドレイン引き出し電極５，入力端子６１，出力端子６２が配置されている位置に対応する位置にそれぞれ、パッド部７２ｂ，７３ｂ，７２ａ，７３ａが設けられ、これらパッド部７２ｂ，７３ｂ，７２ａ，７３ａと上記導体板７１とは環状の隙間７４によって電気的に分離されている。さらに、上記ゲート引き出し電極４，ソース引き出し電極６，入力端子６１，出力端子６２とパッド部７２ｂ，７３ｂ，７２ａ，７３ａとは素子側基板６０に形成されたバイアホール３１内にメッキによって形成された導体３２（図３，４参照）によって電気的に接続されている。また、上記ソース引き出し電極６は図４に示されるように、素子側基板５０に形成されたバイアホール３１内にメッキによって形成された導体３２を用いて導体板７１に直接接続されている。
【００２２】
図３、及び図４はそれぞれ図１のＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面を示す図であり、配線側基板５０と素子側基板６０とが、それぞれの導体板５１，７１が形成された面同士を対向するようにして配置され、素子側基板６０のパッド部７２ａ，パッド部７２ｂ，導体板７１，パッド部７３ｂ，パッド部７３ａと、配線側基板５０の入力端子パッド部５４ａ，ゲート電極パッド部５４ｂ，ソース電極パッド層５７，ドレイン電極パッド部５５ｂ，出力端子パッド部５５ａとが金バンプ３０で電気的に接続されている。上記配線側基板５０と素子側基板６０との間の隙間は、約５μｍである。また、図２は上記図１に示した、マイクロ波半導体集積回路の等価回路図を示す。
【００２３】
上記金バンプ３０は図８に示すように、その高さｈ、直径ｄ共に、数百μｍ程度の円柱形のものであり、図８(b) に示すように、その内部まで金によって充填されたものとなっている。
【００２４】
次に以上のような構成を有するマイクロ波半導体集積回路の製造方法について説明する。ＦＥＴ３等の素子が一方側にすでに形成された、ＧａＡｓ等からなる半導体基板に対して、素子形成面から裏面に抜ける孔を、ＦＥＴ３のゲート引き出し電極４，ドレイン引き出し電極５，入力端子６１，出力端子６２が配置されている位置にそれぞれ設け、各孔の内面をメッキすることでバイアホール３１を形成する。次に上記バイアホール３１を形成した基板の裏面にメッキ等の方法を用いて導電体７１を形成して基板全面を覆う。ただし、ＦＥＴ３のドレイン引き出し電極５、及びゲート引き出し電極４の領域に形成されたバイアホール３１の裏面開口部には、金バンプ３０の直径ｄよりも少し大きい径を有する環状の隙間７４が形成されるようにする。以上のようにして図７に示すような構成を有する素子側基板６０を得ることができる。
【００２５】
そして、従来と同じ方法を用いて、ＧａＡｓ等の基板にエッチング等により配線用凹部５２を形成し、基板全面に導体板５１を設けた後、上記配線用凹部５２底面に誘電体５３を介して入力側マイクロストリップ線路５４，出力側マイクロストリップ線路５５を形成することで得られた配線側基板５０と、上記素子側基板６０とを、図９に示すように、それぞれの導体板７１，５１と対向させ、素子側基板６０のパッド部７２ａ，パッド部７２ｂ，導体板７１，パッド部７３ｂ，パッド部７３ａと、配線側基板５０の入力端子パッド部５４ａ，ゲート電極パッド部５４ｂ，ソース電極パッド層５７，ドレイン電極パッド部５５ｂ，出力端子パッド部５５ａとの間にそれぞれ金バンプ３０を配置し、配線側基板５０と素子側基板６０とをピン等を用いて狭持する、もしくは金バンプ３０の上下面に導電性の接着を塗布する等によって、上記素子側基板６０のパッド部７２ａ，パッド部７２ｂ，導体板７１，パッド部７３ｂ，パッド部７３ａと、配線側基板５０の入力端子パッド部５４ａ，ゲート電極パッド部５４ｂ，ソース電極パッド層５７，ドレイン電極パッド部５５ｂ，出力端子パッド部５５ａとを上記金バンプ３０を介して電気的に接続する。
【００２６】
このように本実施の形態１によれば、ＦＥＴ３等の素子を形成した素子側基板６０と、埋め込み型の伝送線路１７が形成された配線側基板５０とを金バンプ３０を用いて、必要な箇所を電気的に接続してマイクロ波半導体集積回路を構成するようにしたので、伝送線路１７とＦＥＴ３等の素子の引き出し電極とを接続するのに、従来のように段差による影響を受けることなく容易に接続することができ、また、すでに形成されているＦＥＴ等の素子にダメージが加わることがなく、回路の信頼性の低下を招くことがない。さらに、素子と伝送線路とを別々の基板に形成する構成としたために、基板凹部や配線層の形成時のエッチングにおいて用いるマスクを作製する際の露光時に、基板面内に段差がないため露光焦点を容易に合わせることが可能である。
【００２７】
また、伝送線路が形成された配線用基板５０の配線用凹部５２上方に素子側基板６０の導体板７１が近接して配置されているために、見かけ上、入力側マイクロストリップ線路５４，出力側マイクロストリップ線路５５の周囲が導体によって囲まれるような構成となり、従って、電磁波の横方向の漏洩のみならず、上方向への漏れも抑制することができ、高いアイソレーションを有する伝送線路が得られる。
【００２８】
実施の形態２．
次に本発明の実施の形態２によるマイクロ波半導体集積回路について説明する。本実施の形態２では、図１に示した実施の形態１の構成と比べて、素子側基板である半導体基板がフリップチップ型である点、及び素子側基板と配線側基板とを接続するためのバンプに、図１１に示すように、金線１１１の側面に絶縁膜１１２を有する金バンプ１１０を用いるようにした点が異なっている。
【００２９】
すなわち、図１０において、１００はその一方の基板表面１００ａにＦＥＴ等の素子が形成されたフリップチップであり、１０１はフリップチップのソース電極端子であり、該フリップチップ１００には同様にドレイン電極，ゲート電極についてもそれぞれ端子が形成されているものとする。ｗは埋め込み線路である、マイクロストリップ線路の上記金バンプ１１０と当接する部分の配線用凹部底面の幅を示し、図１１に示す配線用凹部底面のｗと、金バンプ１１０の直径ｄ’とがほぼ等しい大きさとなるように設計されている。
【００３０】
以上のような構成を有するマイクロ波半導体集積回路を製造するには、図１２に示すように、フリップチップ型の半導体基板１００のＦＥＴ３等の素子が形成された一方の基板表面１０１ａを、導体板５１が形成された配線側基板５０と向かい合わせにし、それぞれ必要箇所（ここではソース電極部のみを示す）に、その側面を絶縁した金バンプ１１０をはさんで圧着することにより得られる。
【００３１】
このように本実施の形態２によれば、配線側基板５０の配線用凹部底面の幅ｗと、その側面に絶縁膜１１２を有する金バンプ１１０の直径ｄ’とをほぼ同じ大きさになるように設計し、配線用凹部に金バンプ１１０を嵌挿するように構成することにより、配線用凹部の底面に配置されたストリップ線路１０２と金線１１１とのアライメント合わせを容易に行うことができ、フリップチップ型の素子側基板１００と配線側基板５０とからなるマイクロ波半導体集積回路の製造時の電気的接続を簡単に行うことができ、アライメントずれによる短絡を防止することができる。
【００３２】
実施の形態３．
次に本発明の実施の形態３によるマイクロ波半導体集積回路について説明する。本実施の形態３では、図１に示した実施の形態１の構成において、上記実施の形態２で用いた金バンプと同じ構成の金バンプを用いるようにしたものである。
【００３３】
すなわち、図１３において、１３０は、素子側基板６０と配線側基板５０とを積層した際に、素子側基板６０の出力端子６２が設けられた位置に相当する、配線側基板５０の位置に設けられた出力端子パッド部であり、配線側基板５０の配線用凹部内に配置された幅ｗの絶縁体１３２を介して配置されている。また、１３１は素子側基板６０の出力端子パッド部であり、その幅ｌが上記絶縁膜１１２を有する金バンプ１１０の直径とほぼ同じ大きさとなるように設計されている。
【００３４】
以上のような構成を有するマイクロ波半導体集積回路を製造するには、図１４に示すように、ＦＥＴ３等の素子が形成された素子側基板６０の導体板７１が形成された面を、導体板５１が形成された配線側基板５０の面と向かい合わせにし、それぞれ必要箇所（ここでは出力パッド部のみ示す）に、その側面を絶縁した金バンプ１１０をはさんで圧着することにより得られる。
【００３５】
このように本実施の形態３によれば、配線側基板５０の配線用凹部底面の幅ｗと、その側面に絶縁膜１１２を有する金バンプ１１０の直径ｄ’とがほぼ同じ大きさになるように設計するとともに、素子側基板６０の出力端子パッド部１３１の幅を上記金バンプ１１０の直径ｄ’とほぼ同じ大きさになるように設計するようにしたので、配線用凹部の底面に配置された出力端子パッド部１３０と金線１１１とのアライメント合わせを容易に行うことができるとともに、素子側基板６０の出力端子パッド部１３１とのアライメント合わせを容易に行うことができ、素子側基板１００と配線側基板５０からなるマイクロ波半導体集積回路の製造時の電気的接続を容易に行うことができ、アライメントずれによる短絡を防止することができる。
【００３６】
実施の形態４．
次に本発明の実施の形態４によるマイクロ波半導体集積回路について説明する。本実施の形態４では、図１に示した実施の形態１の構成において、配線側基板５０の下方にさらに受動回路となる配線用基板１５２を設けて多層配線構造とした点が特徴である。
【００３７】
すなわち、図１５において、１５０は配線側基板５０に設けられたバイアホールであり、配線用基板５０の表面に設けられた導体板５１と裏面に設けられた導体板１５１とを接続している。また、１５２は、例えば、ＧａＡｓ等を用いて構成された配線用基板であり、その一方側の表面には全面に導体板１５３が形成され、配線用凹部１５６の底面部には誘電体１５４を介してマイクロストリップ線路１５５が形成されるとともに、誘電体１５７を介して金バンプ３０と接続するためのパッド部１５８が設けられている。上記金バンプ３０は上記配線用基板５０と上記配線用基板１５２との間に配置され、上記パッド部１５８と導体板１５１とを電気的に接続している。
【００３８】
このように本実施の形態４によれば、配線側基板５０の両面に導体板５１，１５１を設け、バイアホール１５０を用いてこれら導体板５１，１５１を電気的に接続し、伝送線路を有する配線用基板１５２と上記配線用基板５０とを金バンプ３０を用いて電気的に接続するようにしたから、配線用基板を多層配線構造とすることができ、回路設計の自由度の拡大を図ることができ、また、同じ配線長でも多層化した分、チップを小型化することができる。
【００３９】
実施の形態５．
次に本発明の実施の形態５によるマイクロ波半導体集積回路について説明する。本実施の形態５では、配線用基板を作成するにあたり、従来のエッチング等のウエハプロセス技術に代えて、部品組立方式によって配線用基板を作成するようにした点が特徴である。
【００４０】
すなわち、例えば、図３に示した構成を有する配線用基板５０を形成する場合には、図１６に示すように、ＧａＡｓ等からなる下地基板５０ａの表面全面に接着剤を塗布して、所定場所に、その表面に導体板５１ａ，５１ｃ，５１ｅ，５１ｇ，５１ｉを有するＧａＡｓ等からなる分割基板５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０ｆをそれぞれ接着するとともに、凹部となる場所に導体板５１ｂ，５１ｄ，５１ｆ，５１ｈを接着する。そして、上記導体板５１ｂ，５１ｄ，５１ｆ，５１ｈの上に、誘電体５３を介してマイクロストリップ線路５４，５５（５５ａを含む）を接着剤を用いて張り付ける。
【００４１】
以上のようにして、各部品を下地基板５０ａに組み付けていくことにより、所望とする伝送線路を有する配線用基板を得ることができる。上記下地基板５０ａの表面全面に塗布する接着剤として導電性のものを使用することにより、張り合わされた分割基板の導体板５１ａ，５１ｃ，５１ｅ，５１ｇ，５１ｉと誘電体５３の下方に設けられた導体板５１ｂ，５１ｄ，５１ｆ，５１ｈとの電気的接続を確実なものとすることができる。また、誘電体５３を張り付ける際の接着剤に導電性のものを使用することでも同様の効果を期待することができるが、誘電体５３の上に配置するマイクロストリップ線路５４，５５（５５ａを含む）を張り付ける際に、上記導電性の接着剤が上方に流れて上記マイクロストリップ線路５４，５５（５５ａを含む）に付着しないように注意する必要がある。
【００４２】
このように本実施の形態５によれば、下地基板５０ａの表面全面に接着剤を塗布して、分割基板５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０ｆをそれぞれ接着するとともに、凹部となる場所に導体板５１ｂ，５１ｄ，５１ｆ，５１ｈを接着し、上記導体板５１ｂ，５１ｄ，５１ｆ，５１ｈの上に、誘電体５３を介してマイクロストリップ線路５４，５５（５５ａを含む）を接着剤を用いて張り付けることで配線用基板を構成するようにしたので、従来のようにウエハプロセスを用いる必要がなく機械的に製造できるようになり、埋め込み型の伝送線路を簡単に製造することができる。
【００４３】
実施の形態６．
次に本発明の実施の形態６によるマイクロ波半導体集積回路について説明する。本実施の形態６では、側面を絶縁した構造を有する金バンプ１１０を容易に作成することを特徴としたものである。
【００４４】
すなわち、図１７に示すように、金線１１１を例えば、ビニール，ナイロン等を製造するための雰囲気中に導いて、該雰囲気中での滞在時間を調整する等によって所定の厚みを有する有機絶縁膜で上記金線１１１の周囲を均一に被覆して金線１１１の周囲側面に絶縁膜１１２を形成し、得られた金バンプ１１０をその周囲から中心部に向けて応力を印加するタイプのカッター等を用いて切り口にバリが発生しないようにして所定の長さとなるように切断することにより、複数の、側面に絶縁膜１１２を有する金バンプ１１０を得ることができる。
【００４５】
なお、上記各実施の形態では、配線用基板にＧａＡｓ等からなる誘電体を用いるようにしたが、誘電体に代えて金等の導体を用いるようにしてもよく、この場合、配線基板からの放熱効果が高まるという利点が得られる。
【００４６】
また、上記実施の形態２で用いた金属バンプ１１０を他の実施の形態で用いた金属バンプに代えて用いることができることは言うまでもない。
【００４７】
また、上記実施の形態４で示した多層配線構造を他の実施の形態において適用するようにしてもよい。
【００５２】
【発明の効果】
以上のように、本発明の請求項１に係るマイクロ波半導体集積回路によれば、その一方の表面に形成された凹部内に伝送線路を有する配線側基板と、その一方の表面に形成された能動素子を有する素子側基板と、上記配線側基板の伝送線路と、上記素子側基板に形成された能動素子の電極とを電気的に接続する金属バンプとを備え、上記金属バンプは、その周囲側面に絶縁層を有するものであり、上記配線側基板に形成された凹部の幅とほぼ等しい大きさの直径を有するものとし、上記凹部内に嵌挿して上記伝送線路と電気的に接続するようにしたので、配線用の凹部の底面に配置されたマイクロストリップ線路と金属バンプとのアライメント合わせを容易に行うことができ、アライメントずれによる短絡を防止することができるという効果がある。
【００５３】
また、この発明の請求項２に係るマイクロ波半導体集積回路によれば、その一方の表面に形成された凹部内に伝送線路を有する配線側基板と、その一方の表面に形成された能動素子を有する素子側基板と、上記配線側基板の伝送線路と、上記素子側基板に形成された能動素子の電極とを電気的に接続する金属バンプとを備え、上記金属バンプは、その周囲側面に絶縁層を有するものであり、上記素子側基板に形成された能動素子の電極の幅とほぼ等しい大きさの直径の金属部分を有するものとしたので、配線用の凹部の底面に配置されたマイクロストリップ線路と金属バンプとのアライメント合わせを容易に行うことができるとともに、素子側基板の端子部とのアライメント合わせも容易に行うことができ、アライメントずれによる短絡をより確実に防止することができるという効果がある。
【００５７】
また、この発明の請求項３に係るマイクロ波半導体集積回路の製造方法によれば、能動素子が形成された素子側基板と、伝送線路が形成された配線側基板とを備え、上記配線側基板の伝送線路と、上記素子側基板に形成された能動素子の電極とを金属バンプを用いて電気的に接続してなるマイクロ波半導体集積回路を製造する際に、下地基板上全面に接着剤を塗布し、その表面に導体を有する複数の分割基板を、それぞれ該下地基板上の平面上の所定の場所に配置するとともに、分割基板間の凹部に、導体を配置する工程と、上記導体が配置された分割基板間の凹部に、誘電体，マイクロストリップ線路となる配線層を順次積層して接着することにより上記配線側基板を作製するようにしたので、従来のようにウエハプロセスを用いる必要なく機械的に埋め込み型の伝送線路を有する配線側基板を得ることができ、製造設備が簡単になり、その結果、製造コストを低減することができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるマイクロ波半導体集積回路の構成を示す透視斜視図である。
【図２】 上記実施の形態１によるマイクロ波半導体集積回路の等価回路図である。
【図３】 上記実施の形態１によるマイクロ波半導体集積回路のＢ−Ｂ‘線に沿った側面断面図である。
【図４】 上記実施の形態１によるマイクロ波半導体集積回路のＡ−Ａ‘線に沿った側面断面図である。
【図５】 上記実施の形態１によるマイクロ波半導体集積回路の配線側基板の平面図である。
【図６】 上記実施の形態１によるマイクロ波半導体集積回路のＦＥＴが形成された側の平面図である。
【図７】 上記実施の形態１によるマイクロ波半導体集積回路の導体板が形成された側の平面図である。
【図８】 上記実施の形態１によるマイクロ波半導体集積回路で用いられる金属バンプの構成を示す図である。
【図９】 上記実施の形態１によるマイクロ波半導体集積回路の製造方法を説明するための図である。
【図１０】 本発明の実施の形態２によるマイクロ波半導体集積回路の構成を示す側面断面図である。
【図１１】 上記実施の形態２によるマイクロ波半導体集積回路で用いられる金属バンプの構成を示す図である。
【図１２】 上記実施の形態２によるマイクロ波半導体集積回路の製造方法を説明するための図である。
【図１３】 本発明の実施の形態３によるマイクロ波半導体集積回路の構成を示す側面断面図である。
【図１４】 上記実施の形態３によるマイクロ波半導体集積回路の製造方法を説明するための図である。
【図１５】 本発明の実施の形態４によるマイクロ波半導体集積回路の構成を示す側面断面図である。
【図１６】 本発明の実施の形態５によるマイクロ波半導体集積回路の製造方法を説明するための図である。
【図１７】 本発明の実施の形態６によるマイクロ波半導体集積回路の製造方法による金属バンプの製造方法を説明するための図である。
【図１８】 従来の埋め込み線路を用いたマイクロ波半導体集積回路の構成を示す平面図である。
【図１９】 上記従来の埋め込み線路を用いたマイクロ波半導体集積回路のＢ−Ｂ‘線に沿った側面断面図である。
【符号の説明】
３ ＦＥＴ、４ ゲート引き出し電極、５ ドレイン引き出し電極、６ ソース引き出し電極、１７ 伝送線路、３０ 金バンプ、３１ バイアホール、３２バイアホール内の導体、５０ 配線側基板、５１ 導体板、５２ 配線用凹部、５３ 誘電体、５４ 入力側マイクロストリップ線路、５４ａ 入力端子パッド部、５４ｂ ゲート電極パッド部、５５ 出力側マイクロストリップ線路、５５ａ 出力端子パッド部、５５ｂ ドレイン電極パッド部、５６ ソース電極凹部、５７ ソース電極パッド層、６０ 素子側基板、６１ 入力端子、６２ 出力端子、７１ 導体板、７２ａ，７２ｂ，７３ａ，７３ｂ パッド部、７４ 環状の隙間、１００ フリップチップ、１０１ ソース電極端子、１０２ ストリップ線路、１１０ 側面に絶縁層を有する金バンプ、１１１ 金バンプ、１１２絶縁膜、１３０ 出力端子パッド部、１３１ 出力端子パッド部、１３２ 絶縁体、１５０ バイアホール、１５１ 導体板、 １５２ 配線用基板、１５３導体板、１５４ 誘電体、１５５ マイクロストリップ線路、１５６ 配線用凹部、１５７ 誘電体、１５８ パッド部、１５９ 金ワイヤ。
【発明の属する技術分野】
この発明はマイクロ波半導体集積回路、及びその製造方法に関し、特にマイクロ波線路間のアイソレーションを高めた回路構造、及びその製造方法に関するものである。
【０００２】
【従来の技術】
図１８は本願出願人が先に出願している、特開平６−１２５２０８号公報で示された技術を用いて構成された、高アイソレーションマイクロ波半導体集積回路（高アイソレーションＭＩＣ；Microwave Integrated Circuit）の一例を示す平面図であり、伝送線路が基板に埋め込まれた、埋め込み線路構造となっているのが特徴である。また、図１９は、上記図１８のＢ−Ｂ’線に沿った断面図である。これら図において、１０は、例えば、ＧａＡｓやＩｎＰからなる半導体基板、１０ａは半導体基板１０の表面に、後述する伝送線路１７が形成される領域に形成された凹部である。この凹部１０ａ内にはその底面部と側面部を覆うようにして断面略Ｕ字形の導体板７が設けられ、該導体板７の底面部分には誘電体９が設けられている。また、この誘電体９の上にはマイクロストリップ線路８が形成されている。
【０００３】
以上のようにして、半導体基板１０の凹部１０ａ内に、誘電体９を挟んで配置された、導体板７とマイクロストリップ線路８とを有する伝送線路１７が設けられている。
【０００４】
また、１はマイクロストリップ線路８の一端側に設けられた入力端子パッド部、２はマイクロストリップ線路８の他端側に設けられた出力端子パッド部、３は上記半導体基板１０表面に設けられたＦＥＴ、４は上記入力端子１が接続されたマイクロストリップ線路８の他端と接続する上記ＦＥＴ３のゲート引き出し電極、５は上記出力端子２が接続されたマイクロストリップ線路８の他端と接続する上記ＦＥＴ３のドレイン引き出し電極、６は上記ＦＥＴ３のソース引き出し電極である。実際には、上記ＦＥＴ３が形成されている基板面と凹部１０ａ底面に埋設されたマイクロストリップ線路８との間には段差があるため、ＦＥＴ３のゲート引き出し電極４，ドレイン引き出し電極５はそれぞれ金ワイヤ１５９を用いて、マイクロストリップ線路８と接続されている。
【０００５】
以上のように、半導体基板１０の凹部１０ａ内に形成された伝送線路１７は、マイクロストリップ線路８に対して導体板７が側面部に存在する構造となっていることにより、電磁波の横方向の漏洩が抑制されるという効果があり、複数の線路を近接して設けてもクロストークが生じにくく、高いアイソレーションを有する構造となっている。
【０００６】
【発明が解決しようとする課題】
従来のマイクロ波半導体集積回路は以上のように構成されており、伝送線路を基板表面の凹部に設け、該凹部内に伝送線路を配置することで、電磁波の横方向の漏洩を抑制することができるものであるが、基板凹部底面の配線と基板表面に形成されたＦＥＴ等の素子の引き出し電極とを接続する際に段差があるために加工が難しく、さらに、すでにＦＥＴ等の素子が形成された基板に後に伝送線路のための凹部等を形成することになるために、既存の素子にダメージが加わり信頼性が低下するという問題点がある。また、このような基板埋め込み型の伝送線路を、ＦＥＴ等の素子が形成された半導体基板の表面に形成する場合、基板凹部や配線層の形成時のエッチングにおいて用いるマスクを露光により作製する際に、面内にかなりの段差が生じているため露光焦点が部分的に変化したりして精度の良い加工が困難であるという問題がある。
【０００７】
この発明は上記のような問題点を解消するためになされたもので、簡単な製造プロセスで精度の高い加工を行うことができ、また、既存の素子へのダメージが少ないマイクロ波半導体集積回路、及びそれに適した製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明の請求項１に係るマイクロ波半導体集積回路は、その一方の表面に形成された凹部内に伝送線路を有する配線側基板と、その一方の表面に形成された能動素子を有する素子側基板と、上記配線側基板の伝送線路と、上記素子側基板に形成された能動素子の電極とを電気的に接続する金属バンプとを備え、上記金属バンプは、その周囲側面に絶縁層を有するものであり、上記配線側基板に形成された凹部の幅とほぼ等しい大きさの直径を有するものとし、上記凹部内に嵌挿して上記伝送線路と電気的に接続するようにしたものである。
【００１３】
また、この発明の請求項２に係るマイクロ波半導体集積回路は、その一方の表面に形成された凹部内に伝送線路を有する配線側基板と、その一方の表面に形成された能動素子を有する素子側基板と、上記配線側基板の伝送線路と、上記素子側基板に形成された能動素子の電極とを電気的に接続する金属バンプとを備え、上記金属バンプは、その周囲側面に絶縁層を有するものであり、上記素子側基板に形成された能動素子の電極の幅とほぼ等しい大きさの直径の金属部分を有するものとしたものである。
【００１７】
また、この発明の請求項３に係るマイクロ波半導体集積回路の製造方法は、能動素子が形成された素子側基板と、伝送線路が形成された配線側基板とを備え、上記配線側基板の伝送線路と、上記素子側基板に形成された能動素子の電極とを金属バンプを用いて電気的に接続してなるマイクロ波半導体集積回路を製造する方法であって、下地基板上全面に接着剤を塗布し、その表面に導体を有する複数の分割基板を、それぞれ該下地基板上の平面上の所定の場所に配置するとともに、分割基板間の凹部に、導体を配置する工程と、上記導体が配置された分割基板間の凹部に、誘電体，マイクロストリップ線路となる配線層を順次積層して接着することにより上記配線側基板を作製する工程とを備えたものである。
【００１９】
【発明の実施の形態】
実施の形態１．
図１は本実施の形態１によるマイクロ波半導体集積回路の構成を示す斜視図であり、図に示すように、伝送線路１７が形成された配線側基板５０の上に、ＦＥＴ３が形成された素子側基板６０を対向させて配置し、これら基板５０，６０間を金バンプ３０によって電気的に接続された構造となっている。上記配線側基板５０は、図５に示すように、例えば、厚さ１００μｍ程度のＧａＡｓ基板を用いて構成され、伝送線路１７が形成される領域に沿って深さ２０〜５０μｍ程度の配線用凹部５２を有し、該配線用凹部５２を含んで基板全面に厚さ数μｍの導体板５１が設けられている。そして上記配線用凹部５２内の底部には、ポリイミド等からなる誘電体５３を介して入力側マイクロストリップ線路５４，出力側マイクロストリップ線路５５が設けられており、このマイクロストリップ線路５４，５５と上記誘電体５３，導体板５１によって上記伝送線路１７を構成するものとなっている。そして上記入力側マイクロストリップ線路５４の一方の端部には入力端子パッド部５４ａが形成され、その他方の端部にはゲート電極パッド部５４ｂが形成されている。同様にして上記出力側マイクロストリップ線路５５の一方の端部にはドレイン電極パッド部５５ｂが形成され、その他方の端部には出力端子パッド部５５ａが形成されている。
【００２０】
さらに、配線側基板５０には、ソース電極パッド部が配置される領域にソース電極凹部５６が設けられ、該ソース電極凹部５６内には導体板５１が設けられるとともに、その底部には上記配線用凹部５２と同様に誘電体５３を介して、上記入力側マイクロストリップ線路５４，出力側マイクロストリップ線路５５を構成する材料と同じ材料からなるソース電極パッド層５７が設けられている。本来ソース電極は導体板５１と接続していればよいので、上記ソース電極凹部５６内に導体板５１を直接形成すればよいが、このような構成にすると、配線側基板５０と素子側基板６０とを金バンプ３０で接続した際に段差が生じ、金バンプ３０の高さを調整する等の修正工程が必要となり、製造工程が複雑化することになる。しかるに上述のように、ソース電極凹部５６内においても誘電体５３を介してソース電極パッド層５７を設けるようにすることにより、製造工程を増大することなく容易に段差合わせを行うことができる。
【００２１】
また、上記素子側基板６０は、図６に示すように、例えば、厚さ１００μｍ程度のＧａＡｓ基板からなり、その一方側の表面にＦＥＴ３を有し、該ＦＥＴ３のゲート引き出し電極４，ドレイン引き出し電極５，ソース引き出し電極６が所定の位置に配置されるとともに、該素子側基板６０の周縁部近傍には入力端子６１，出力端子６２が配置されている。また、この素子側基板６０の他方側の表面には、図７に示すように、全面に導体板７１が形成されており、上記ＦＥＴ３のゲート引き出し電極４，ドレイン引き出し電極５，入力端子６１，出力端子６２が配置されている位置に対応する位置にそれぞれ、パッド部７２ｂ，７３ｂ，７２ａ，７３ａが設けられ、これらパッド部７２ｂ，７３ｂ，７２ａ，７３ａと上記導体板７１とは環状の隙間７４によって電気的に分離されている。さらに、上記ゲート引き出し電極４，ソース引き出し電極６，入力端子６１，出力端子６２とパッド部７２ｂ，７３ｂ，７２ａ，７３ａとは素子側基板６０に形成されたバイアホール３１内にメッキによって形成された導体３２（図３，４参照）によって電気的に接続されている。また、上記ソース引き出し電極６は図４に示されるように、素子側基板５０に形成されたバイアホール３１内にメッキによって形成された導体３２を用いて導体板７１に直接接続されている。
【００２２】
図３、及び図４はそれぞれ図１のＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面を示す図であり、配線側基板５０と素子側基板６０とが、それぞれの導体板５１，７１が形成された面同士を対向するようにして配置され、素子側基板６０のパッド部７２ａ，パッド部７２ｂ，導体板７１，パッド部７３ｂ，パッド部７３ａと、配線側基板５０の入力端子パッド部５４ａ，ゲート電極パッド部５４ｂ，ソース電極パッド層５７，ドレイン電極パッド部５５ｂ，出力端子パッド部５５ａとが金バンプ３０で電気的に接続されている。上記配線側基板５０と素子側基板６０との間の隙間は、約５μｍである。また、図２は上記図１に示した、マイクロ波半導体集積回路の等価回路図を示す。
【００２３】
上記金バンプ３０は図８に示すように、その高さｈ、直径ｄ共に、数百μｍ程度の円柱形のものであり、図８(b) に示すように、その内部まで金によって充填されたものとなっている。
【００２４】
次に以上のような構成を有するマイクロ波半導体集積回路の製造方法について説明する。ＦＥＴ３等の素子が一方側にすでに形成された、ＧａＡｓ等からなる半導体基板に対して、素子形成面から裏面に抜ける孔を、ＦＥＴ３のゲート引き出し電極４，ドレイン引き出し電極５，入力端子６１，出力端子６２が配置されている位置にそれぞれ設け、各孔の内面をメッキすることでバイアホール３１を形成する。次に上記バイアホール３１を形成した基板の裏面にメッキ等の方法を用いて導電体７１を形成して基板全面を覆う。ただし、ＦＥＴ３のドレイン引き出し電極５、及びゲート引き出し電極４の領域に形成されたバイアホール３１の裏面開口部には、金バンプ３０の直径ｄよりも少し大きい径を有する環状の隙間７４が形成されるようにする。以上のようにして図７に示すような構成を有する素子側基板６０を得ることができる。
【００２５】
そして、従来と同じ方法を用いて、ＧａＡｓ等の基板にエッチング等により配線用凹部５２を形成し、基板全面に導体板５１を設けた後、上記配線用凹部５２底面に誘電体５３を介して入力側マイクロストリップ線路５４，出力側マイクロストリップ線路５５を形成することで得られた配線側基板５０と、上記素子側基板６０とを、図９に示すように、それぞれの導体板７１，５１と対向させ、素子側基板６０のパッド部７２ａ，パッド部７２ｂ，導体板７１，パッド部７３ｂ，パッド部７３ａと、配線側基板５０の入力端子パッド部５４ａ，ゲート電極パッド部５４ｂ，ソース電極パッド層５７，ドレイン電極パッド部５５ｂ，出力端子パッド部５５ａとの間にそれぞれ金バンプ３０を配置し、配線側基板５０と素子側基板６０とをピン等を用いて狭持する、もしくは金バンプ３０の上下面に導電性の接着を塗布する等によって、上記素子側基板６０のパッド部７２ａ，パッド部７２ｂ，導体板７１，パッド部７３ｂ，パッド部７３ａと、配線側基板５０の入力端子パッド部５４ａ，ゲート電極パッド部５４ｂ，ソース電極パッド層５７，ドレイン電極パッド部５５ｂ，出力端子パッド部５５ａとを上記金バンプ３０を介して電気的に接続する。
【００２６】
このように本実施の形態１によれば、ＦＥＴ３等の素子を形成した素子側基板６０と、埋め込み型の伝送線路１７が形成された配線側基板５０とを金バンプ３０を用いて、必要な箇所を電気的に接続してマイクロ波半導体集積回路を構成するようにしたので、伝送線路１７とＦＥＴ３等の素子の引き出し電極とを接続するのに、従来のように段差による影響を受けることなく容易に接続することができ、また、すでに形成されているＦＥＴ等の素子にダメージが加わることがなく、回路の信頼性の低下を招くことがない。さらに、素子と伝送線路とを別々の基板に形成する構成としたために、基板凹部や配線層の形成時のエッチングにおいて用いるマスクを作製する際の露光時に、基板面内に段差がないため露光焦点を容易に合わせることが可能である。
【００２７】
また、伝送線路が形成された配線用基板５０の配線用凹部５２上方に素子側基板６０の導体板７１が近接して配置されているために、見かけ上、入力側マイクロストリップ線路５４，出力側マイクロストリップ線路５５の周囲が導体によって囲まれるような構成となり、従って、電磁波の横方向の漏洩のみならず、上方向への漏れも抑制することができ、高いアイソレーションを有する伝送線路が得られる。
【００２８】
実施の形態２．
次に本発明の実施の形態２によるマイクロ波半導体集積回路について説明する。本実施の形態２では、図１に示した実施の形態１の構成と比べて、素子側基板である半導体基板がフリップチップ型である点、及び素子側基板と配線側基板とを接続するためのバンプに、図１１に示すように、金線１１１の側面に絶縁膜１１２を有する金バンプ１１０を用いるようにした点が異なっている。
【００２９】
すなわち、図１０において、１００はその一方の基板表面１００ａにＦＥＴ等の素子が形成されたフリップチップであり、１０１はフリップチップのソース電極端子であり、該フリップチップ１００には同様にドレイン電極，ゲート電極についてもそれぞれ端子が形成されているものとする。ｗは埋め込み線路である、マイクロストリップ線路の上記金バンプ１１０と当接する部分の配線用凹部底面の幅を示し、図１１に示す配線用凹部底面のｗと、金バンプ１１０の直径ｄ’とがほぼ等しい大きさとなるように設計されている。
【００３０】
以上のような構成を有するマイクロ波半導体集積回路を製造するには、図１２に示すように、フリップチップ型の半導体基板１００のＦＥＴ３等の素子が形成された一方の基板表面１０１ａを、導体板５１が形成された配線側基板５０と向かい合わせにし、それぞれ必要箇所（ここではソース電極部のみを示す）に、その側面を絶縁した金バンプ１１０をはさんで圧着することにより得られる。
【００３１】
このように本実施の形態２によれば、配線側基板５０の配線用凹部底面の幅ｗと、その側面に絶縁膜１１２を有する金バンプ１１０の直径ｄ’とをほぼ同じ大きさになるように設計し、配線用凹部に金バンプ１１０を嵌挿するように構成することにより、配線用凹部の底面に配置されたストリップ線路１０２と金線１１１とのアライメント合わせを容易に行うことができ、フリップチップ型の素子側基板１００と配線側基板５０とからなるマイクロ波半導体集積回路の製造時の電気的接続を簡単に行うことができ、アライメントずれによる短絡を防止することができる。
【００３２】
実施の形態３．
次に本発明の実施の形態３によるマイクロ波半導体集積回路について説明する。本実施の形態３では、図１に示した実施の形態１の構成において、上記実施の形態２で用いた金バンプと同じ構成の金バンプを用いるようにしたものである。
【００３３】
すなわち、図１３において、１３０は、素子側基板６０と配線側基板５０とを積層した際に、素子側基板６０の出力端子６２が設けられた位置に相当する、配線側基板５０の位置に設けられた出力端子パッド部であり、配線側基板５０の配線用凹部内に配置された幅ｗの絶縁体１３２を介して配置されている。また、１３１は素子側基板６０の出力端子パッド部であり、その幅ｌが上記絶縁膜１１２を有する金バンプ１１０の直径とほぼ同じ大きさとなるように設計されている。
【００３４】
以上のような構成を有するマイクロ波半導体集積回路を製造するには、図１４に示すように、ＦＥＴ３等の素子が形成された素子側基板６０の導体板７１が形成された面を、導体板５１が形成された配線側基板５０の面と向かい合わせにし、それぞれ必要箇所（ここでは出力パッド部のみ示す）に、その側面を絶縁した金バンプ１１０をはさんで圧着することにより得られる。
【００３５】
このように本実施の形態３によれば、配線側基板５０の配線用凹部底面の幅ｗと、その側面に絶縁膜１１２を有する金バンプ１１０の直径ｄ’とがほぼ同じ大きさになるように設計するとともに、素子側基板６０の出力端子パッド部１３１の幅を上記金バンプ１１０の直径ｄ’とほぼ同じ大きさになるように設計するようにしたので、配線用凹部の底面に配置された出力端子パッド部１３０と金線１１１とのアライメント合わせを容易に行うことができるとともに、素子側基板６０の出力端子パッド部１３１とのアライメント合わせを容易に行うことができ、素子側基板１００と配線側基板５０からなるマイクロ波半導体集積回路の製造時の電気的接続を容易に行うことができ、アライメントずれによる短絡を防止することができる。
【００３６】
実施の形態４．
次に本発明の実施の形態４によるマイクロ波半導体集積回路について説明する。本実施の形態４では、図１に示した実施の形態１の構成において、配線側基板５０の下方にさらに受動回路となる配線用基板１５２を設けて多層配線構造とした点が特徴である。
【００３７】
すなわち、図１５において、１５０は配線側基板５０に設けられたバイアホールであり、配線用基板５０の表面に設けられた導体板５１と裏面に設けられた導体板１５１とを接続している。また、１５２は、例えば、ＧａＡｓ等を用いて構成された配線用基板であり、その一方側の表面には全面に導体板１５３が形成され、配線用凹部１５６の底面部には誘電体１５４を介してマイクロストリップ線路１５５が形成されるとともに、誘電体１５７を介して金バンプ３０と接続するためのパッド部１５８が設けられている。上記金バンプ３０は上記配線用基板５０と上記配線用基板１５２との間に配置され、上記パッド部１５８と導体板１５１とを電気的に接続している。
【００３８】
このように本実施の形態４によれば、配線側基板５０の両面に導体板５１，１５１を設け、バイアホール１５０を用いてこれら導体板５１，１５１を電気的に接続し、伝送線路を有する配線用基板１５２と上記配線用基板５０とを金バンプ３０を用いて電気的に接続するようにしたから、配線用基板を多層配線構造とすることができ、回路設計の自由度の拡大を図ることができ、また、同じ配線長でも多層化した分、チップを小型化することができる。
【００３９】
実施の形態５．
次に本発明の実施の形態５によるマイクロ波半導体集積回路について説明する。本実施の形態５では、配線用基板を作成するにあたり、従来のエッチング等のウエハプロセス技術に代えて、部品組立方式によって配線用基板を作成するようにした点が特徴である。
【００４０】
すなわち、例えば、図３に示した構成を有する配線用基板５０を形成する場合には、図１６に示すように、ＧａＡｓ等からなる下地基板５０ａの表面全面に接着剤を塗布して、所定場所に、その表面に導体板５１ａ，５１ｃ，５１ｅ，５１ｇ，５１ｉを有するＧａＡｓ等からなる分割基板５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０ｆをそれぞれ接着するとともに、凹部となる場所に導体板５１ｂ，５１ｄ，５１ｆ，５１ｈを接着する。そして、上記導体板５１ｂ，５１ｄ，５１ｆ，５１ｈの上に、誘電体５３を介してマイクロストリップ線路５４，５５（５５ａを含む）を接着剤を用いて張り付ける。
【００４１】
以上のようにして、各部品を下地基板５０ａに組み付けていくことにより、所望とする伝送線路を有する配線用基板を得ることができる。上記下地基板５０ａの表面全面に塗布する接着剤として導電性のものを使用することにより、張り合わされた分割基板の導体板５１ａ，５１ｃ，５１ｅ，５１ｇ，５１ｉと誘電体５３の下方に設けられた導体板５１ｂ，５１ｄ，５１ｆ，５１ｈとの電気的接続を確実なものとすることができる。また、誘電体５３を張り付ける際の接着剤に導電性のものを使用することでも同様の効果を期待することができるが、誘電体５３の上に配置するマイクロストリップ線路５４，５５（５５ａを含む）を張り付ける際に、上記導電性の接着剤が上方に流れて上記マイクロストリップ線路５４，５５（５５ａを含む）に付着しないように注意する必要がある。
【００４２】
このように本実施の形態５によれば、下地基板５０ａの表面全面に接着剤を塗布して、分割基板５０ｂ，５０ｃ，５０ｄ，５０ｅ，５０ｆをそれぞれ接着するとともに、凹部となる場所に導体板５１ｂ，５１ｄ，５１ｆ，５１ｈを接着し、上記導体板５１ｂ，５１ｄ，５１ｆ，５１ｈの上に、誘電体５３を介してマイクロストリップ線路５４，５５（５５ａを含む）を接着剤を用いて張り付けることで配線用基板を構成するようにしたので、従来のようにウエハプロセスを用いる必要がなく機械的に製造できるようになり、埋め込み型の伝送線路を簡単に製造することができる。
【００４３】
実施の形態６．
次に本発明の実施の形態６によるマイクロ波半導体集積回路について説明する。本実施の形態６では、側面を絶縁した構造を有する金バンプ１１０を容易に作成することを特徴としたものである。
【００４４】
すなわち、図１７に示すように、金線１１１を例えば、ビニール，ナイロン等を製造するための雰囲気中に導いて、該雰囲気中での滞在時間を調整する等によって所定の厚みを有する有機絶縁膜で上記金線１１１の周囲を均一に被覆して金線１１１の周囲側面に絶縁膜１１２を形成し、得られた金バンプ１１０をその周囲から中心部に向けて応力を印加するタイプのカッター等を用いて切り口にバリが発生しないようにして所定の長さとなるように切断することにより、複数の、側面に絶縁膜１１２を有する金バンプ１１０を得ることができる。
【００４５】
なお、上記各実施の形態では、配線用基板にＧａＡｓ等からなる誘電体を用いるようにしたが、誘電体に代えて金等の導体を用いるようにしてもよく、この場合、配線基板からの放熱効果が高まるという利点が得られる。
【００４６】
また、上記実施の形態２で用いた金属バンプ１１０を他の実施の形態で用いた金属バンプに代えて用いることができることは言うまでもない。
【００４７】
また、上記実施の形態４で示した多層配線構造を他の実施の形態において適用するようにしてもよい。
【００５２】
【発明の効果】
以上のように、本発明の請求項１に係るマイクロ波半導体集積回路によれば、その一方の表面に形成された凹部内に伝送線路を有する配線側基板と、その一方の表面に形成された能動素子を有する素子側基板と、上記配線側基板の伝送線路と、上記素子側基板に形成された能動素子の電極とを電気的に接続する金属バンプとを備え、上記金属バンプは、その周囲側面に絶縁層を有するものであり、上記配線側基板に形成された凹部の幅とほぼ等しい大きさの直径を有するものとし、上記凹部内に嵌挿して上記伝送線路と電気的に接続するようにしたので、配線用の凹部の底面に配置されたマイクロストリップ線路と金属バンプとのアライメント合わせを容易に行うことができ、アライメントずれによる短絡を防止することができるという効果がある。
【００５３】
また、この発明の請求項２に係るマイクロ波半導体集積回路によれば、その一方の表面に形成された凹部内に伝送線路を有する配線側基板と、その一方の表面に形成された能動素子を有する素子側基板と、上記配線側基板の伝送線路と、上記素子側基板に形成された能動素子の電極とを電気的に接続する金属バンプとを備え、上記金属バンプは、その周囲側面に絶縁層を有するものであり、上記素子側基板に形成された能動素子の電極の幅とほぼ等しい大きさの直径の金属部分を有するものとしたので、配線用の凹部の底面に配置されたマイクロストリップ線路と金属バンプとのアライメント合わせを容易に行うことができるとともに、素子側基板の端子部とのアライメント合わせも容易に行うことができ、アライメントずれによる短絡をより確実に防止することができるという効果がある。
【００５７】
また、この発明の請求項３に係るマイクロ波半導体集積回路の製造方法によれば、能動素子が形成された素子側基板と、伝送線路が形成された配線側基板とを備え、上記配線側基板の伝送線路と、上記素子側基板に形成された能動素子の電極とを金属バンプを用いて電気的に接続してなるマイクロ波半導体集積回路を製造する際に、下地基板上全面に接着剤を塗布し、その表面に導体を有する複数の分割基板を、それぞれ該下地基板上の平面上の所定の場所に配置するとともに、分割基板間の凹部に、導体を配置する工程と、上記導体が配置された分割基板間の凹部に、誘電体，マイクロストリップ線路となる配線層を順次積層して接着することにより上記配線側基板を作製するようにしたので、従来のようにウエハプロセスを用いる必要なく機械的に埋め込み型の伝送線路を有する配線側基板を得ることができ、製造設備が簡単になり、その結果、製造コストを低減することができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるマイクロ波半導体集積回路の構成を示す透視斜視図である。
【図２】 上記実施の形態１によるマイクロ波半導体集積回路の等価回路図である。
【図３】 上記実施の形態１によるマイクロ波半導体集積回路のＢ−Ｂ‘線に沿った側面断面図である。
【図４】 上記実施の形態１によるマイクロ波半導体集積回路のＡ−Ａ‘線に沿った側面断面図である。
【図５】 上記実施の形態１によるマイクロ波半導体集積回路の配線側基板の平面図である。
【図６】 上記実施の形態１によるマイクロ波半導体集積回路のＦＥＴが形成された側の平面図である。
【図７】 上記実施の形態１によるマイクロ波半導体集積回路の導体板が形成された側の平面図である。
【図８】 上記実施の形態１によるマイクロ波半導体集積回路で用いられる金属バンプの構成を示す図である。
【図９】 上記実施の形態１によるマイクロ波半導体集積回路の製造方法を説明するための図である。
【図１０】 本発明の実施の形態２によるマイクロ波半導体集積回路の構成を示す側面断面図である。
【図１１】 上記実施の形態２によるマイクロ波半導体集積回路で用いられる金属バンプの構成を示す図である。
【図１２】 上記実施の形態２によるマイクロ波半導体集積回路の製造方法を説明するための図である。
【図１３】 本発明の実施の形態３によるマイクロ波半導体集積回路の構成を示す側面断面図である。
【図１４】 上記実施の形態３によるマイクロ波半導体集積回路の製造方法を説明するための図である。
【図１５】 本発明の実施の形態４によるマイクロ波半導体集積回路の構成を示す側面断面図である。
【図１６】 本発明の実施の形態５によるマイクロ波半導体集積回路の製造方法を説明するための図である。
【図１７】 本発明の実施の形態６によるマイクロ波半導体集積回路の製造方法による金属バンプの製造方法を説明するための図である。
【図１８】 従来の埋め込み線路を用いたマイクロ波半導体集積回路の構成を示す平面図である。
【図１９】 上記従来の埋め込み線路を用いたマイクロ波半導体集積回路のＢ−Ｂ‘線に沿った側面断面図である。
【符号の説明】
３ ＦＥＴ、４ ゲート引き出し電極、５ ドレイン引き出し電極、６ ソース引き出し電極、１７ 伝送線路、３０ 金バンプ、３１ バイアホール、３２バイアホール内の導体、５０ 配線側基板、５１ 導体板、５２ 配線用凹部、５３ 誘電体、５４ 入力側マイクロストリップ線路、５４ａ 入力端子パッド部、５４ｂ ゲート電極パッド部、５５ 出力側マイクロストリップ線路、５５ａ 出力端子パッド部、５５ｂ ドレイン電極パッド部、５６ ソース電極凹部、５７ ソース電極パッド層、６０ 素子側基板、６１ 入力端子、６２ 出力端子、７１ 導体板、７２ａ，７２ｂ，７３ａ，７３ｂ パッド部、７４ 環状の隙間、１００ フリップチップ、１０１ ソース電極端子、１０２ ストリップ線路、１１０ 側面に絶縁層を有する金バンプ、１１１ 金バンプ、１１２絶縁膜、１３０ 出力端子パッド部、１３１ 出力端子パッド部、１３２ 絶縁体、１５０ バイアホール、１５１ 導体板、 １５２ 配線用基板、１５３導体板、１５４ 誘電体、１５５ マイクロストリップ線路、１５６ 配線用凹部、１５７ 誘電体、１５８ パッド部、１５９ 金ワイヤ。
Claims (3)
- その一方の表面に形成された凹部内に伝送線路を有する配線側基板と、
その一方の表面に形成された能動素子を有する素子側基板と、
上記配線側基板の伝送線路と、上記素子側基板に形成された能動素子の電極とを電気的に接続する金属バンプとを備え、
上記金属バンプは、その周囲側面に絶縁層を有するものであり、上記配線側基板に形成された凹部の幅とほぼ等しい大きさの直径を有し、上記凹部内に嵌挿されて上記伝送線路と電気的に接続されるものであることを特徴とするマイクロ波半導体集積回路。 - その一方の表面に形成された凹部内に伝送線路を有する配線側基板と、
その一方の表面に形成された能動素子を有する素子側基板と、
上記配線側基板の伝送線路と、上記素子側基板に形成された能動素子の電極とを電気的に接続する金属バンプとを備え、
上記金属バンプは、その周囲側面に絶縁層を有するものであり、上記素子側基板に形成された能動素子の電極の幅とほぼ等しい大きさの直径の金属部分を有することを特徴とするマイクロ波半導体集積回路。 - 能動素子が形成された素子側基板と、伝送線路が形成された配線側基板とを備え、上記配線側基板の伝送線路と、上記素子側基板に形成された能動素子の電極とを金属バンプを用いて電気的に接続してなるマイクロ波半導体集積回路を製造する方法であって、
下地基板上全面に接着剤を塗布し、その表面に導体を有する複数の分割基板を、それぞれ該下地基板上の平面上の所定の場所に配置するとともに、分割基板間の凹部に、導体を配置する工程と、
上記導体が配置された分割基板間の凹部に、誘電体，マイクロストリップ線路となる配線層を順次積層して接着することにより上記配線側基板を作製する工程とを備えたことを特徴とするマイクロ波半導体集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23286696A JP3810867B2 (ja) | 1996-09-03 | 1996-09-03 | マイクロ波半導体集積回路、及びその製造方法 |
| US08/795,790 US5932926A (en) | 1996-09-03 | 1997-02-05 | Microwave semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23286696A JP3810867B2 (ja) | 1996-09-03 | 1996-09-03 | マイクロ波半導体集積回路、及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079450A JPH1079450A (ja) | 1998-03-24 |
| JP3810867B2 true JP3810867B2 (ja) | 2006-08-16 |
Family
ID=16946059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23286696A Expired - Fee Related JP3810867B2 (ja) | 1996-09-03 | 1996-09-03 | マイクロ波半導体集積回路、及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5932926A (ja) |
| JP (1) | JP3810867B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057600A (en) * | 1997-11-27 | 2000-05-02 | Kyocera Corporation | Structure for mounting a high-frequency package |
| US6507110B1 (en) | 2000-03-08 | 2003-01-14 | Teledyne Technologies Incorporated | Microwave device and method for making same |
| US6649975B2 (en) * | 2000-11-16 | 2003-11-18 | Silicon Semiconductor Corporation | Vertical power devices having trench-based electrodes therein |
| US6933603B2 (en) * | 2002-07-11 | 2005-08-23 | Teledyne Technologies Incorporated | Multi-substrate layer semiconductor packages and method for making same |
| US7030470B1 (en) * | 2004-05-11 | 2006-04-18 | Sun Microsystems, Inc. | Using chip lamination to couple an integrated circuit with a microstrip transmission line |
| US7656236B2 (en) | 2007-05-15 | 2010-02-02 | Teledyne Wireless, Llc | Noise canceling technique for frequency synthesizer |
| JP2009200119A (ja) * | 2008-02-19 | 2009-09-03 | Hitachi Kokusai Electric Inc | 高周波モジュール |
| US8179045B2 (en) | 2008-04-22 | 2012-05-15 | Teledyne Wireless, Llc | Slow wave structure having offset projections comprised of a metal-dielectric composite stack |
| US9202660B2 (en) | 2013-03-13 | 2015-12-01 | Teledyne Wireless, Llc | Asymmetrical slow wave structures to eliminate backward wave oscillations in wideband traveling wave tubes |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138436A (en) * | 1990-11-16 | 1992-08-11 | Ball Corporation | Interconnect package having means for waveguide transmission of rf signals |
| JPH06125208A (ja) * | 1992-10-09 | 1994-05-06 | Mitsubishi Electric Corp | マイクロ波集積回路およびその製造方法 |
| US5608263A (en) * | 1994-09-06 | 1997-03-04 | The Regents Of The University Of Michigan | Micromachined self packaged circuits for high-frequency applications |
-
1996
- 1996-09-03 JP JP23286696A patent/JP3810867B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-05 US US08/795,790 patent/US5932926A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5932926A (en) | 1999-08-03 |
| JPH1079450A (ja) | 1998-03-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040708 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050805 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060525 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |