JPH1079450A - マイクロ波半導体集積回路、及びその製造方法 - Google Patents

マイクロ波半導体集積回路、及びその製造方法

Info

Publication number
JPH1079450A
JPH1079450A JP8232866A JP23286696A JPH1079450A JP H1079450 A JPH1079450 A JP H1079450A JP 8232866 A JP8232866 A JP 8232866A JP 23286696 A JP23286696 A JP 23286696A JP H1079450 A JPH1079450 A JP H1079450A
Authority
JP
Japan
Prior art keywords
substrate
wiring
side substrate
integrated circuit
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8232866A
Other languages
English (en)
Other versions
JP3810867B2 (ja
Inventor
Takanari Maruyama
隆也 丸山
Takahide Ishikawa
高英 石川
Noriyuki Yano
憲之 谷野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP23286696A priority Critical patent/JP3810867B2/ja
Priority to US08/795,790 priority patent/US5932926A/en
Publication of JPH1079450A publication Critical patent/JPH1079450A/ja
Application granted granted Critical
Publication of JP3810867B2 publication Critical patent/JP3810867B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1903—Structure including wave guides

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】 【課題】 基板埋め込み型の伝送線路を有するマイクロ
波半導体集積回路において、基板上に形成される能動素
子とマイクロストリップラインとを接続する際の段差を
軽減すること。 【解決手段】 ＦＥＴ３等の素子を形成した素子側基板
６０と、埋め込み型の伝送線路が形成された配線側基板
５０とを金バンプ３０を用いて、必要な箇所を電気的に
接続してマイクロ波半導体集積回路を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はマイクロ波半導体
集積回路、及びその製造方法に関し、特にマイクロ波線
路間のアイソレーションを高めた回路構造、及びその製
造方法に関するものである。
【０００２】
【従来の技術】図１８は本願出願人が先に出願してい
る、特開平６−１２５２０８号公報で示された技術を用
いて構成された、高アイソレーションマイクロ波半導体
集積回路（高アイソレーションＭＩＣ；Microwave Inte
grated Circuit）の一例を示す平面図であり、伝送線路
が基板に埋め込まれた、埋め込み線路構造となっている
のが特徴である。また、図１９は、上記図１８のＢ−
Ｂ’線に沿った断面図である。これら図において、１０
は、例えば、ＧａＡｓやＩｎＰからなる半導体基板、１
０ａは半導体基板１０の表面に、後述する伝送線路１７
が形成される領域に形成された凹部である。この凹部１
０ａ内にはその底面部と側面部を覆うようにして断面略
Ｕ字形の導体板７が設けられ、該導体板７の底面部分に
は誘電体９が設けられている。また、この誘電体９の上
にはマイクロストリップ線路８が形成されている。
【０００３】以上のようにして、半導体基板１０の凹部
１０ａ内に、誘電体９を挟んで配置された、導体板７と
マイクロストリップ線路８とを有する伝送線路１７が設
けられている。
【０００４】また、１はマイクロストリップ線路８の一
端側に設けられた入力端子パッド部、２はマイクロスト
リップ線路８の他端側に設けられた出力端子パッド部、
３は上記半導体基板１０表面に設けられたＦＥＴ、４は
上記入力端子１が接続されたマイクロストリップ線路８
の他端と接続する上記ＦＥＴ３のゲート引き出し電極、
５は上記出力端子２が接続されたマイクロストリップ線
路８の他端と接続する上記ＦＥＴ３のドレイン引き出し
電極、６は上記ＦＥＴ３のソース引き出し電極である。
実際には、上記ＦＥＴ３が形成されている基板面と凹部
１０ａ底面に埋設されたマイクロストリップ線路８との
間には段差があるため、ＦＥＴ３のゲート引き出し電極
４，ドレイン引き出し電極５はそれぞれ金ワイヤ１５９
を用いて、マイクロストリップ線路８と接続されてい
る。
【０００５】以上のように、半導体基板１０の凹部１０
ａ内に形成された伝送線路１７は、マイクロストリップ
線路８に対して導体板７が側面部に存在する構造となっ
ていることにより、電磁波の横方向の漏洩が抑制される
という効果があり、複数の線路を近接して設けてもクロ
ストークが生じにくく、高いアイソレーションを有する
構造となっている。
【０００６】
【発明が解決しようとする課題】従来のマイクロ波半導
体集積回路は以上のように構成されており、伝送線路を
基板表面の凹部に設け、該凹部内に伝送線路を配置する
ことで、電磁波の横方向の漏洩を抑制することができる
ものであるが、基板凹部底面の配線と基板表面に形成さ
れたＦＥＴ等の素子の引き出し電極とを接続する際に段
差があるために加工が難しく、さらに、すでにＦＥＴ等
の素子が形成された基板に後に伝送線路のための凹部等
を形成することになるために、既存の素子にダメージが
加わり信頼性が低下するという問題点がある。また、こ
のような基板埋め込み型の伝送線路を、ＦＥＴ等の素子
が形成された半導体基板の表面に形成する場合、基板凹
部や配線層の形成時のエッチングにおいて用いるマスク
を露光により作製する際に、面内にかなりの段差が生じ
ているため露光焦点が部分的に変化したりして精度の良
い加工が困難であるという問題がある。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、簡単な製造プロセスで精度の高
い加工を行うことができ、また、既存の素子へのダメー
ジが少ないマイクロ波半導体集積回路、及びそれに適し
た製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明の請求項１に係
るマイクロ波半導体集積回路は、その一方の表面に形成
された凹部内に伝送線路を有する配線側基板と、その一
方の表面に形成された能動素子を有する素子側基板と、
上記配線側基板の伝送線路と、上記素子側基板に形成さ
れた能動素子の電極とを電気的に接続する金属バンプと
を備えたものである。
【０００９】また、この発明の請求項２に係るマイクロ
波半導体集積回路は、上記請求項１記載のマイクロ波半
導体集積回路において、上記素子側基板を、上記能動素
子が形成された基板面と反対側の基板面に形成された導
体を有するとともに、上記能動素子の電極を上記導体が
形成された側の基板面に導くバイアホールを有するもの
とし、上記配線側基板を、上記伝送線路が形成された基
板面全面に形成された導体を有するものとし、さらに、
上記金属バンプを、上記素子側基板、及び配線側基板の
上記導体が形成された側の面同士を対向させて配置した
状態で、上記配線側基板の伝送線路と上記素子側基板の
バイアホールとを電気的に接続することで、上記配線側
基板の伝送線路と、上記素子側基板に形成された能動素
子の電極とを電気的に接続するものとしたものである。
【００１０】また、この発明の請求項３に係るマイクロ
波半導体集積回路は、上記請求項１記載のマイクロ波半
導体集積回路において、上記配線側基板を、上記伝送線
路が形成された基板面全面に形成された導体を有するも
のとし、上記金属バンプを、上記素子側基板の能動素子
が形成された面と、上記配線側基板の上記導体が形成さ
れた側の面をそれぞれ対向させて配置した状態で、上記
配線側基板の伝送線路と上記素子側基板に形成された能
動素子の電極とを電気的に接続するものとしたものであ
る。
【００１１】また、この発明の請求項４に係るマイクロ
波半導体集積回路は、上記請求項１記載のマイクロ波半
導体集積回路において、上記金属バンプを、その周囲側
面に絶縁層を有するものとしたものである。
【００１２】また、この発明の請求項５に係るマイクロ
波半導体集積回路は、上記請求項４記載のマイクロ波半
導体集積回路において、上記絶縁層を有する金属バンプ
を、上記配線側基板に形成された凹部の幅とほぼ等しい
大きさの直径を有するものとし、上記凹部内に嵌挿して
上記伝送線路と電気的に接続するようにしたものであ
る。
【００１３】また、この発明の請求項６に係るマイクロ
波半導体集積回路は、上記請求項４記載のマイクロ波半
導体集積回路において、上記絶縁層を有する金属バンプ
を、上記素子側基板に形成された能動素子の電極の幅と
ほぼ等しい大きさの直径の金属部分を有するものとした
ものである。
【００１４】また、この発明の請求項７に係るマイクロ
波半導体集積回路は、上記請求項１記載のマイクロ波半
導体集積回路において、上記配線用基板の伝送線路が形
成された基板面と反対側の基板面全面に導体を設け、上
記配線用基板の両側面の導体をバイアホールを用いて電
気的に接続することにより構成された第１の配線側基板
と、上記第１の配線用基板の、伝送線路が形成された基
板面と反対側の基板面全面に形成された導体と金属バン
プを介して電気的に接続される伝送線路を備えた第２の
配線用基板を備えたものである。
【００１５】また、この発明の請求項８に係るマイクロ
波半導体集積回路は、上記請求項１記載のマイクロ波半
導体集積回路において、上記配線用基板を、下地基板上
に、その表面に導体を有する複数の分割基板を所定の場
所に配置し、分割基板間の凹部に、導体，誘電体，マイ
クロストリップ線路となる配線層を順次積層して接着す
ることにより構成したものである。
【００１６】また、この発明の請求項９に係るマイクロ
波半導体集積回路は、上記請求項１記載のマイクロ波半
導体集積回路において、上記配線用基板を、金属導体を
用いて構成したものである。
【００１７】また、この発明の請求項１０に係るマイク
ロ波半導体集積回路の製造方法は、能動素子が形成され
た素子側基板と、伝送線路が形成された配線側基板とを
備え、上記配線側基板の伝送線路と、上記素子側基板に
形成された能動素子の電極とを金属バンプを用いて電気
的に接続してなるマイクロ波半導体集積回路を製造する
方法であって、下地基板上全面に接着剤を塗布し、その
表面に導体を有する複数の分割基板を所定の場所に配置
するとともに、分割基板間の凹部に、導体を配置する工
程と、上記導体が配置された分割基板間の凹部に、誘電
体，マイクロストリップ線路となる配線層を順次積層し
て接着することにより上記配線側基板を作製する工程と
を備えたものである。
【００１８】また、この発明の請求項１１に係るマイク
ロ波半導体集積回路の製造方法は、能動素子が形成され
た素子側基板と、伝送線路が形成された配線側基板とを
備え、上記配線側基板の伝送線路と、上記素子側基板に
形成された能動素子の電極とを金属バンプを用いて電気
的に接続してなるマイクロ波半導体集積回路を製造する
方法であって、金線の周囲側面を被覆し、その後、所定
の長さとなるように切断することにより、その周囲側面
に絶縁層を有する金属バンプを形成する工程を備えたも
のである。
【００１９】
【発明の実施の形態】
実施の形態１．図１は本実施の形態１によるマイクロ波
半導体集積回路の構成を示す斜視図であり、図に示すよ
うに、伝送線路１７が形成された配線側基板５０の上
に、ＦＥＴ３が形成された素子側基板６０を対向させて
配置し、これら基板５０，６０間を金バンプ３０によっ
て電気的に接続された構造となっている。上記配線側基
板５０は、図５に示すように、例えば、厚さ１００μｍ
程度のＧａＡｓ基板を用いて構成され、伝送線路１７が
形成される領域に沿って深さ２０〜５０μｍ程度の配線
用凹部５２を有し、該配線用凹部５２を含んで基板全面
に厚さ数μｍの導体板５１が設けられている。そして上
記配線用凹部５２内の底部には、ポリイミド等からなる
誘電体５３を介して入力側マイクロストリップ線路５
４，出力側マイクロストリップ線路５５が設けられてお
り、このマイクロストリップ線路５４，５５と上記誘電
体５３，導体板５１によって上記伝送線路１７を構成す
るものとなっている。そして上記入力側マイクロストリ
ップ線路５４の一方の端部には入力端子パッド部５４ａ
が形成され、その他方の端部にはゲート電極パッド部５
４ｂが形成されている。同様にして上記出力側マイクロ
ストリップ線路５５の一方の端部にはドレイン電極パッ
ド部５５ｂが形成され、その他方の端部には出力端子パ
ッド部５５ａが形成されている。
【００２０】さらに、配線側基板５０には、ソース電極
パッド部が配置される領域にソース電極凹部５６が設け
られ、該ソース電極凹部５６内には導体板５１が設けら
れるとともに、その底部には上記配線用凹部５２と同様
に誘電体５３を介して、上記入力側マイクロストリップ
線路５４，出力側マイクロストリップ線路５５を構成す
る材料と同じ材料からなるソース電極パッド層５７が設
けられている。本来ソース電極は導体板５１と接続して
いればよいので、上記ソース電極凹部５６内に導体板５
１を直接形成すればよいが、このような構成にすると、
配線側基板５０と素子側基板６０とを金バンプ３０で接
続した際に段差が生じ、金バンプ３０の高さを調整する
等の修正工程が必要となり、製造工程が複雑化すること
になる。しかるに上述のように、ソース電極凹部５６内
においても誘電体５３を介してソース電極パッド層５７
を設けるようにすることにより、製造工程を増大するこ
となく容易に段差合わせを行うことができる。
【００２１】また、上記素子側基板６０は、図６に示す
ように、例えば、厚さ１００μｍ程度のＧａＡｓ基板か
らなり、その一方側の表面にＦＥＴ３を有し、該ＦＥＴ
３のゲート引き出し電極４，ドレイン引き出し電極５，
ソース引き出し電極６が所定の位置に配置されるととも
に、該素子側基板６０の周縁部近傍には入力端子６１，
出力端子６２が配置されている。また、この素子側基板
６０の他方側の表面には、図７に示すように、全面に導
体板７１が形成されており、上記ＦＥＴ３のゲート引き
出し電極４，ドレイン引き出し電極５，入力端子６１，
出力端子６２が配置されている位置に対応する位置にそ
れぞれ、パッド部７２ｂ，７３ｂ，７２ａ，７３ａが設
けられ、これらパッド部７２ｂ，７３ｂ，７２ａ，７３
ａと上記導体板７１とは環状の隙間７４によって電気的
に分離されている。さらに、上記ゲート引き出し電極
４，ソース引き出し電極６，入力端子６１，出力端子６
２とパッド部７２ｂ，７３ｂ，７２ａ，７３ａとは素子
側基板６０に形成されたバイアホール３１内にメッキに
よって形成された導体３２（図３，４参照）によって電
気的に接続されている。また、上記ソース引き出し電極
６は図４に示されるように、素子側基板５０に形成され
たバイアホール３１内にメッキによって形成された導体
３２を用いて導体板７１に直接接続されている。
【００２２】図３、及び図４はそれぞれ図１のＡ−Ａ’
線、Ｂ−Ｂ’線に沿った断面を示す図であり、配線側基
板５０と素子側基板６０とが、それぞれの導体板５１，
７１が形成された面同士を対向するようにして配置さ
れ、素子側基板６０のパッド部７２ａ，パッド部７２
ｂ，導体板７１，パッド部７３ｂ，パッド部７３ａと、
配線側基板５０の入力端子パッド部５４ａ，ゲート電極
パッド部５４ｂ，ソース電極パッド層５７，ドレイン電
極パッド部５５ｂ，出力端子パッド部５５ａとが金バン
プ３０で電気的に接続されている。上記配線側基板５０
と素子側基板６０との間の隙間は、約５μｍである。ま
た、図２は上記図１に示した、マイクロ波半導体集積回
路の等価回路図を示す。
【００２３】上記金バンプ３０は図８に示すように、そ
の高さｈ、直径ｄ共に、数百μｍ程度の円柱形のもので
あり、図８(b) に示すように、その内部まで金によって
充填されたものとなっている。
【００２４】次に以上のような構成を有するマイクロ波
半導体集積回路の製造方法について説明する。ＦＥＴ３
等の素子が一方側にすでに形成された、ＧａＡｓ等から
なる半導体基板に対して、素子形成面から裏面に抜ける
孔を、ＦＥＴ３のゲート引き出し電極４，ドレイン引き
出し電極５，入力端子６１，出力端子６２が配置されて
いる位置にそれぞれ設け、各孔の内面をメッキすること
でバイアホール３１を形成する。次に上記バイアホール
３１を形成した基板の裏面にメッキ等の方法を用いて導
電体７１を形成して基板全面を覆う。ただし、ＦＥＴ３
のドレイン引き出し電極５、及びゲート引き出し電極４
の領域に形成されたバイアホール３１の裏面開口部に
は、金バンプ３０の直径ｄよりも少し大きい径を有する
環状の隙間７４が形成されるようにする。以上のように
して図７に示すような構成を有する素子側基板６０を得
ることができる。
【００２５】そして、従来と同じ方法を用いて、ＧａＡ
ｓ等の基板にエッチング等により配線用凹部５２を形成
し、基板全面に導体板５１を設けた後、上記配線用凹部
５２底面に誘電体５３を介して入力側マイクロストリッ
プ線路５４，出力側マイクロストリップ線路５５を形成
することで得られた配線側基板５０と、上記素子側基板
６０とを、図９に示すように、それぞれの導体板７１，
５１と対向させ、素子側基板６０のパッド部７２ａ，パ
ッド部７２ｂ，導体板７１，パッド部７３ｂ，パッド部
７３ａと、配線側基板５０の入力端子パッド部５４ａ，
ゲート電極パッド部５４ｂ，ソース電極パッド層５７，
ドレイン電極パッド部５５ｂ，出力端子パッド部５５ａ
との間にそれぞれ金バンプ３０を配置し、配線側基板５
０と素子側基板６０とをピン等を用いて狭持する、もし
くは金バンプ３０の上下面に導電性の接着を塗布する等
によって、上記素子側基板６０のパッド部７２ａ，パッ
ド部７２ｂ，導体板７１，パッド部７３ｂ，パッド部７
３ａと、配線側基板５０の入力端子パッド部５４ａ，ゲ
ート電極パッド部５４ｂ，ソース電極パッド層５７，ド
レイン電極パッド部５５ｂ，出力端子パッド部５５ａと
を上記金バンプ３０を介して電気的に接続する。
【００２６】このように本実施の形態１によれば、ＦＥ
Ｔ３等の素子を形成した素子側基板６０と、埋め込み型
の伝送線路１７が形成された配線側基板５０とを金バン
プ３０を用いて、必要な箇所を電気的に接続してマイク
ロ波半導体集積回路を構成するようにしたので、伝送線
路１７とＦＥＴ３等の素子の引き出し電極とを接続する
のに、従来のように段差による影響を受けることなく容
易に接続することができ、また、すでに形成されている
ＦＥＴ等の素子にダメージが加わることがなく、回路の
信頼性の低下を招くことがない。さらに、素子と伝送線
路とを別々の基板に形成する構成としたために、基板凹
部や配線層の形成時のエッチングにおいて用いるマスク
を作製する際の露光時に、基板面内に段差がないため露
光焦点を容易に合わせることが可能である。
【００２７】また、伝送線路が形成された配線用基板５
０の配線用凹部５２上方に素子側基板６０の導体板７１
が近接して配置されているために、見かけ上、入力側マ
イクロストリップ線路５４，出力側マイクロストリップ
線路５５の周囲が導体によって囲まれるような構成とな
り、従って、電磁波の横方向の漏洩のみならず、上方向
への漏れも抑制することができ、高いアイソレーション
を有する伝送線路が得られる。
【００２８】実施の形態２．次に本発明の実施の形態２
によるマイクロ波半導体集積回路について説明する。本
実施の形態２では、図１に示した実施の形態１の構成と
比べて、素子側基板である半導体基板がフリップチップ
型である点、及び素子側基板と配線側基板とを接続する
ためのバンプに、図１１に示すように、金線１１１の側
面に絶縁膜１１２を有する金バンプ１１０を用いるよう
にした点が異なっている。
【００２９】すなわち、図１０において、１００はその
一方の基板表面１００ａにＦＥＴ等の素子が形成された
フリップチップであり、１０１はフリップチップのソー
ス電極端子であり、該フリップチップ１００には同様に
ドレイン電極，ゲート電極についてもそれぞれ端子が形
成されているものとする。ｗは埋め込み線路である、マ
イクロストリップ線路の上記金バンプ１１０と当接する
部分の配線用凹部底面の幅を示し、図１１に示す配線用
凹部底面のｗと、金バンプ１１０の直径ｄ’とがほぼ等
しい大きさとなるように設計されている。
【００３０】以上のような構成を有するマイクロ波半導
体集積回路を製造するには、図１２に示すように、フリ
ップチップ型の半導体基板１００のＦＥＴ３等の素子が
形成された一方の基板表面１０１ａを、導体板５１が形
成された配線側基板５０と向かい合わせにし、それぞれ
必要箇所（ここではソース電極部のみを示す）に、その
側面を絶縁した金バンプ１１０をはさんで圧着すること
により得られる。
【００３１】このように本実施の形態２によれば、配線
側基板５０の配線用凹部底面の幅ｗと、その側面に絶縁
膜１１２を有する金バンプ１１０の直径ｄ’とをほぼ同
じ大きさになるように設計し、配線用凹部に金バンプ１
１０を嵌挿するように構成することにより、配線用凹部
の底面に配置されたストリップ線路１０２と金線１１１
とのアライメント合わせを容易に行うことができ、フリ
ップチップ型の素子側基板１００と配線側基板５０とか
らなるマイクロ波半導体集積回路の製造時の電気的接続
を簡単に行うことができ、アライメントずれによる短絡
を防止することができる。
【００３２】実施の形態３．次に本発明の実施の形態３
によるマイクロ波半導体集積回路について説明する。本
実施の形態３では、図１に示した実施の形態１の構成に
おいて、上記実施の形態２で用いた金バンプと同じ構成
の金バンプを用いるようにしたものである。
【００３３】すなわち、図１３において、１３０は、素
子側基板６０と配線側基板５０とを積層した際に、素子
側基板６０の出力端子６２が設けられた位置に相当す
る、配線側基板５０の位置に設けられた出力端子パッド
部であり、配線側基板５０の配線用凹部内に配置された
幅ｗの絶縁体１３２を介して配置されている。また、１
３１は素子側基板６０の出力端子パッド部であり、その
幅ｌが上記絶縁膜１１２を有する金バンプ１１０の直径
とほぼ同じ大きさとなるように設計されている。
【００３４】以上のような構成を有するマイクロ波半導
体集積回路を製造するには、図１４に示すように、ＦＥ
Ｔ３等の素子が形成された素子側基板６０の導体板７１
が形成された面を、導体板５１が形成された配線側基板
５０の面と向かい合わせにし、それぞれ必要箇所（ここ
では出力パッド部のみ示す）に、その側面を絶縁した金
バンプ１１０をはさんで圧着することにより得られる。
【００３５】このように本実施の形態３によれば、配線
側基板５０の配線用凹部底面の幅ｗと、その側面に絶縁
膜１１２を有する金バンプ１１０の直径ｄ’とがほぼ同
じ大きさになるように設計するとともに、素子側基板６
０の出力端子パッド部１３１の幅を上記金バンプ１１０
の直径ｄ’とほぼ同じ大きさになるように設計するよう
にしたので、配線用凹部の底面に配置された出力端子パ
ッド部１３０と金線１１１とのアライメント合わせを容
易に行うことができるとともに、素子側基板６０の出力
端子パッド部１３１とのアライメント合わせを容易に行
うことができ、素子側基板１００と配線側基板５０から
なるマイクロ波半導体集積回路の製造時の電気的接続を
容易に行うことができ、アライメントずれによる短絡を
防止することができる。
【００３６】実施の形態４．次に本発明の実施の形態４
によるマイクロ波半導体集積回路について説明する。本
実施の形態４では、図１に示した実施の形態１の構成に
おいて、配線側基板５０の下方にさらに受動回路となる
配線用基板１５２を設けて多層配線構造とした点が特徴
である。
【００３７】すなわち、図１５において、１５０は配線
側基板５０に設けられたバイアホールであり、配線用基
板５０の表面に設けられた導体板５１と裏面に設けられ
た導体板１５１とを接続している。また、１５２は、例
えば、ＧａＡｓ等を用いて構成された配線用基板であ
り、その一方側の表面には全面に導体板１５３が形成さ
れ、配線用凹部１５６の底面部には誘電体１５４を介し
てマイクロストリップ線路１５５が形成されるととも
に、誘電体１５７を介して金バンプ３０と接続するため
のパッド部１５８が設けられている。上記金バンプ３０
は上記配線用基板５０と上記配線用基板１５２との間に
配置され、上記パッド部１５８と導体板１５１とを電気
的に接続している。
【００３８】このように本実施の形態４によれば、配線
側基板５０の両面に導体板５１，１５１を設け、バイア
ホール１５０を用いてこれら導体板５１，１５１を電気
的に接続し、伝送線路を有する配線用基板１５２と上記
配線用基板５０とを金バンプ３０を用いて電気的に接続
するようにしたから、配線用基板を多層配線構造とする
ことができ、回路設計の自由度の拡大を図ることがで
き、また、同じ配線長でも多層化した分、チップを小型
化することができる。
【００３９】実施の形態５．次に本発明の実施の形態５
によるマイクロ波半導体集積回路について説明する。本
実施の形態５では、配線用基板を作成するにあたり、従
来のエッチング等のウエハプロセス技術に代えて、部品
組立方式によって配線用基板を作成するようにした点が
特徴である。
【００４０】すなわち、例えば、図３に示した構成を有
する配線用基板５０を形成する場合には、図１６に示す
ように、ＧａＡｓ等からなる下地基板５０ａの表面全面
に接着剤を塗布して、所定場所に、その表面に導体板５
１ａ，５１ｃ，５１ｅ，５１ｇ，５１ｉを有するＧａＡ
ｓ等からなる分割基板５０ｂ，５０ｃ，５０ｄ，５０
ｅ，５０ｆをそれぞれ接着するとともに、凹部となる場
所に導体板５１ｂ，５１ｄ，５１ｆ，５１ｈを接着す
る。そして、上記導体板５１ｂ，５１ｄ，５１ｆ，５１
ｈの上に、誘電体５３を介してマイクロストリップ線路
５４，５５（５５ａを含む）を接着剤を用いて張り付け
る。
【００４１】以上のようにして、各部品を下地基板５０
ａに組み付けていくことにより、所望とする伝送線路を
有する配線用基板を得ることができる。上記下地基板５
０ａの表面全面に塗布する接着剤として導電性のものを
使用することにより、張り合わされた分割基板の導体板
５１ａ，５１ｃ，５１ｅ，５１ｇ，５１ｉと誘電体５３
の下方に設けられた導体板５１ｂ，５１ｄ，５１ｆ，５
１ｈとの電気的接続を確実なものとすることができる。
また、誘電体５３を張り付ける際の接着剤に導電性のも
のを使用することでも同様の効果を期待することができ
るが、誘電体５３の上に配置するマイクロストリップ線
路５４，５５（５５ａを含む）を張り付ける際に、上記
導電性の接着剤が上方に流れて上記マイクロストリップ
線路５４，５５（５５ａを含む）に付着しないように注
意する必要がある。
【００４２】このように本実施の形態５によれば、下地
基板５０ａの表面全面に接着剤を塗布して、分割基板５
０ｂ，５０ｃ，５０ｄ，５０ｅ，５０ｆをそれぞれ接着
するとともに、凹部となる場所に導体板５１ｂ，５１
ｄ，５１ｆ，５１ｈを接着し、上記導体板５１ｂ，５１
ｄ，５１ｆ，５１ｈの上に、誘電体５３を介してマイク
ロストリップ線路５４，５５（５５ａを含む）を接着剤
を用いて張り付けることで配線用基板を構成するように
したので、従来のようにウエハプロセスを用いる必要が
なく機械的に製造できるようになり、埋め込み型の伝送
線路を簡単に製造することができる。
【００４３】実施の形態６．次に本発明の実施の形態６
によるマイクロ波半導体集積回路について説明する。本
実施の形態６では、側面を絶縁した構造を有する金バン
プ１１０を容易に作成することを特徴としたものであ
る。
【００４４】すなわち、図１７に示すように、金線１１
１を例えば、ビニール，ナイロン等を製造するための雰
囲気中に導いて、該雰囲気中での滞在時間を調整する等
によって所定の厚みを有する有機絶縁膜で上記金線１１
１の周囲を均一に被覆して金線１１１の周囲側面に絶縁
膜１１２を形成し、得られた金バンプ１１０をその周囲
から中心部に向けて応力を印加するタイプのカッター等
を用いて切り口にバリが発生しないようにして所定の長
さとなるように切断することにより、複数の、側面に絶
縁膜１１２を有する金バンプ１１０を得ることができ
る。
【００４５】なお、上記各実施の形態では、配線用基板
にＧａＡｓ等からなる誘電体を用いるようにしたが、誘
電体に代えて金等の導体を用いるようにしてもよく、こ
の場合、配線基板からの放熱効果が高まるという利点が
得られる。
【００４６】また、上記実施の形態２で用いた金属バン
プ１１０を他の実施の形態で用いた金属バンプに代えて
用いることができることは言うまでもない。
【００４７】また、上記実施の形態４で示した多層配線
構造を他の実施の形態において適用するようにしてもよ
い。
【００４８】
【発明の効果】以上のように、本発明の請求項１に係る
マイクロ波半導体集積回路によれば、その一方の表面に
形成された凹部内に伝送線路を有する配線側基板と、そ
の一方の表面に形成された能動素子を有する素子側基板
と、上記配線側基板の伝送線路と、上記素子側基板に形
成された能動素子の電極とを電気的に接続する金属バン
プとを備えたものとしたので、伝送線路とＦＥＴ等の素
子の引き出し電極とを接続するのに、従来のように段差
による影響を受けることなく容易に接続することがで
き、また、すでに形成されているＦＥＴ等の素子にダメ
ージが加わることがなく、回路の信頼性の低下を招くこ
とがないという効果が得られる。また、素子と伝送線路
とを別々の基板に形成するために、基板凹部や配線層の
形成時のエッチングにおいて用いるマスクを露光する際
に、基板面内に段差がないため、露光焦点を容易に合わ
せることができ、製造を容易なものとすることができる
という効果がある。
【００４９】また、この発明の請求項２に係るマイクロ
波半導体集積回路によれば、上記請求項１記載のマイク
ロ波半導体集積回路において、上記素子側基板を、上記
能動素子が形成された基板面と反対側の基板面に形成さ
れた導体を有するとともに、上記能動素子の電極を上記
導体が形成された側の基板面に導くバイアホールを有す
るものとし、上記配線側基板を、上記伝送線路が形成さ
れた基板面全面に形成された導体を有するものとし、さ
らに、上記金属バンプを、上記素子側基板、及び配線側
基板の上記導体が形成された側の面同士を対向させて配
置した状態で、上記配線側基板の伝送線路と上記素子側
基板のバイアホールとを電気的に接続することで、上記
配線側基板の伝送線路と、上記素子側基板に形成された
能動素子の電極とを電気的に接続するものとしたので、
伝送線路が形成された配線側基板の凹部上方に素子側基
板の導体板が近接して配置されるようになり、見かけ
上、マイクロストリップ線路の周囲が導体によって囲ま
れるような構成の伝送線路となり、従って、電磁波の横
方向の漏洩のみならず、上方向への漏れも抑制すること
ができ、高いアイソレーションを伝送線路に持たせるこ
とができるという効果がある。
【００５０】また、この発明の請求項３に係るマイクロ
波半導体集積回路によれば、上記請求項１記載のマイク
ロ波半導体集積回路において、上記配線側基板を、上記
伝送線路が形成された基板面全面に形成された導体を有
するものとし、上記金属バンプを、上記素子側基板の能
動素子が形成された面と、上記配線側基板の上記導体が
形成された側の面をそれぞれ対向させて配置した状態
で、上記配線側基板の伝送線路と上記素子側基板に形成
された能動素子の電極とを電気的に接続するものとした
ので、フリップチップ型の一般的な半導体基板を用いて
マイクロ波半導体集積回路を構成することができ、従来
のフリップチップ型の基板をそのまま用いて回路を構成
できるという効果がある。
【００５１】また、この発明の請求項４に係るマイクロ
波半導体集積回路によれば、上記請求項１記載のマイク
ロ波半導体集積回路において、上記金属バンプを、その
周囲側面に絶縁層を有するものとしたので、金属バンプ
周囲の導体等の導電性の部分が金属バンプに接触して配
線の短絡が起こるのを防止することができるという効果
がある。
【００５２】また、この発明の請求項５に係るマイクロ
波半導体集積回路によれば、上記請求項４記載のマイク
ロ波半導体集積回路において、上記絶縁層を有する金属
バンプを、上記配線側基板に形成された凹部の幅とほぼ
等しい大きさの直径を有するものとし、上記凹部内に嵌
挿して上記伝送線路と電気的に接続するようにしたの
で、配線用の凹部の底面に配置されたマイクロストリッ
プ線路と金属バンプとのアライメント合わせを容易に行
うことができ、アライメントずれによる短絡を防止する
ことができるという効果がある。
【００５３】また、この発明の請求項６に係るマイクロ
波半導体集積回路によれば、上記請求項４記載のマイク
ロ波半導体集積回路において、上記絶縁層を有する金属
バンプを、上記素子側基板に形成された能動素子の電極
の幅とほぼ等しい大きさの直径の金属部分を有するもの
としたので、配線用の凹部の底面に配置されたマイクロ
ストリップ線路と金属バンプとのアライメント合わせを
容易に行うことができるとともに、素子側基板の端子部
とのアライメント合わせも容易に行うことができ、アラ
イメントずれによる短絡をより確実に防止することがで
きるという効果がある。
【００５４】また、この発明の請求項７に係るマイクロ
波半導体集積回路によれば、上記請求項１記載のマイク
ロ波半導体集積回路において、上記配線用基板の伝送線
路が形成された基板面と反対側の基板面全面に導体を設
け、上記配線用基板の両側面の導体をバイアホールを用
いて電気的に接続することにより構成された第１の配線
側基板と、上記第１の配線用基板の、伝送線路が形成さ
れた基板面と反対側の基板面全面に形成された導体と金
属バンプを介して電気的に接続される伝送線路を備えた
第２の配線用基板を備えたものとしたので、配線用基板
を多層配線構造とすることができ、回路設計の自由度の
拡張を図ることができ、また、同じ配線長でも多層化し
た分、チップを小型化することができるという効果が得
られる。
【００５５】また、この発明の請求項８に係るマイクロ
波半導体集積回路によれば、上記請求項１記載のマイク
ロ波半導体集積回路において、上記配線用基板を、下地
基板上に、その表面に導体を有する複数の分割基板を所
定の場所に配置し、分割基板間の凹部に、導体，誘電
体，マイクロストリップ線路となる配線層を順次積層し
て接着して構成するようにしたので、ウエハプロセスを
用いることなく機械的に埋め込み型の伝送線路を有する
配線側基板を構成することができるという効果がある。
【００５６】また、この発明の請求項９に係るマイクロ
波半導体集積回路によれば、上記請求項１記載のマイク
ロ波半導体集積回路において、上記配線用基板を、金属
導体を用いて構成したので、配線側基板の熱放散効果を
高めることができるという効果がある。
【００５７】また、この発明の請求項１０に係るマイク
ロ波半導体集積回路の製造方法によれば、能動素子が形
成された素子側基板と、伝送線路が形成された配線側基
板とを備え、上記配線側基板の伝送線路と、上記素子側
基板に形成された能動素子の電極とを金属バンプを用い
て電気的に接続してなるマイクロ波半導体集積回路を製
造する際に、下地基板上全面に接着剤を塗布し、その表
面に導体を有する複数の分割基板を所定の場所に配置す
るとともに、分割基板間の凹部に、導体を配置する工程
と、上記導体が配置された分割基板間の凹部に、誘電
体，マイクロストリップ線路となる配線層を順次積層し
て接着することにより上記配線側基板を作製するように
したので、従来のようにウエハプロセスを用いる必要な
く機械的に埋め込み型の伝送線路を有する配線側基板を
得ることができ、製造設備が簡単になり、その結果、製
造コストを低減することができるという効果がある。
【００５８】また、この発明の請求項１１に係るマイク
ロ波半導体集積回路の製造方法は、能動素子が形成され
た素子側基板と、伝送線路が形成された配線側基板とを
備え、上記配線側基板の伝送線路と、上記素子側基板に
形成された能動素子の電極とを金属バンプを用いて電気
的に接続してなるマイクロ波半導体集積回路を製造する
際に、金線の周囲側面を被覆し、その後、所定の長さと
なるように切断することにより、その周囲側面に絶縁層
を有する金属バンプを形成するようにしたので、簡単な
方法で周囲側面に絶縁膜を有する金属バンプを製造する
ことができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるマイクロ波半
導体集積回路の構成を示す透視斜視図である。
【図２】 上記実施の形態１によるマイクロ波半導体集
積回路の等価回路図である。
【図３】 上記実施の形態１によるマイクロ波半導体集
積回路のＢ−Ｂ‘線に沿った側面断面図である。
【図４】 上記実施の形態１によるマイクロ波半導体集
積回路のＡ−Ａ‘線に沿った側面断面図である。
【図５】 上記実施の形態１によるマイクロ波半導体集
積回路の配線側基板の平面図である。
【図６】 上記実施の形態１によるマイクロ波半導体集
積回路のＦＥＴが形成された側の平面図である。
【図７】 上記実施の形態１によるマイクロ波半導体集
積回路の導体板が形成された側の平面図である。
【図８】 上記実施の形態１によるマイクロ波半導体集
積回路で用いられる金属バンプの構成を示す図である。
【図９】 上記実施の形態１によるマイクロ波半導体集
積回路の製造方法を説明するための図である。
【図１０】 本発明の実施の形態２によるマイクロ波半
導体集積回路の構成を示す側面断面図である。
【図１１】 上記実施の形態２によるマイクロ波半導体
集積回路で用いられる金属バンプの構成を示す図であ
る。
【図１２】 上記実施の形態２によるマイクロ波半導体
集積回路の製造方法を説明するための図である。
【図１３】 本発明の実施の形態３によるマイクロ波半
導体集積回路の構成を示す側面断面図である。
【図１４】 上記実施の形態３によるマイクロ波半導体
集積回路の製造方法を説明するための図である。
【図１５】 本発明の実施の形態４によるマイクロ波半
導体集積回路の構成を示す側面断面図である。
【図１６】 本発明の実施の形態５によるマイクロ波半
導体集積回路の製造方法を説明するための図である。
【図１７】 本発明の実施の形態６によるマイクロ波半
導体集積回路の製造方法による金属バンプの製造方法を
説明するための図である。
【図１８】 従来の埋め込み線路を用いたマイクロ波半
導体集積回路の構成を示す平面図である。
【図１９】 上記従来の埋め込み線路を用いたマイクロ
波半導体集積回路のＢ−Ｂ‘線に沿った側面断面図であ
る。
【符号の説明】
３ ＦＥＴ、４ ゲート引き出し電極、５ ドレイン引
き出し電極、６ ソース引き出し電極、１７ 伝送線
路、３０ 金バンプ、３１ バイアホール、３２バイア
ホール内の導体、５０ 配線側基板、５１ 導体板、５
２ 配線用凹部、５３ 誘電体、５４ 入力側マイクロ
ストリップ線路、５４ａ 入力端子パッド部、５４ｂ
ゲート電極パッド部、５５ 出力側マイクロストリップ
線路、５５ａ 出力端子パッド部、５５ｂ ドレイン電
極パッド部、５６ ソース電極凹部、５７ ソース電極
パッド層、６０ 素子側基板、６１ 入力端子、６２
出力端子、７１ 導体板、７２ａ，７２ｂ，７３ａ，７
３ｂ パッド部、７４ 環状の隙間、１００ フリップ
チップ、１０１ ソース電極端子、１０２ ストリップ
線路、１１０ 側面に絶縁層を有する金バンプ、１１１
金バンプ、１１２絶縁膜、１３０ 出力端子パッド
部、１３１ 出力端子パッド部、１３２ 絶縁体、１５
０ バイアホール、１５１ 導体板、 １５２ 配線用
基板、１５３導体板、１５４ 誘電体、１５５ マイク
ロストリップ線路、１５６ 配線用凹部、１５７ 誘電
体、１５８ パッド部、１５９ 金ワイヤ。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 その一方の表面に形成された凹部内に伝
    送線路を有する配線側基板と、 その一方の表面に形成された能動素子を有する素子側基
    板と、 上記配線側基板の伝送線路と、上記素子側基板に形成さ
    れた能動素子の電極とを電気的に接続する金属バンプと
    を備えたことを特徴とするマイクロ波半導体集積回路。
  2. 【請求項２】 請求項１記載のマイクロ波半導体集積回
    路において、 上記素子側基板は、上記能動素子が形成された基板面と
    反対側の基板面に形成された導体を有するとともに、上
    記能動素子の電極を上記導体が形成された側の基板面に
    導くバイアホールを有し、 上記配線側基板は、上記伝送線路が形成された基板面全
    面に形成された導体を有し、 上記金属バンプは、上記素子側基板、及び配線側基板の
    上記導体が形成された側の面同士を対向させて上記素子
    側基板、及び配線側基板を配置した状態で、上記配線側
    基板の伝送線路と上記素子側基板のバイアホールとを電
    気的に接続することで、上記配線側基板の伝送線路と、
    上記素子側基板に形成された能動素子の電極とを電気的
    に接続するものであることを特徴とするマイクロ波半導
    体集積回路。
  3. 【請求項３】 請求項１記載のマイクロ波半導体集積回
    路において、 上記配線側基板は、上記伝送線路が形成された基板面全
    面に形成された導体を有し、 上記金属バンプは、上記素子側基板の能動素子が形成さ
    れた面と、上記配線側基板の上記導体が形成された側の
    面をそれぞれ対向させて配置した状態で、上記配線側基
    板の伝送線路と上記素子側基板に形成された能動素子の
    電極とを電気的に接続するものであることを特徴とする
    マイクロ波半導体集積回路。
  4. 【請求項４】 請求項１記載のマイクロ波半導体集積回
    路において、 上記金属バンプは、その周囲側面に絶縁層を有するもの
    であることを特徴とするマイクロ波半導体集積回路。
  5. 【請求項５】 請求項４記載のマイクロ波半導体集積回
    路において、 上記絶縁層を有する金属バンプは、上記配線側基板に形
    成された凹部の幅とほぼ等しい大きさの直径を有し、上
    記凹部内に嵌挿されて上記伝送線路と電気的に接続され
    るものであることを特徴とするマイクロ波半導体集積回
    路。
  6. 【請求項６】 請求項４記載のマイクロ波半導体集積回
    路において、 上記絶縁層を有する金属バンプは、上記素子側基板に形
    成された能動素子の電極の幅とほぼ等しい大きさの直径
    の金属部分を有することを特徴とするマイクロ波半導体
    集積回路。
  7. 【請求項７】 請求項１記載のマイクロ波半導体集積回
    路において、 上記配線用基板の伝送線路が形成された基板面と反対側
    の基板面全面に導体を設け、上記配線用基板の両側面の
    導体をバイアホールを用いて電気的に接続することによ
    り構成された第１の配線側基板と、 上記第１の配線用基板の、伝送線路が形成された基板面
    と反対側の基板面全面に形成された導体と金属バンプを
    介して電気的に接続される伝送線路を備えた第２の配線
    用基板を備えたことを特徴とするマイクロ波半導体集積
    回路。
  8. 【請求項８】 請求項１記載のマイクロ波半導体集積回
    路において、 上記配線用基板は、 下地基板上に、その表面に導体を有する複数の分割基板
    を所定の場所に配置し、分割基板間の凹部に、導体，誘
    電体，マイクロストリップ線路となる配線層を順次積層
    して接着することにより構成したものであることを特徴
    とするマイクロ波半導体集積回路。
  9. 【請求項９】 請求項１記載のマイクロ波半導体集積回
    路において、 上記配線用基板は、金属導体を用いて構成されているこ
    とを特徴とするマイクロ波半導体集積回路。
  10. 【請求項１０】 能動素子が形成された素子側基板と、
    伝送線路が形成された配線側基板とを備え、上記配線側
    基板の伝送線路と、上記素子側基板に形成された能動素
    子の電極とを金属バンプを用いて電気的に接続してなる
    マイクロ波半導体集積回路を製造する方法であって、 下地基板上全面に接着剤を塗布し、その表面に導体を有
    する複数の分割基板を所定の場所に配置するとともに、
    分割基板間の凹部に、導体を配置する工程と、 上記導体が配置された分割基板間の凹部に、誘電体，マ
    イクロストリップ線路となる配線層を順次積層して接着
    することにより上記配線側基板を作製する工程とを備え
    たことを特徴とするマイクロ波半導体集積回路の製造方
    法。
  11. 【請求項１１】 能動素子が形成された素子側基板と、
    伝送線路が形成された配線側基板とを備え、上記配線側
    基板の伝送線路と、上記素子側基板に形成された能動素
    子の電極とを金属バンプを用いて電気的に接続してなる
    マイクロ波半導体集積回路を製造する方法であって、 金線の周囲側面を被覆し、その後、所定の長さとなるよ
    うに切断することにより、その周囲側面に絶縁層を有す
    る金属バンプを形成する工程を備えたことを特徴とする
    マイクロ波半導体集積回路の製造方法。
JP23286696A 1996-09-03 1996-09-03 マイクロ波半導体集積回路、及びその製造方法 Expired - Fee Related JP3810867B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP23286696A JP3810867B2 (ja) 1996-09-03 1996-09-03 マイクロ波半導体集積回路、及びその製造方法
US08/795,790 US5932926A (en) 1996-09-03 1997-02-05 Microwave semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23286696A JP3810867B2 (ja) 1996-09-03 1996-09-03 マイクロ波半導体集積回路、及びその製造方法

Publications (2)

Publication Number Publication Date
JPH1079450A true JPH1079450A (ja) 1998-03-24
JP3810867B2 JP3810867B2 (ja) 2006-08-16

Family

ID=16946059

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23286696A Expired - Fee Related JP3810867B2 (ja) 1996-09-03 1996-09-03 マイクロ波半導体集積回路、及びその製造方法

Country Status (2)

Country Link
US (1) US5932926A (ja)
JP (1) JP3810867B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200119A (ja) * 2008-02-19 2009-09-03 Hitachi Kokusai Electric Inc 高周波モジュール

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057600A (en) * 1997-11-27 2000-05-02 Kyocera Corporation Structure for mounting a high-frequency package
US6507110B1 (en) 2000-03-08 2003-01-14 Teledyne Technologies Incorporated Microwave device and method for making same
US6649975B2 (en) * 2000-11-16 2003-11-18 Silicon Semiconductor Corporation Vertical power devices having trench-based electrodes therein
US6933603B2 (en) * 2002-07-11 2005-08-23 Teledyne Technologies Incorporated Multi-substrate layer semiconductor packages and method for making same
US7030470B1 (en) * 2004-05-11 2006-04-18 Sun Microsystems, Inc. Using chip lamination to couple an integrated circuit with a microstrip transmission line
US7656236B2 (en) 2007-05-15 2010-02-02 Teledyne Wireless, Llc Noise canceling technique for frequency synthesizer
US8179045B2 (en) 2008-04-22 2012-05-15 Teledyne Wireless, Llc Slow wave structure having offset projections comprised of a metal-dielectric composite stack
US9202660B2 (en) 2013-03-13 2015-12-01 Teledyne Wireless, Llc Asymmetrical slow wave structures to eliminate backward wave oscillations in wideband traveling wave tubes

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138436A (en) * 1990-11-16 1992-08-11 Ball Corporation Interconnect package having means for waveguide transmission of rf signals
JPH06125208A (ja) * 1992-10-09 1994-05-06 Mitsubishi Electric Corp マイクロ波集積回路およびその製造方法
US5608263A (en) * 1994-09-06 1997-03-04 The Regents Of The University Of Michigan Micromachined self packaged circuits for high-frequency applications

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200119A (ja) * 2008-02-19 2009-09-03 Hitachi Kokusai Electric Inc 高周波モジュール

Also Published As

Publication number Publication date
JP3810867B2 (ja) 2006-08-16
US5932926A (en) 1999-08-03

Similar Documents

Publication Publication Date Title
KR101655897B1 (ko) 마이크로전자 조립체 및 적층형 마이크로전자 조립체의 제조 방법
JPS6355213B2 (ja)
WO1999009595A1 (en) Multichip module structure and method for manufacturing the same
JP2000243900A (ja) 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法
US20100140801A1 (en) Device
US20100308460A1 (en) Method of Ball Grid Array Package Construction with Raised Solder Ball Pads
US7665209B2 (en) Method manufacturing wiring substrate
US20140363924A1 (en) Stacked multi-die packages with impedance control
KR20120009413A (ko) 비대칭적으로 배열된 다이 및 몰딩을 포함하는 멀티패키지 모듈
JP2002118226A (ja) 半導体装置及びその製造方法
JP3356122B2 (ja) システム半導体装置及びシステム半導体装置の製造方法
JP3810867B2 (ja) マイクロ波半導体集積回路、及びその製造方法
JPH08125120A (ja) 半導体装置およびその製造方法
JPH0697237A (ja) 半導体装置及びその製造方法
US20040245651A1 (en) Semiconductor device and method for fabricating the same
US7375397B2 (en) Semiconductor device having an SOI structure and method for manufacturing the same
US8441132B2 (en) Packaged microelectronic devices recessed in support member cavities, and associated methods
JP3601462B2 (ja) 電子部品のパッケージ構造
JP7346221B2 (ja) 半導体装置及び半導体装置の製造方法
CN114975368A (zh) 接合半导体结构及其制作方法
KR100366114B1 (ko) 반도체장치와그의제조방법
KR20210125864A (ko) 매립된 솔더의 접합 구조를 구비하는 반도체 패키지
JP2004363319A (ja) 実装基板及び半導体装置
KR100360351B1 (ko) 2중 전계효과 트랜지스터 칩 및 그 실장방법
JP4216646B2 (ja) チップ・オン・チップ構造の半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050607

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050805

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060509

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060525

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees