KR100360351B1 - 2중 전계효과 트랜지스터 칩 및 그 실장방법 - Google Patents

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Abstract

2중 전계효과 트랜지스터(dual field effect transistor)는 제 1과 제 2의 조립된 전계효과 트랜지스터를 포함한다.
칩의 한쪽 면에는 제 1의 소스 패드와 제 1의 게이트 패드가 구비되고 각각 제 1의 전계효과 트랜지스터의 소스와 게이트에 전기적으로 접속되어 있다.
칩의 동일한 면에는 제 2의 소스 패드와 제 2의 게이트 패드가 구비되고 각각 제 2의 전계효과 트랜지스터의 소스와 게이트에 전기적으로 접속되어 있다.
한편, 칩의 다른 면에는 도전필름이 형성되고, 제 1과 제 2의 전계효과 트랜지스터의 드레인에 공통으로 전기적으로 접속되어 있다.

Description

2중 전계효과 트랜지스터 칩 및 그 실장방법{DUAL FIELD EFFECT TRANSISTOR CHIP AND METHOD OF MOUNTING THE SAME}
본 발명은 2개의 전계효과 트랜지스터가 결합된 2중 전계효과 트랜지스터와 그것을 회로기판에 실장하는 방법에 관한 것이다.
예를들면, 전계효과 트랜지스터(이하, FET라고도 한다)는 리튬이온전지의 보호회로에서 충전 방전제어를 위해 한쌍으로서 사용된다.
더욱 상세하게는, 첨부 도면의 도 6에 나타내는 바와 같이 두개의 FET(51, 52)는, 그들의 드레인(51d, 52d)과 상호 직렬로 접속되고, 한편 그들의 소스(51s, 52s)와 게이트(51g, 52g)는 독립적으로 유지되어 있다.
전형적으로, 도 7에 나타내는 바와 같이 두개의 FET는 다른 반도체칩이 구비되고 있었다.
특히, 도 7에서 각각 63, 64로 부호가 부여된 두개의 FET칩은 회로기판(61)에 형성된 공통의 금속박(62)에 실장되어 있다.
그들의 각각의 드레인이 위치하는 두개의 FET칩(63, 64)의 하면은 전기적으로 도전성 페이스트의 각각의 퇴적물(65, 66)을 거쳐 금속박(62)에 전기적으로 접속되어 있다.
FET칩(63)의 상면에는 게이트 패드(67)와 소스 패드(73)가 형성되어 있다.
게이트 패드(67)은 금선(71)을 거쳐 회로기판(61)상에 형성된 대응하는 도체패드(69)에 전기적으로 접속되어 있으며, 소스 패드(73)은 금선(77)을 거쳐 회로기판(61)상에 형성된 대응하는 도체패드(75)에 전기적으로 접속되어 있다.
유사하게 다른 FET(64)의 상면에는 또한, 게이트 패드(68)와 소스 패드(74)가 형성되어 있다.
게이트 패드(68)은 금선(72)을 통하여 회로기판(61)상에 형성된 대응하는 도체패드(70)에 전기적으로 접속되어 있으며, 소스 패드(74)는 금선(78)을 거쳐 회로기판(61)상에 형성된 대응하는 도체패드(76)에 전기적으로 접속되어 있다.
이 방법으로 종래의 기술의 리튬전지의 보호회로는 각각 단일 FET를 포함하는 두개의 다른 FET칩(63, 64)를 채용하고 있기 때문에 다음과 같은 과제가 발생한다.
첫째로, 두개의 FET칩(63, 64)은 실리콘 웨이퍼로부터 분리해서 자르지 않으면 안된다.
이것은 자르는 단계의 수를 증가시키는 결과가 되어 제조비용을 증가시키는 원인이 된다.
둘째로, 두개의 다른 FET칩(63, 64)의 접착의 필요성은 또한, 실장단계의 수를 증가시켜 더욱 제조비용을 증가시킨다.
세번째로, 두개의 다른 FET칩(63, 64)의 드레인은 금속박(62)에 전기적으로 접속되지 않으면 안되므로 고가인 전기적으로 도전성의 페이스트(65, 66)를 사용할 필요가 있어, 이것 또한, 실장비용을 증가시킨다.
그러므로 본 발명의 목적은 상술한 문제점을 제거하거나 적어도 경감시킬수있는 FET칩을 제공하는데 있다.
또한, 본 발명의 다른 목적은 회로기판상에 그러한 FET칩을 실장시키는 방법을 제공하는데 있다.
도 1은 본 발명의 FET칩을 나타내는 평면도.
도 2는 도 1의 FET칩의 측면도.
도 3은 회로기판에 FET칩을 실장한 일예를 나타내는 사시도.
도 4 및 도 5는 회로기판상에 FET칩을 실장하는 다른 예를 나타내는 사시도.
도 6은 FET를 포함하는 충전방전제어부를 나타내고, 리튬이온전지를 위한 보호회로와 결합되어 있는 도면.
도 7은 회로기판상에 실장된 종래의 FET칩을 나타내는 사시도.
(도면의 주요 부분에 대한 부호의 설명)
1. FET칩 2. 제 1의 게이트 패드
3. 제 1의 소스 패드 4. 제 2의 게이트 패드
5. 제 2의 소스 패드 6. 도전필름
11. 회로기판 12. 접착페이스트
13-16. 도체패드 17. 금선
21. 땜납돌기 22-25. 도체패드
본 발명의 제 1의 형태에 의하면, 제 1의 면과 제 1의 면에 반대인 제 2의 면을 포함하는 FET칩이 제공된다.
FET칩은 복수의 조립 FET와, 상기한 각각의 FET의 입출력단자와 전기적으로 접속된 제 1의 면상에 형성된 입출력패드와, 상기한 각 FET의 제어단자와 전기적으로 접속된 제 1의 면상의 제어패드와, 모든 FET의 다른 입출력단자와 공통으로 전기적으로 접속된 제 2의 면상에 형성된 도전필름으로 구성되어 있다.
바람직하게는, 상기한 각 FET의 입출력패드와 제어패드는 제 1의 면의 테두리부에 인접해서 위치해 있다.
또한, 도전필름은 완전히 제 2의 면을 피복한다.
유익하게는 입출력패드는 제어패드 보다도 길다.
본 발명의 제 2의 형태에 의하면, 복수의 FET의 입출력패드와 제어패드에 대응하는 관계인 복수의 도전패드가 형성된 회로기판상에 그러한 FET칩을 실장하는 방법이 제공된다.
특히, 이 방법은 회로기판의 도체패드가 칩의 외부에 위치하도록 하는 방법으로 칩의 도전필름을 회로기판상에 접착시키는 단계와 각 칩의 입출력패드와 제어패드를 각각의 회로기판의 도전패드의 하나와 와이어본딩에 의해 전기적으로 접속하는 단계로 구성된다.
바람직하게는 와이어본딩은 금선을 사용하므로서 실행된다.
이 경우, 칩의 각 입출력패드는 복수의 금선을 통해서 회로기판의 대응하는 하나의 도체패드에 전기적으로 접속된다.
본 발명의 제3의 형태에 의하면, 회로기판상에 FET칩을 실장하는 다른 방법이 제공되고, 복수의 전계효과 트랜지스터의 입출력패드와 제어패드에 대응하는 관계로 복수의 도체패드가 형성되어 있다.
이 방법은 칩의 입출력패드와 제어패드가 직접 회로기판의 대응하는 도체패드로 향하도록 하는 방법으로 회로기판에 대하여 칩을 배열하는 단계와, 칩의 입출력패드와 제어패드를 도전돌기를 통하여 회로기판의 도체패드에 전기적으로 접속하는 단계로 구성되어 있다.
특히, 각 도전돌기는 땜납돌기이다.
또한, 칩의 각 입출력패드는 복수의 도전돌기를 통하여 회로기판의 대응하는 하나의 도체패드에 전기적으로 접속되어 있다.
본 발명의 제4의 형태에 의하면, 제 1의 면과 제 1의 면과 반대인 제 2의 면과, 칩은 제 1과 제 2의 조립된 전계효과 트랜지스터와, 제 1의 면에 형성된 제 1의 소스 패드는 제 1의 전계효과 트랜지스터의 소스 단자에 전기적으로 접속되고, 제 1의 면상의 제 1의 게이트 패드는 제 1의 전계효과 트랜지스터의 게이트 단자에 전기적으로 접속되며, 제 1의 면상에 형성된 제 2의 소스 패드는 제 2의 전계효과 트랜지스터의 소스 패드에 전기적으로 접속되고, 제 1의 면상의 제 2의 게이트 패드는 제 2의 전계효과 트랜지스터의 게이트 단자에 전기적으로 접속되어 있으며, 제 2의 면상에 형성된 도전필름은 제 1과 제 2의 전계효과 트랜지스터의 드레인 단자에 공통으로 전기적으로 접속된 구성의 2중 전계효과 트랜지스터가 제공된다.
바람직한 실시예에서는 제 1의 면은 정방형이나 직사각형이고 제 1의 테두리와 제 1의 테두리와 반대인 제 2의 테두리를 포함한다.
이 경우 제 1의 소스 패드와 제 1의 게이트 패드는 제 1의 테두리에 인접해서 위치하고, 제 2의 소스 패드와 제 2의 게이트 패드는 제 2의 테두리에 인접해서 위치하게 된다.
본 발명의 기타 목적 특징 및 이점은 첨부 도면을 참조해서 다음에 설명하는 실시예로부터 명백해질 것이다.
(실시예)
본 발명의 바람직한 실시예를 첨부 도면을 참조하여 다음에 상세히 설명한다.
도 1 및 도 2를 참조하면, 본 발명을 나타내는 2중 FET칩(1)은 실제적으로 정방형이고, 제 1의 면(1a)와 제 1의 면과 반대편의 제 2의 면(1b)을 갖고 있다.
칩(1)은 두개의 조립된 FET(도시하지 않음)를 포함하고, 설명의 편의를 위해 이후 각각 "제 1의 FET" 와 "제 2의 FET"라 부른다.
FET칩(1)의 제 1의 면(1a)은 제 1의 테두리(A)와 그와 반대편의 제 2의 테두리(B)를 갖는다.
제 1의 면(1a)에는, 제 1의 테두리(A)의 근방에 제 1의 게이트 패드(2)와 제1의 소스 패드(3)가 형성되어 있으며, 또한, 제 2의 테두리(B)의 근방에 제 2의 게이트 패드(4)와 제 2의 소스 패드(5)가 구비된다.
제 1의 게이트 패드(2)는 제 1의 FET의 게이트 또는 제어단자에 전기적으로 접속되는 한편, 제 1의 소스 패드(3)는 제 1의 FET의 소스 또는 입출력단자에 전기적으로 접속되어 있다.
유사하게, 제 2의 게이트 패드(4)는 제 2의 FET의 제 2의 게이트 또는 제어단자에 전기적으로 접속되는 한편, 제 2의 소스 패드(5)는 제 2의 FET의 소스 또는 입출력단자에 전기적으로 접속되어 있다.
또한, 제 2의 면은 도전필름(6)으로 완전히 피복되고, 드레인전극으로서 칩(1)의 각각의 FET의 드레인 또는 입출력단자에 공통으로 접속되어 있다.
이러한 방법으로 단일칩(1)의 두개의 FET의 드레인 단자는 도전필름(6)을 거쳐서 상호 접속되어 있다.
FET칩(1)의 회로배열은 도 6에 나타내는 바와 동등하다.
상술한 FET칩(1)은 예를들면 다음과 같은 방법으로 제조된다.
먼저, 실리콘 웨이퍼는 복수의 종래의 단일 FET칩의 치수에 대응하도록 제조된다.
그 후, FET를 형성하기 위한 공지의 웨이퍼공정을 실행한 후, 복수의 게이트 패드(2, 4)와 복수의 소스 패드(3, 5)가 실리콘 웨이퍼의 제 1의 면상의 소정의 위치에 형성된다.
그리고, 도전필름(6)이 실리콘 웨이퍼의 제 2의 면상에 완전히 형성된다.
최종적으로 각각 인접하는 두개의 FET를 포함하는 복수의 2중의 FET칩을 구비하기 위해 실리콘 웨이퍼는 절단된다.
즉, 도 1에 있어서의 가상선(도 1에 있어서의 이점쇄선)에 따른 자르는 단계가 필요치 않아, 노동력과 시간이 절감되어 제조비용을 감소시키는 결과가 된다.
도 3에 나타내는 바와 같이, 상술한 2중 FET칩(1)은 다음의 방법으로 회로기판(11)에 실장된다.
먼저, FET칩(1)은, 칩(1)의 도전필름(6)과 회로기판(11)간에 접착페이스트(12)를 적용하므로서 회로기판(11)상에 접착된다.
이때, 칩(1)의 두개의 FET의 드레인 단자가 도전필름(6)을 통하여 상호 전기적으로 접속되어 있기 때문에 회로기판(11)상에 칩(1)을 접착하기 위해 전기적으로 도전페이스트를 사용하는 것은 필수적인 것이 아니고, 회로기판(11)상에 도전필름[도 7의 금속박(62)]을 형성할 필요도 없다.
또, FET칩(1)의 패드(2∼5)는 회로기판(11)상에 사전에 형성된 도체패드(13∼16)에 금선(17)을 통하여 각각 전기적으로 접속된다.
본 실시예에서는 단지 그 사이의 전기저항을 감소시키기 위해 각 소스 패드(3, 5)를 각각의 하나의 도체패드(14, 16)에 접속하기 위해 3개의 금선(17)이 사용되었다.
그러나, 금선(17)의 수는 3개로 한정되는 것은 아니다.
상술한 실장공정에 따르면 회로기판(11)상에 단하나의 2중 FET칩(1)만을 접착시킬수가 있기 때문에 다이본딩의 단계는 절반이 되고, 이 또한, 비용절감에 공헌하게 된다.
또, 도전필름(6)이 FET칩(1)의 제 2의 면(1b)상에 형성되어 있기 때문에 회로기판(11)상에 칩(1)을 접착시키기 위해 고가의 도전페이스트를 사용할 필요가 없어 추가적인 비용절감을 실현할 수 있다.
또한, 2중 FET칩(1)은 두개의 FET가 단일칩에 결합되었기 때문에, 종래 2개의 FET칩을 사용하는 경우와 비교하여 칩간의 간극이 필요없게 되어 실장면적을 축소시킬 수 있다.
도 4 및 도 5는 회로기판(11)상에 FET칩(1)을 실장하는 다른 예를 나타내고 있다.
먼저, 땜납돌기와 같은 도전돌기(21)가 FET칩(1)의 각각의 패드(2∼5)에 공지의 방법으로 형성된다.
그리고, 칩(1)은 칩(1)의 제 1의 면(1a)이 도체패드(22∼25)가 대응하는 관계로 칩의 패드(2∼5)에 사전에 형성된 회로기판(11')을 향하도록 뒤집는다(도 5 참조).
최종적으로, 칩(1)은 회로기판(11')에 대해 압축되고, 땜납돌기(21)을 회로기판(11')의 도체패드(22∼24)에 용해시키기 위해 공지의 방법으로 가열하여 재유동을 일으키게 하며, 이에 의해 칩(1)의 각각의 패드(2∼5)와 회로기판(11')의 도체패드(22∼25)의 각각의 하나 사이의 전기적인 접속을 달성한다.
이 예에서는, 단지 그 사이의 전기저항을 감소시키기 위해, 각 소스 패드(3, 5)를 대응하는 도체패드(14, 16)에 접속하기 위해 두 개의 땜납돌기(21)가 사용되었다.
그러나, 땜납돌기(21)의 수는 둘로 한정되지 않는다.
상술한 땜납돌기(21)의 하향 실장의 땜납돌기(21)는 도 3의 실시예의 소스 패드(3, 5)가 금선(17)을 통해서 각각 도전패턴(23, 25)에 접속된 것과 비교하여 각 소스 패드(3, 5)와 각각의 하나의 도체패드(23, 25)간의 전기저항을 감소시킨다.
또, 도체패턴(22∼25)를 FET칩(1)의 배치위치의 내측에 배치할 수 있기 때문에, 도 3과 같이 와이어본딩을 위해 도체패턴(13∼16)을 FET칩(1)의 배치위치의 외측에 배치하는 경우와 비교하여 실장면적을 작게 할 수 있다.
또한, 와이어본딩의 필요 없음과 칩(1)의 패드(2∼5)가 비교적 크다는 사실에 기인하여, FET칩(1)의 하향 실장은 일반적인 칩실장기를 사용하므로서 간단히 수행되며, 그에 의해 FC용접기와 같은 특별한 실장장치의 필요성을 미연에 방지할 수 있다.
상기한 실시예에서 제 1의 게이트 패드(2)와 제 2의 게이트 패드(4)는 FET칩(1)의 제 1의 면(1a)상에 대각선적 관계로 배열되어 있고, 한편 제 1의 소스 패드(3)과 제 2의 소스 패드(5)도 또한 대각선적 관계로 배열되어 있다.
그러나, 제 1의 게이트 패드(2)와 제 2의 게이트 패드(4)는 제 1과 제 2의 테두리(A, B)에 수직인 가상선상에 배열될 수 있는 한편 제 1의 소스 패드(3)와 제 2의 소스 패드(5)는 제 1과 제 2의 테두리(A, B)와 수직인 다른 가상선상에 배열될 수 있다.
또한, 상기한 실시예에 나타낸 실제적으로 정방형의 칩(1)은 직사각형이나 다른 형태로 형성될 수 있다.
본 발명을 이상과 같이 설명했지만 이것은 많은 다른 방법으로 변경할 수 있는 것은 명백하며, 본 발명의 범위 및 정신을 일탈하지 않는다면, 첨부하는 특허청구범위에 포함될 것이다.
본 발명에 의하면, 제조비용이나 실장비용을 절감시킬수 있는 2중 전계효과 트랜지스터 및 그 실장방법이 제공된다.

Claims (14)

  1. 제 1의 면과 상기 제 1의 면과는 반대편의 제 2의 면을 포함하는 전계효과 트랜지스터 칩으로서,
    복수 조립된 전계효과 트랜지스터와,
    각각의 상기 전계효과 트랜지스터의 소스 단자와 전기적으로 접속된 제 1의 면상에 형성된 개개의 소스 패드와,
    각각의 상기 전계효과 트랜지스터의 게이트 단자와 전기적으로 접속된 제 1의 면상의 개개의 게이트 패드와,
    모든 전계효과 트랜지스터의 드레인 단자를 상호 전기적으로 접속하기 위해 제 2의 면상에 형성된 도전필름으로 구성되어 있는 것을 특징으로 하는 전계효과 트랜지스터 칩.
  2. 제 1항에 있어서,
    상기 각 전계효과 트랜지스터의 소스 패드와 게이트패드는 제 1의 면의 테두리에 인접해서 위치해 있는 것을 특징으로 하는 전계효과 트랜지스터 칩.
  3. 제 1항에 있어서,
    도전필름이 제 2의 면을 완전히 피복하는 것을 특징으로 하는 전계효과 트랜지스터 칩.
  4. 제 1항에 있어서,
    소스 패드가 게이트 패드 보다 긴 것을 특징으로 하는 전계효과 트랜지스터 칩.
  5. 제 1의 면과 상기 제 1의 면과는 반대편의 제 2의 면을 포함하는 2중 전계효과 트랜지스터 칩으로서,
    제 1과 제 2의 조립된 전계효과 트랜지스터와,
    제 1의 전계효과 트랜지스터의 소스 단자에 전기적으로 접속되어 있는 제 1의 면상에 형성된 제 1의 소스 패드와,
    제 1의 전계효과 트랜지스터의 게이트 단자에 전기적으로 접속되어 있는 제 1의 면상의 제 1의 게이트 패드와,
    제 2의 전계효과 트랜지스터의 소스 단자에 전기적으로 접속되어 있는 제 1의 면상에 형성된 제 2의 소스 패드와,
    제 2의 전계효과 트랜지스터의 게이트 단자에 전기적으로 접속되어 있는 제 1의 면상의 제 2의 게이트 패드와,
    제 1과 제 2의 전계효과 트랜지스터의 드레인 단자를 상호 전기적으로 접속하기 위해 제 2의 면상에 형성된 도전필름을 구비하고 있는 것을 특징으로 하는 2중 전계효과 트랜지스터 칩.
  6. 제 5항에 있어서,
    제 1의 면은 제 1의 테두리와 상기 제 1의 테두리와는 반대편의 제 2의 테두리를 포함하며, 제 1의 소스 패드와 제 1의 게이트 패드는 제 1의 테두리에 인접하여 위치하고, 제 2의 소스 패드와 제 2의 게이트 패드는 제 2의 테두리에 인접하여 위치하는 것을 특징으로 하는 2중 전계효과 트랜지스터 칩.
  7. 제 5항에 있어서,
    도전필름이 제 2의 면을 완전히 피복하는 것을 특징으로 하는 2중 전계효과 트랜지스터 칩.
  8. 제 5항에 있어서,
    각 제 1과 제 2의 소스 패드가 각 제 1과 제 2의 게이트 패드 보다 긴 것을 특징으로 하는 2중 전계효과 트랜지스터 칩.
  9. 칩은 제 1의 면과 상기 제 1의 면과는 반대인 제 2의 면을 포함하고, 칩은 복수의 조립된 전계효과 트랜지스터를 구비하며, 상기 제 1의 면상에 형성된 개개의 소스 패드는 상기 각 전계효과 트랜지스터의 소스 단자에 전기적으로 접속되고, 상기 제 1의 면상의 개개의 게이트 패드는 상기 각 전계효과 트랜지스터의 게이트 단자에 전기적으로 접속되며, 상기 제 2의 면에 형성된 도전필름은 모든 전계효과 트랜지스터의 드레인 단자를 상호 전기적으로 접속하고, 회로기판은 복수의 전계효과 트랜지스터의 소스 패드와 게이트 패드에 대응하는 관계로 복수의 도체패드로 형성되어 있는 회로기판상의 전계효과 트랜지스터 칩의 실장 방법으로서,
    회로기판의 도체패드가 칩의 외부에 위치하도록 하여 회로기판상에 칩의 도전필름을 접착시키는 단계와,
    칩의 각각의 소스 패드와 게이트 패드를 회로기판의 각각의 하나의 도체패드에 와이어본딩에 의해 전기적으로 접속하는 단계로 구성된 것을 특징으로 하는 회로기판상의 전계효과 트랜지스터 칩의 실장방법.
  10. 제 9항에 있어서,
    와이어본딩이 금선을 사용해서 이루어지는 것을 특징으로 하는 회로기판상의 전계효과 트랜지스터 칩의 실장방법.
  11. 제 10항에 있어서,
    칩의 각 소스 패드가 복수의 금선을 통하여 회로기판의 대응하는 하나의 도체패드에 전기적으로 접속되는 것을 특징으로 하는 회로기판상의 전계효과 트랜지스터 칩의 실장방법.
  12. 칩은 제 1의 면과 상기 제 1의 면과는 반대인 제 2의 면을 포함하고, 칩은 복수의 조립된 전계효과 트랜지스터를 구비하며, 제 1의 면상에 형성된 개개의 소스 패드는 상기 각 전계효과 트랜지스터의 소스 단자에 전기적으로 접속되고, 제 1의 면상의 게이트 패드는 상기 각 전계효과 트랜지스터의 게이트 단자에 전기적으로 접속되며, 제 2의 면에 형성된 도전필름은 모든 전계효과 트랜지스터의 드레인 단자를 상호 전기적으로 접속하고, 회로기판은 복수의 전계효과 트랜지스터의 소스 패드와 게이트 패드에 대응하는 관계로 복수의 도체패드로 형성되어 있는 회로기판상의 전계효과 트랜지스터 칩의 실장 방법으로서,
    칩의 소스 패드와 게이트 패드가 직접 대응하는 회로기판의 도체패드로 대향하도록 하여 회로기판에 대하여 칩을 배열하는 단계와,
    칩의 소스 패드와 게이트 패드를 도전돌기를 통하여 회로기판의 도체패드에 전기적으로 접속하는 단계로 구성된 것을 특징으로 하는 회로기판상의 전계효과 트랜지스터 칩의 실장방법.
  13. 제 12항에 있어서,
    각 도전돌기가 땜납돌기인 것을 특징으로 하는 회로기판상의 전계효과 트랜지스터 칩의 실장방법.
  14. 제 12항에 있어서,
    칩의 각 소스 패드가 복수의 도전돌기를 통하여 회로기판의 대응하는 하나의 도체패드에 전기적으로 접속되어 있는 것을 특징으로 하는 회로기판상의 전계효과 트랜지스터 칩의 실장방법.
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