JPH047866A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPH047866A JPH047866A JP10990290A JP10990290A JPH047866A JP H047866 A JPH047866 A JP H047866A JP 10990290 A JP10990290 A JP 10990290A JP 10990290 A JP10990290 A JP 10990290A JP H047866 A JPH047866 A JP H047866A
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- 239000011347 resin Substances 0.000 claims abstract description 22
- 239000000463 material Substances 0.000 claims description 7
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- 238000000034 method Methods 0.000 abstract description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はリードフレームのアイランド上に接着された回
路基板を有する混成集積回路装置に関する。
路基板を有する混成集積回路装置に関する。
［従来の技術］
第３図は従来の混成集積回路装置を示す断面図である。
この第３図に示すように、板状のリードフレーム１は中
央部分のアイランド２と、アイランド２の周囲に配置さ
れる複数の外部端子５とにより構成されている。アイラ
ンド２上には回路基板３が貼り付けられている。この回
路基板３上には複数個のＩＣチップ４が搭載されていて
、回路基板３上に設けられた電極（図示せず）と各ＩＣ
チップ４とがボンディングワイヤ６により電気的に接続
されている。また、回路基板３上に設けられた他の電極
（図示せず）と外部端子５とがボンディングワイヤ６に
より電気的に接続されている。そして、リードフレーム
１、回路基板３及びＩＣチップ４の周囲は、エポキシ樹
脂を固化させることにより形成されたエポキシ樹脂層７
により被覆されていて、このエポキシ樹脂層７により混
成集積回路装置が封止されるようになっている。
央部分のアイランド２と、アイランド２の周囲に配置さ
れる複数の外部端子５とにより構成されている。アイラ
ンド２上には回路基板３が貼り付けられている。この回
路基板３上には複数個のＩＣチップ４が搭載されていて
、回路基板３上に設けられた電極（図示せず）と各ＩＣ
チップ４とがボンディングワイヤ６により電気的に接続
されている。また、回路基板３上に設けられた他の電極
（図示せず）と外部端子５とがボンディングワイヤ６に
より電気的に接続されている。そして、リードフレーム
１、回路基板３及びＩＣチップ４の周囲は、エポキシ樹
脂を固化させることにより形成されたエポキシ樹脂層７
により被覆されていて、このエポキシ樹脂層７により混
成集積回路装置が封止されるようになっている。
［発明が解決しようとする課題］
しかしながら、上述した従来の混成集積回路装置におい
ては、多端子化に伴って外部端子５の数が例えば１２０
本という多数になると、回路基板３上の電極と外部端子
５との間を接続するボンディングワイヤ６も少なくとも
１２０本という多数必要である。また、マイコン及び
ゲートアレイのように電極数が比較的多いＩＣチップ４
を複数個搭載する場合には、回路基板３上の電極とＩＣ
チップ４との間に接続されるボンディングワイヤ６は更
に１００本以上必要である。このため、装置全体で使用
されるボンディングワイヤ６は２００本以上になる。こ
の場合、ボンディングワイヤ６の１本当りの接続に要す
る時間を例えば約０．５秒とすると、装置全体をワイヤ
ボンディングするのに約２分以上かかってしまうという
問題点がある。更に、この傾向は多端子化が進むにつれ
て顕著に現われる。
ては、多端子化に伴って外部端子５の数が例えば１２０
本という多数になると、回路基板３上の電極と外部端子
５との間を接続するボンディングワイヤ６も少なくとも
１２０本という多数必要である。また、マイコン及び
ゲートアレイのように電極数が比較的多いＩＣチップ４
を複数個搭載する場合には、回路基板３上の電極とＩＣ
チップ４との間に接続されるボンディングワイヤ６は更
に１００本以上必要である。このため、装置全体で使用
されるボンディングワイヤ６は２００本以上になる。こ
の場合、ボンディングワイヤ６の１本当りの接続に要す
る時間を例えば約０．５秒とすると、装置全体をワイヤ
ボンディングするのに約２分以上かかってしまうという
問題点がある。更に、この傾向は多端子化が進むにつれ
て顕著に現われる。
これにより、生産能力が低下したり、又は生産性を維持
するためにワイヤボンダ等の新規設備を導入する必要性
が生じて、混成集積回路装置の製造コストが高くなって
しまう。
するためにワイヤボンダ等の新規設備を導入する必要性
が生じて、混成集積回路装置の製造コストが高くなって
しまう。
本発明はかかる問題点に鑑みてなされたものであって、
回路基板の電極と外部端子との接続に要する時間を短縮
することができる混成集積回路装置を提供することを目
的とする。
回路基板の電極と外部端子との接続に要する時間を短縮
することができる混成集積回路装置を提供することを目
的とする。
［課題を解決するための手段］
本発明に係る混成集積回路装置は、アイランド及びこの
アイランドの周囲に配置される複数の外部端子からなる
リードフレームと、前記アイランド上に接着された回路
基板と、この回路基板上に搭載されたＩＣチップと、前
記外部端子と前記回路基板との間に埋設された絶縁性樹
脂層と前記絶縁性樹脂層上にパターン形成され前記回路
基板の電極と前記外部端子とを接続する導電性ペースト
層とを存することを特徴とする。
アイランドの周囲に配置される複数の外部端子からなる
リードフレームと、前記アイランド上に接着された回路
基板と、この回路基板上に搭載されたＩＣチップと、前
記外部端子と前記回路基板との間に埋設された絶縁性樹
脂層と前記絶縁性樹脂層上にパターン形成され前記回路
基板の電極と前記外部端子とを接続する導電性ペースト
層とを存することを特徴とする。
［作用コ
本発明においては、リードフレームの外部端子と、前記
リードフレームのアイランド上に接着された回路基板と
の間に絶縁性樹脂層が埋設されている。そして、前記回
路基板の電極と前記外部端子とは前記絶縁性樹脂層上に
パターン形成された導電性ペースト層により電気的に接
続されている。
リードフレームのアイランド上に接着された回路基板と
の間に絶縁性樹脂層が埋設されている。そして、前記回
路基板の電極と前記外部端子とは前記絶縁性樹脂層上に
パターン形成された導電性ペースト層により電気的に接
続されている。
この導電性ペースト層はスクリーン印刷法等により形成
することができる。このため、前記外部端子と前記回路
基板の電極との接続に要する時間は、従来のようにボン
ディングワイヤを使用して個別的に接続する場合に比し
て大幅に短縮することができる。また、スクリーン印刷
法を使用する場合、複数個の混成集積回路装置に対して
同時に導電性ペースト層を形成することができるので、
作業時間をより一層短縮できる。従って、混成集積回路
装置の生産性を向上させることができ、その製造コスト
を低減することができる。
することができる。このため、前記外部端子と前記回路
基板の電極との接続に要する時間は、従来のようにボン
ディングワイヤを使用して個別的に接続する場合に比し
て大幅に短縮することができる。また、スクリーン印刷
法を使用する場合、複数個の混成集積回路装置に対して
同時に導電性ペースト層を形成することができるので、
作業時間をより一層短縮できる。従って、混成集積回路
装置の生産性を向上させることができ、その製造コスト
を低減することができる。
また、本発明においては、前記外部端子及び前記アイラ
ンドを含む領域の前記リードフレームの下面に基材を接
着して設けてもよい。この場合、前記基材により前記絶
縁性樹脂層が保持されるため、前記リードフレームの下
面側に前記絶縁性樹脂層がはみ出すことを防止できる。
ンドを含む領域の前記リードフレームの下面に基材を接
着して設けてもよい。この場合、前記基材により前記絶
縁性樹脂層が保持されるため、前記リードフレームの下
面側に前記絶縁性樹脂層がはみ出すことを防止できる。
これにより、ワイヤボンダ及びＩＣチップマウンタ等の
ステージ部の設計が容易になるので、混成集積回路装置
の製造に使用する治工具を安価で導入することができる
。
ステージ部の設計が容易になるので、混成集積回路装置
の製造に使用する治工具を安価で導入することができる
。
なお、本発明においては、絶縁性樹脂層は高粘度の液状
又は固形状のいずれの状態であってもよい。
又は固形状のいずれの状態であってもよい。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の第１の実施例に係る混成集積回路装置
を示す断面図である。第１図において第３図と同一物に
は同一符号を付してその部分の詳細な説明は省略する。
を示す断面図である。第１図において第３図と同一物に
は同一符号を付してその部分の詳細な説明は省略する。
第１図に示すように、外部端子５とアイランド２及び回
路基板３との間隙に絶縁性樹脂を埋め込んで絶縁性樹脂
層８が成形されている。この絶縁性樹脂としては、例え
ばエポキシ樹脂を使用することができ、絶縁性樹脂層８
は高粘度の液状又は固形状のいずれの状態であってもよ
い。そして、この絶縁性樹脂層８上には例えば銀を含有
する導電性ペースト層９がパターン形成されていて、導
電性ペースト層９により外部端子５と回路基板３上の電
極（図示せず）とが電気的に接続されている。この導電
性ペースト層９は、スクリーン印刷法等により形成する
ことができる。例えば、外部端子５の配列ピッチが０．
６乃至０．８１である場合、これに対応させてパターン
形成される導電性ペースト層９はスクリーン印刷法によ
り容易に形成することができる。また、第３図とは異な
って、外部端子５と回路基板３上の電極との接続におい
てボンディングワイヤ６は使用されていない。
路基板３との間隙に絶縁性樹脂を埋め込んで絶縁性樹脂
層８が成形されている。この絶縁性樹脂としては、例え
ばエポキシ樹脂を使用することができ、絶縁性樹脂層８
は高粘度の液状又は固形状のいずれの状態であってもよ
い。そして、この絶縁性樹脂層８上には例えば銀を含有
する導電性ペースト層９がパターン形成されていて、導
電性ペースト層９により外部端子５と回路基板３上の電
極（図示せず）とが電気的に接続されている。この導電
性ペースト層９は、スクリーン印刷法等により形成する
ことができる。例えば、外部端子５の配列ピッチが０．
６乃至０．８１である場合、これに対応させてパターン
形成される導電性ペースト層９はスクリーン印刷法によ
り容易に形成することができる。また、第３図とは異な
って、外部端子５と回路基板３上の電極との接続におい
てボンディングワイヤ６は使用されていない。
本実施例においては、導電性ペースト層９はスクリーン
印刷法等により形成することができる。
印刷法等により形成することができる。
このため、外部端子５と回路基板３上の電極との接続に
要する時間は、従来のようにボンディングワイヤを使用
して個別的に接続する場合に比して約１／２に短縮する
ことができる。
要する時間は、従来のようにボンディングワイヤを使用
して個別的に接続する場合に比して約１／２に短縮する
ことができる。
第２図は本発明の第２の実施例に係る混成集積回路装置
を示す断面図である。第２図において第１図と同一物に
は同一符号を付してその部分の詳細な説明は省略する。
を示す断面図である。第２図において第１図と同一物に
は同一符号を付してその部分の詳細な説明は省略する。
本実施例においては、外部端子５及びアイランド２に跨
がるようにして、基材１０が接着剤によりリードフレー
ム１の下面に貼り付けられている。
がるようにして、基材１０が接着剤によりリードフレー
ム１の下面に貼り付けられている。
このため、絶縁性樹脂層８は、基材１０により保持され
るため、リードフレーム１の下面側にはみ出して形成さ
れることがない。従って、本実施例は、第１の実施例と
同様の効果を奏するのに加えて、混成集積回路装置の組
立作業が容易になるという効果も奏する。
るため、リードフレーム１の下面側にはみ出して形成さ
れることがない。従って、本実施例は、第１の実施例と
同様の効果を奏するのに加えて、混成集積回路装置の組
立作業が容易になるという効果も奏する。
［発明の効果コ
以上説明したように本発明によれば、リードフレームの
外部端子と前記リードフレームのアイランド上に接着さ
れた回路基板との間に絶縁性樹脂層が埋設され、前記回
路基板上に設けられた電極と前記外部端子とは前記絶縁
性樹脂層上にパターン形成された導電性ペースト層によ
り接続されるから、前記外部端子と前記回路基板上の電
極との接続に要する時間を従来に比して著しく短縮する
ことができる。従って、混成集積回路装置の生産性を向
上させることができ、その製造コストを低減することが
できる。
外部端子と前記リードフレームのアイランド上に接着さ
れた回路基板との間に絶縁性樹脂層が埋設され、前記回
路基板上に設けられた電極と前記外部端子とは前記絶縁
性樹脂層上にパターン形成された導電性ペースト層によ
り接続されるから、前記外部端子と前記回路基板上の電
極との接続に要する時間を従来に比して著しく短縮する
ことができる。従って、混成集積回路装置の生産性を向
上させることができ、その製造コストを低減することが
できる。
第１図は本発明の第１の実施例に係る混成集積回路装置
を示す断面図、第２図は本発明の第２の実施例に係る混
成集積回路装置を示す断面図、第３図は従来の混成集積
回路装置を示す断面図である。 １；リードフレーム、２；アイランド、３；回路基板、
４；ＩＣチップ、５：外部端子、６；ボンディングワイ
ヤ、７；エポキシ樹脂層、８；絶縁性樹脂層、９；導電
性ペースト層、１０；基材１１ リードフレーム ６、 ポジチー７７）１ヤ ５、外ｌ１ｌｌ傭乎 １０、基材 第 図
を示す断面図、第２図は本発明の第２の実施例に係る混
成集積回路装置を示す断面図、第３図は従来の混成集積
回路装置を示す断面図である。 １；リードフレーム、２；アイランド、３；回路基板、
４；ＩＣチップ、５：外部端子、６；ボンディングワイ
ヤ、７；エポキシ樹脂層、８；絶縁性樹脂層、９；導電
性ペースト層、１０；基材１１ リードフレーム ６、 ポジチー７７）１ヤ ５、外ｌ１ｌｌ傭乎 １０、基材 第 図
Claims (2)
- （１）アイランド及びこのアイランドの周囲に配置され
る複数の外部端子からなるリードフレームと、前記アイ
ランド上に接着された回路基板と、この回路基板上に搭
載されたＩＣチップと、前記外部端子と前記回路基板と
の間に埋設された絶縁性樹脂層と、この絶縁性樹脂層上
にパターン形成され前記回路基板の電極と前記外部端子
とを接続する導電性ペースト層とを有することを特徴と
する混成集積回路装置。 - （２）前記外部端子及び前記アイランドを含む領域の前
記リードフレームの下面に接着された基材を有すること
を特徴とする請求項１に記載の混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10990290A JPH047866A (ja) | 1990-04-25 | 1990-04-25 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10990290A JPH047866A (ja) | 1990-04-25 | 1990-04-25 | 混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047866A true JPH047866A (ja) | 1992-01-13 |
Family
ID=14522056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10990290A Pending JPH047866A (ja) | 1990-04-25 | 1990-04-25 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH047866A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7152316B2 (en) | 2003-12-24 | 2006-12-26 | Sanyo Electric Co., Ltd. | Hybrid integrated circuit device and method of manufacturing the same |
-
1990
- 1990-04-25 JP JP10990290A patent/JPH047866A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7152316B2 (en) | 2003-12-24 | 2006-12-26 | Sanyo Electric Co., Ltd. | Hybrid integrated circuit device and method of manufacturing the same |
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