JP2542675B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2542675B2
JP2542675B2 JP63136992A JP13699288A JP2542675B2 JP 2542675 B2 JP2542675 B2 JP 2542675B2 JP 63136992 A JP63136992 A JP 63136992A JP 13699288 A JP13699288 A JP 13699288A JP 2542675 B2 JP2542675 B2 JP 2542675B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
board
sheet
lead pattern
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63136992A
Other languages
English (en)
Other versions
JPH01305527A (ja
Inventor
孝訓 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP63136992A priority Critical patent/JP2542675B2/ja
Publication of JPH01305527A publication Critical patent/JPH01305527A/ja
Application granted granted Critical
Publication of JP2542675B2 publication Critical patent/JP2542675B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Description

【発明の詳細な説明】 〔概要〕 ボード上に半導体チップを搭載するチップ・オン・ボ
ードの改良に関し、 簡単且つ容易に調達可能なリードパターンを形成した
シートを介在させることにより、良品の半導体チップを
不良として扱うことなく、ボードの変形においても半導
体チップに加わる外力をやわらげ、半導体チップの不良
を減少させ、半導体チップの組立歩留まりを向上させる
ことが可能な半導体装置の提供を目的とし、 半導体チップと、リードパターンが表面に形成され、
フレキシビリティを有するシートとを有し、前記シート
表面に前記半導体チップが搭載され、該半導体チップが
前記リードパターンに電気的に接続され、前記シートの
表面に搭載された該半導体チップをレジンで覆う封止部
が形成され、前記シート表面に形成されたリードパター
ンが、ボード表面に形成されたリードパターンに圧着に
より接続され、該ボード表面に前記封止部が搭載されて
なるよう構成する。
〔産業上の利用分野〕
本発明は、半導体装置に係り、特にボードに半導体チ
ップを搭載するチップ・オン・ボード(以下、COBと略
称する。)の改良に関するものである。
従来のCOBの半導体チップの実装方法は、銀ペースト
或いは接着剤を用いてボードに半導体チップを固定し、
ボードのリードパターンと半導体チップのパッド部とを
ワイヤにより接続している。
この方法においては、搭載する半導体チップの数が増
加して複数になると、半導体チップの交換が不可能であ
るため、その中の一つでも不良になった場合には、この
ボードに搭載した他の良品の半導体チップも、共に不良
として扱わねばならなくなる。
以上のような状況からボードに搭載した半導体チップ
の交換が可能で、一枚のボードに搭載した半導体チップ
の一部が不良になっても残りの良品の半導体チップを共
に不良として扱われないようにすることが可能な半導体
装置が要望されている。
〔従来の技術〕
従来のCOBの実装方法を半導体チップが三個の場合に
つき第4図〜第5図により説明する。
第4図に示すように、ボード15の一端にはこのボード
15を使用する機器のソケットに挿入する端子16が設けら
れており、半導体チップ11を接着して固定する位置に
は、第5図に示す半導体チップ11のパッド部11aに対応
したリードパターン15aが図示のようにボード15に設け
られている。
半導体チップ11を実装する場合には、まず第5図に示
すようにボード15の半導体チップ11の搭載位置に設けた
金属パターン15bに、半導体チップ11を銀ペースト或い
は接着剤を用いて固定し、つぎにボード15のリードパタ
ーン15aと半導体チップ11のパッド部11aとをワイヤ13に
より接続している。
その後レジン14を半導体チップ11及びワイヤ13の上に
塗布し、半導体チップ11のボード15への実装が完了す
る。
〔発明が解決しようとする課題〕
以上説明の従来のCOBの実装方法においては、銀ペー
スト或いは接着剤を用いてボードに半導体チップを固定
し、半導体チップのパッド部とボードのリードパターン
とをワイヤを用いて直接接続しているため、ボードの曲
がり等の変形により半導体チップが損傷を受けることが
あり、また、組立工程の不良が発生した場合には、半導
体チップの交換が不可能であり、特に複数の半導体チッ
プを搭載した場合にはその内の一個でも不良になると、
残りの半導体チップが良品であっても不良として扱わね
ばならなくなるという問題点がある。
本発明は以上のような状況から簡単且つ容易に調達可
能なリードパターンを形成したシートを介在させること
により、良品の半導体チップを不良として扱うことな
く、ボードの変形においても半導体チップに加わる外力
をやわらげ、半導体チップの不良を減少させ、半導体チ
ップの組立歩留まりを向上させることが可能な半導体装
置の提供を目的としたものである。
〔課題を解決するための手段〕
上記問題点は、半導体チップと、リードパターンが表
面に形成され、フレキシビリティを有するシートとを有
し、このシート表面にこの半導体チップが搭載され、半
導体チップがこのリードパターンに電気的に接続され、
このシートの表面に搭載された半導体チップをレジンで
覆う封止部が形成され、このシート表面に形成されたリ
ードパターンが、ボード表面に形成されたリードパター
ンに圧着により接続され、このボード表面に封止部が搭
載されてなる本発明による半導体装置によって解決され
る。
〔作用〕
即ち本発明においては、リードパターンを形成したフ
レキシビリティを有するシートに半導体チップを接着
し、この半導体チップのパッド部とこのシートのリード
パターンとをワイヤを用いるワイヤボンディングにより
接続し、このシートの周辺部のリードパターンを除く全
面にレジンを塗布して覆い、このシートのリードパター
ンに対応してボードに設けたリードパターンと、このシ
ートのリードパターンとを圧着して配線を形成する。
したがって、半導体チップのシートへの接着工程或い
はワイヤボンディング工程において不良が発生した場合
には、その半導体チップ及びシートのみを不良とするの
で、この工程において不良とならなかった半導体チップ
及びシートはすべてボードに搭載でき、良品の半導体チ
ップを不良品として扱わずに済むので、組立歩留まりを
向上させることが可能となる。
また、半導体チップを直接ボードに接着しないので、
半導体チップにボードの変形に起因する障害が波及する
のを防止することが可能となる。
〔実施例〕
以下第1図〜第3図について本発明の一実施例を説明
する。
第1図に示すようにポリイミドよりなる厚さ100μm
のシート2の中央に、半導体チップ1を接着する領域を
取り囲みリードパターン2aが設けられており、例えばガ
ラス・エポキシ樹脂よりなり回路配線が形成されたボー
ド5へ搭載する際の位置決め孔2bが穿孔されている。
このリードパターン2aは厚さ50μmの銅よりなり、そ
の表面の両端の結線に必要な部分に金メッキを施したも
のである。
まず、図示のようにこのシート2の中央にリードパタ
ーン2aと同時に形成した金属パターンに半導体チップ1
を銀ペースト或いは接着剤を用いて固定し、つぎにワイ
ヤ3を用いて半導体チップ1のパッド部1aとシート2の
リードパターン2aとをワイヤボンディングし、最後にボ
ード5との接続に必要な周囲のリードパターン2aを除く
全面にレジンを塗布してレジン4を形成する。
このようにして形成した半導体チップ組立を、第2図
に示すようにボード5に設けた位置決めピン5bにシート
2の位置決め孔2bを合わせ、ボード5に形成したリード
パターン5aとシート2のリードパターン2aとを対峙さ
せ、第3図に示すようにゴム等の弾力性を有する圧着治
具7を用いて圧着して接続する。
このように、まずシート2に半導体チップ1を接着し
てワイヤボンディングを行うから、この工程で発生した
不良は廃棄し、良品のみをボード5に圧着して接続する
ことができるので、従来のように良品を不良品として扱
わないから、著しく半導体チップ1の組立歩留まりを向
上させることが可能となる。
なお、このシート2への半導体チップ1の搭載は、上
記手段の他に半導体チップ1の表面に形成したバンプ端
子にTAB方式で接続したリードを、シート2のリードパ
ターン2aのパッドに接着して行ってもよい。
〔発明の効果〕
以上の説明から明らかなように本発明によれば、極め
て簡単な構造のリードパターンを有するフレキシブルシ
ートを介在させて半導体装置が形成されるから、ボード
の曲がり等の変形から半導体チップの損傷を防ぐことが
できる。また、半導体チップ付け及びワイヤボンディン
グの工程での良品のみを用い、この良品の半導体チップ
組立をボードに取付けることが可能となるので、良品の
半導体チップを不良として扱わずに済み、著しくCOBの
実装歩留まりを向上することが可能となる等の利点があ
り、著しい経済的及び、信頼性向上の効果が期待でき工
業的には極めて有用なものである。
【図面の簡単な説明】
第1図は本発明による一実施例の半導体装置にに係る
図、 第2図は本発明による半導体装置の一実施例に係る図、 第3図は本発明による半導体チップ組立のボードへの圧
着状態を示す側断面図、 第4図は従来のCOBの実装方法を示す図、 である。 図において、 1は半導体チップ、1aはパッド部、2はシート、2aはリ
ードパターン、2bは位置決め孔、3はワイヤ、4はレジ
ン、5はボード、5aはリードパターン、5bは位置決めピ
ン、6は端子、7は圧着治具、 を示す。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体チップ(1)と、リードパターン
    (2a)が表面に形成され、フレキシビリティを有するシ
    ート(2)とを有し、 前記シート(2)表面に前記半導体チップ(1)が搭載
    され、該半導体チップ(1)が前記リードパターン(2
    a)に電気的に接続され、前記シート(2)の表面に搭
    載された該半導体チップ(1)をレジン(4)で覆う封
    止部が形成され、前記シート(2)表面に形成されたリ
    ードパターン(2a)が、ボード(5)表面に形成された
    リードパターン(5a)に圧着により接続され、該ボード
    (5)表面に前記封止部が搭載されてなることを特徴と
    する半導体装置。
JP63136992A 1988-06-02 1988-06-02 半導体装置 Expired - Lifetime JP2542675B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63136992A JP2542675B2 (ja) 1988-06-02 1988-06-02 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63136992A JP2542675B2 (ja) 1988-06-02 1988-06-02 半導体装置

Publications (2)

Publication Number Publication Date
JPH01305527A JPH01305527A (ja) 1989-12-08
JP2542675B2 true JP2542675B2 (ja) 1996-10-09

Family

ID=15188253

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63136992A Expired - Lifetime JP2542675B2 (ja) 1988-06-02 1988-06-02 半導体装置

Country Status (1)

Country Link
JP (1) JP2542675B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5586010A (en) * 1995-03-13 1996-12-17 Texas Instruments Incorporated Low stress ball grid array package

Also Published As

Publication number Publication date
JPH01305527A (ja) 1989-12-08

Similar Documents

Publication Publication Date Title
US5633533A (en) Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto
JP3238004B2 (ja) 半導体装置の製造方法
JPH04277636A (ja) 半導体装置とその製造方法及びこれに用いる接合体
US6037662A (en) Chip scale package
JPH0455341B2 (ja)
US5196992A (en) Resin sealing type semiconductor device in which a very small semiconductor chip is sealed in package with resin
JP2542675B2 (ja) 半導体装置
JP2002026223A (ja) 樹脂封止型半導体装置およびその製造方法
JPH088385A (ja) 樹脂封止型半導体装置
KR100769204B1 (ko) 반도체 패키지 및 그 제조방법
JP2002289741A (ja) 半導体装置
EP0414257B1 (en) Resin sealing type semiconductor device in which a very small semiconductor chip is sealed in package with resin
JPH034543A (ja) 半導体装置
JPH11176849A (ja) 半導体装置の製造方法
JPH0451056B2 (ja)
JPS63185035A (ja) 半導体装置
US6323541B1 (en) Structure for manufacturing a semiconductor die with copper plated tapes
JP2718299B2 (ja) 大規模集積回路
JPH04326747A (ja) 部品実装方法
JP2698452B2 (ja) 樹脂封止型半導体装置及びその組立方法
JPH1022329A (ja) 半導体装置
JPH04278548A (ja) 樹脂封止型半導体装置
KR200179421Y1 (ko) 적층형 반도체 패캐이지
CN111435653A (zh) 简易型电路板与芯片的封装结构
JPS63117437A (ja) 半導体チツプ