JP4175980B2 - 高周波用電力半導体装置 - Google Patents

高周波用電力半導体装置 Download PDF

Info

Publication number
JP4175980B2
JP4175980B2 JP2003299994A JP2003299994A JP4175980B2 JP 4175980 B2 JP4175980 B2 JP 4175980B2 JP 2003299994 A JP2003299994 A JP 2003299994A JP 2003299994 A JP2003299994 A JP 2003299994A JP 4175980 B2 JP4175980 B2 JP 4175980B2
Authority
JP
Japan
Prior art keywords
power semiconductor
main terminal
semiconductor device
terminal portion
main
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003299994A
Other languages
English (en)
Other versions
JP2005072250A (ja
Inventor
慶久 小栗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2003299994A priority Critical patent/JP4175980B2/ja
Publication of JP2005072250A publication Critical patent/JP2005072250A/ja
Application granted granted Critical
Publication of JP4175980B2 publication Critical patent/JP4175980B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Wire Bonding (AREA)

Description

本発明は、半導体素子を有して高周波スイッチングに使用される電力用半導体装置に関する。
従来の電力用半導体装置では、放熱板上に、はんだを介して導電性の板材を有した絶縁性のセラミック基板が構成される。更にそれら基板・導電性板材上にはんだを介してスイツチング用素子が構成され、それら素子の各々は周知のワイヤ配線により結線されている。
このような電力用半導体装置において、外部出力用電極は、1枚の銅材若しくはアルミニウム材などをプレス加工して形成される。該電極は、ケース内に挿入、若しくははんだ付けされている。
このような従来の電力用半導体装置における外部出力用電極は、1枚の導電材から構成されているので、高周波動作による表皮効果に対応するためには電極の幅を増加させねばならない。そうすると結果としてパッケージサイズが大きくなってしまう、という問題点があった。
特許文献1では、高周波領域にて使用される伝送線路において、表皮効果による抵抗増加を低減するために、誘電膜を介して複数積層することが記載されている。特許文献2では、半導体電力変換装置の主回路導体を表皮効果対策として絶縁コーティングした薄板導体を複数枚積層することが記載されている。特許文献3では、高周波用IC、又はトランジスタのリードを表皮効果対策として積層したものが記載されている。更に、特許文献4では、パワーモジュールの電極端子の表皮効果対策として表面積を増加させること、具体的にはスリットを設けることが記載されている。
特開平9−93005号公報 特開平8−149795号公報 特開昭62−219648号公報 特開平6−61409号公報
本発明は、外部出力用電極を備える電力用半導体装置において、パッケージサイズを増大することなく、外部出力用電極の表面積を増加させ表皮効果に十全に対応することを目的とする。
本発明は、上記の目的を達成するために為されたものである。本発明に係る電力用半導体装置は、
電力用半導体素子を囲鐃する樹脂製のケースで前記電力用半導体素子の主電流を流す複数の主端子を支持し、
該主端子が、内側端部に前記電力用半導体素子と接続するボンディングワイヤの一端をボンディングする領域をなす大幅主端子部と、該大幅主端子部から延在しその延在端が前記ケースより突出し外部接続部をなす小幅主端子部とで形成された電力用半導体装置において、
前記小幅主端子部は、前記ケースと同一材質の絶縁層を介して複数の導電材を対向して配設された積層電極を含み、このことにより主端子の表面積を増大すると共に、
隣接する前記大幅主端子部は、夫々間に絶縁材を挟むようにして、配設され、
複数の前記主端子は前記電力用半導体装置への設定において個々に独立していることを特徴とする。
本発明を利用することにより、以下のような効果を得ることができる。
主端子として、大幅主端子部と小幅主端子部とを設け、その大幅主端子部を絶縁層を介し重ね合せると共に、外部接続部を小幅としたので、隣接する主端子を接近させ配設することができる。よって、パッケージサイズの小型化を図り得るだけでなく、小幅主端子部を絶縁層を介し分離し主電流を分流させるので、高周波電流を流す場合表皮効果による電流集中が分散され、抵抗値の低減による損失低減を図ることができる。また、絶縁層をパッケージのケースの成形と同時に行ない得るので、積層主端子の製作や固定を容易且つ廉価とすることができる。
主端子が薄板であっても電流容量を著しく増大できる電力用半導体装置を簡単な構造で提供できる。
以下において、図面を参照しつつ本発明に係る好適な実施の形態を説明する。
実施の形態1.
図1は、本発明の実施の形態1に係る電力用半導体装置の平面図である。ベース板2上にセラミックス基板6が設定され、更に該セラミックス基板6上に、半導体素子8やダイオード10が設置される。結線のためにワイヤ12が利用されている。半導体装置全体はケース4により覆われる。
この実施の形態1における電力用半導体装置では、外部出力用電極14としてインサート式の積層電極が利用されている。図2は、図1の電力用半導体装置の“BB”での、(1)縦断面図と、(2)そのうちの外部出力用電極14の拡大図である。図2に示すように、外部出力用電極14は、主として導電材から構成されているが内部に絶縁層16を挟み込む。このように絶縁層16を導電材の内部に挟み込むことによって、外部出力用電極14の表面積が増大し、よって表皮効果に十全に対応できる。
なお、図2(2)の外部出力用電極14は、複数の(2枚の)導電板を接合して形成されている。
図5は、実施の形態1における外部出力用電極14の導電材部分の斜視図を示す。図5の該導電材部分は、銅材板やアルミニウム板から適宜折り曲げられて形成されている。このとき絶縁層が充填されるべき隙間が設けられる。図5(1)(2)に明確に示されるように、外部出力用電極14は、大幅主端子部34と小幅主端子部32とから構成される。上記の折り曲げが完成すると、小幅主端子部32の折り返しの先端部は半田28により大幅主端子部34表面に固定される。このように絶縁層16を挟むべき隙間を含む小幅主端子部32は導電材の折り曲げにより形成されてもよいし、導電材の貼り合わせにより形成されてもよい(図2(2)参照)。
また、大幅主端子部34は、各種素子と接続するためのボンディングワイヤ26の一端をボンデイングする領域をなす(図4参照)。
外部出力用電極14の電力用半導体装置への設定において、外部出力用電極14は個々に独立していることから、それら外部出力用電極14の間隔を詰めることにより、装置全体を十分に小さいパッケージサイズとすることができる。このとき大幅主端子部34同士が重なることがあり得るが、そのような場合には間に絶縁材(層)を挟むようにすればよい。
図4は、図5の外部出力用電極14が設けられた電力用半導体装置における縦断面図である。特に、外部出力用電極14の小幅主端子部32を縦断する断面図である。小幅主端子部32の周囲は絶縁材16で固定されるが、小幅主端子部32に形成される隙間にも同じ絶縁材が層16をなして充填される。
図3は、(1)実施の形態1に係る外部出力用電極14が設けられた電力用半導体装置の斜視図と、(2)その一部の拡大図である。(1)に示される電力用半導体装置において、例えば、図の点線に沿って電極14を折り曲げ、ブスバと接続する部位を形成することができる(図3(2))。図3(1)に示される外部出力用電極14にて、絶縁層16の上端部に一致して折り曲げ位置を設定するのは、その折り曲げ位置より上方はブスバ18と接合するため電流容量増加が不要であるからである。
図3(2)は、外部出力用電極14とブスバ18との接合例を示す。外部出力用電極14の上端部は適宜折り曲げられている。ブスバ18と外部出力用電極14とには孔(ブスバ孔22と電極孔24)が空けられ、それら孔を貫くねじ20により外部出力用電極14とブスバ18との接合が固定される。
本発明の実施の形態1に係る電力用半導体装置の平面図である。 図1の電力用半導体装置の“BB”での、(1)縦断面図と、(2)そのうちの外部出力用電極の拡大図である。 (1)実施の形態1に係る外部出力用電極が設けられた電力用半導体装置の斜視図と、(2)その一部の拡大図である。 外部出力用電極が設けられた電力用半導体装置における縦断面図である。 実施の形態1における外部出力用電極の導電材部分の斜視図を示す。
符号の説明
2 ベース板、 4 ケース、 6 セラミックス基板、 8 素子、 10 ダイオード、 12 ワイヤ、 14 インサート積層電極、 16 絶縁層、 18 ブスバ、 20 ねじ、 22 ブスバ孔、 24 電極孔、 26 ボンディングワイヤ、 28 半田、 30 ナット、 32 小幅主端子部、 34 大幅主端子部。

Claims (2)

  1. 電力用半導体素子を囲鐃する樹脂製のケースで前記電力用半導体素子の主電流を流す複数の主端子を支持し、
    該主端子が、内側端部に前記電力用半導体素子と接続するボンディングワイヤの一端をボンディングする領域をなす大幅主端子部と、該大幅主端子部から延在しその延在端が前記ケースより突出し外部接続部をなす小幅主端子部とで形成された電力用半導体装置において、
    前記小幅主端子部は、前記ケースと同一材質の絶縁層を介して複数の導電材を対向して配設された積層電極を含み、このことにより主端子の表面積を増大すると共に、
    隣接する前記大幅主端子部は、夫々間に絶縁材を挟むようにして、配設され、
    複数の前記主端子は前記電力用半導体装置への設定において個々に独立していることを特徴とする電力用半導体装置。
  2. 延在端を折り曲げ、その先端を大幅主端子部まで折り返し、該折り返しの先端部を前記大幅主端子部表面に固定させたことを特徴とする請求項1に記載の電力用半導体装置。
JP2003299994A 2003-08-25 2003-08-25 高周波用電力半導体装置 Expired - Fee Related JP4175980B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003299994A JP4175980B2 (ja) 2003-08-25 2003-08-25 高周波用電力半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003299994A JP4175980B2 (ja) 2003-08-25 2003-08-25 高周波用電力半導体装置

Publications (2)

Publication Number Publication Date
JP2005072250A JP2005072250A (ja) 2005-03-17
JP4175980B2 true JP4175980B2 (ja) 2008-11-05

Family

ID=34405066

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003299994A Expired - Fee Related JP4175980B2 (ja) 2003-08-25 2003-08-25 高周波用電力半導体装置

Country Status (1)

Country Link
JP (1) JP4175980B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7817374B2 (en) 2007-05-01 2010-10-19 Tdk Corporation Thin film device with lead conductor film of increased surface area

Also Published As

Publication number Publication date
JP2005072250A (ja) 2005-03-17

Similar Documents

Publication Publication Date Title
JP5169353B2 (ja) パワーモジュール
TWI579982B (zh) 功率模組封裝結構
JP2005302951A (ja) 電力用半導体装置パッケージ
JP7137558B2 (ja) 半導体装置
JP4885046B2 (ja) 電力用半導体モジュール
JPH07273276A (ja) パワー素子とスナバ素子の接続構造及びその実装構造
JP2010205960A (ja) 半導体モジュール
JP2008187146A (ja) 回路装置
JP2005142189A (ja) 半導体装置
JPH0738013A (ja) 複合ベース部材及び電力用半導体装置
JP2002203941A (ja) 半導体実装構造
JP2020519027A (ja) 半導体モジュール
WO2020170650A1 (ja) 半導体モジュール、パワー半導体モジュールおよびそれらいずれかを用いたパワーエレクトロニクス機器
JP5880664B1 (ja) 半導体装置
JP4175980B2 (ja) 高周波用電力半導体装置
US6664629B2 (en) Semiconductor device
WO2022004332A1 (ja) 回路構成体
JP7218677B2 (ja) 基板構造体
US9078380B2 (en) MOSFET stack package
JP5682511B2 (ja) 半導体モジュール
JPH08340082A (ja) 電力用半導体装置
JPH08125116A (ja) 電力用半導体装置
US7271473B1 (en) Semiconductor power transmission device
WO2016174908A1 (ja) パワーモジュール
WO2022264834A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060104

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060801

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080325

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080805

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080819

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110829

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees