JPH06302604A - 樹脂封止型半導体パッケージおよびその製造方法 - Google Patents
樹脂封止型半導体パッケージおよびその製造方法Info
- Publication number
- JPH06302604A JPH06302604A JP5120687A JP12068793A JPH06302604A JP H06302604 A JPH06302604 A JP H06302604A JP 5120687 A JP5120687 A JP 5120687A JP 12068793 A JP12068793 A JP 12068793A JP H06302604 A JPH06302604 A JP H06302604A
- Authority
- JP
- Japan
- Prior art keywords
- resin
- semiconductor package
- conductor portion
- conductor
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 609
- 238000004519 manufacturing process Methods 0.000 title claims description 105
- 239000004020 conductor Substances 0.000 claims abstract description 493
- 239000011347 resin Substances 0.000 claims abstract description 118
- 229920005989 resin Polymers 0.000 claims abstract description 118
- 238000007789 sealing Methods 0.000 claims abstract description 94
- 230000002093 peripheral effect Effects 0.000 claims abstract description 11
- 239000000463 material Substances 0.000 claims description 180
- 238000000034 method Methods 0.000 claims description 68
- 239000000758 substrate Substances 0.000 claims description 54
- 238000000465 moulding Methods 0.000 claims description 53
- 239000010953 base metal Substances 0.000 claims description 45
- 230000008018 melting Effects 0.000 claims description 33
- 238000002844 melting Methods 0.000 claims description 33
- 238000011156 evaluation Methods 0.000 claims description 29
- 238000007747 plating Methods 0.000 claims description 18
- 239000007788 liquid Substances 0.000 claims description 13
- 230000004888 barrier function Effects 0.000 claims description 7
- 238000005304 joining Methods 0.000 claims description 7
- 238000000605 extraction Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 230000003068 static effect Effects 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 26
- 239000002184 metal Substances 0.000 abstract description 26
- 239000010410 layer Substances 0.000 description 266
- 229910000679 solder Inorganic materials 0.000 description 54
- 239000010408 film Substances 0.000 description 25
- 239000010949 copper Substances 0.000 description 19
- 230000004048 modification Effects 0.000 description 19
- 238000012986 modification Methods 0.000 description 19
- 230000010354 integration Effects 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 12
- 230000000694 effects Effects 0.000 description 12
- 239000010931 gold Substances 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 12
- 238000007689 inspection Methods 0.000 description 10
- 239000002356 single layer Substances 0.000 description 10
- 230000006872 improvement Effects 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 230000002411 adverse Effects 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 239000000243 solution Substances 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000035882 stress Effects 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 238000005538 encapsulation Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000012216 screening Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 1
- 229910020220 Pb—Sn Inorganic materials 0.000 description 1
- 229910009038 Sn—P Inorganic materials 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000002788 crimping Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910000833 kovar Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229920002379 silicone rubber Polymers 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0231—Manufacturing methods of the redistribution layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0233—Structure of the redistribution layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0233—Structure of the redistribution layers
- H01L2224/02333—Structure of the redistribution layers being a bump
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0233—Structure of the redistribution layers
- H01L2224/02335—Free-standing redistribution layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/11332—Manufacturing methods by local deposition of the material of the bump connector in solid form using a powder
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/1147—Manufacturing methods using a lift-off mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
- H01L2224/1191—Forming a passivation layer after forming the bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13023—Disposition the whole bump connector protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13116—Lead [Pb] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
- H01L2224/16105—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16108—Disposition the bump connector not being orthogonal to the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/485—Material
- H01L2224/48505—Material at the bonding interface
- H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
- H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
- H01L2224/48624—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/485—Material
- H01L2224/48505—Material at the bonding interface
- H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
- H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
- H01L2224/48724—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/812—Applying energy for connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00013—Fully indexed content
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0504—14th Group
- H01L2924/05042—Si3N4
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/09909—Special local insulating pattern, e.g. as dam around component
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10439—Position of a single component
- H05K2201/10454—Vertically mounted
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10439—Position of a single component
- H05K2201/10484—Obliquely mounted
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
- H05K2201/2036—Permanent spacer or stand-off in a printed circuit or printed circuit assembly
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
性の高い樹脂封止型半導体パッケージを提供する。 【構成】 半導体チップ3の主表面上にはボンディング
パッド4が形成されている。このボンディングパッド4
上に開口部を有するように、半導体チップ3の表面上に
絶縁層11が形成されている。ボンディングパッド4上
には下地金属層12が形成されている。絶縁層11上に
は、下地金属層12の周縁部上に乗上げるようにバッフ
ァコート膜13が形成されている。下地金属層12上に
は接続層8が形成される。接続層8上には第1導体部9
が形成される。第1導体部9の上面のみを露出させるよ
うに封止樹脂1が形成される。第1導体部9の上面上に
は、塊状の第2導体部10が形成される。
Description
るための樹脂封止型半導体パッケージおよびその製造方
法に関し、特に、高性能、高信頼性および小型化を実現
し得る樹脂封止型半導体パッケージおよびその製造方法
に関するものである。
して、半導体パッケージは知られている。この半導体パ
ッケージを構成する材料としては、主にセラミックと樹
脂の2種類を挙げることができる。これらのうちでも、
樹脂からなる半導体パッケージは、材料費が安く、量産
性がよいため民生用パッケージとして広く用いられてい
る。以下、この樹脂からなるパッケージ、いわゆる樹脂
封止型半導体パッケージを従来例の一例として挙げ、そ
れについて説明する。
ージの一例を示す部分断面斜視図である。図95を参照
して、Fe−Ni合金などからなるダイパッド107上
には、表面に素子が形成された半導体チップ103が設
置される。この半導体チップ103の主表面上には、外
部との入出力用電極として機能するボンディングパッド
104が形成されている。一方、ダイパッド107の周
囲には、外部機器の電極との電気的な接続を行なうため
の内部リード105および外部リード102が設置され
ている。
と内部リード105とが、金(Au)などからなるボン
ディングワイヤ106によって電気的に接続される。そ
れにより、半導体チップ103に形成された素子と外部
機器との電気的な接続を行なうことが可能となる。上記
のダイパッド107、半導体チップ103および内部リ
ード105を覆うように封止樹脂101が形成される。
は、以上のような構造を有していたため、次に説明する
ような問題点が考えられていた。上記の従来の構成にお
いては、素子と外部機器とを電気的に接続するには、ボ
ンディングワイヤ106、内部リード105および外部
リード102が必要であった。このボンディングワイヤ
106の形成領域および内部リード105の形成領域が
問題となる。
記のボンディングワイヤ106の形成領域および内部リ
ード105の形成領域が必要であるため、封止樹脂10
1の幅が、半導体チップ103の幅よりも約1mm程度
大きくなってしまう。そのため、パッケージサイズの縮
小化に支障をきたすといった問題点があった。
ワイヤ106、内部リード105および外部リード10
2)の長さが比較的長くなるため、インピーダンス成分
による電気的性能が劣化するといった問題点もあった。
ージの小型化および電気的性能の向上を目的として以下
に述べる3つの改良例が提案された。その改良例につい
て、図96〜図99を用いて説明する。
に開示された第1の改良例における樹脂封止型半導体パ
ッケージを示す断面図である。図96を参照して、半導
体チップ113主表面には、ボンディングパッド114
が形成されている。このボンディングパッド114上
に、外部機器との電気的な接続を行なうための突起電極
112が形成されている。この突起電極112の材質と
しては、半田(Pb−Sn)あるいは導電性の材料上に
半田めっきを施したものが挙げられている。この突起電
極112の先端部を突出させるように、半導体チップ1
13を封止する封止樹脂111が形成されている。
第1の改良例における樹脂封止型半導体パッケージは、
半導体チップ113とほぼ同等の大きさとなる。すなわ
ち、従来よりも半導体パッケージの小型化が可能とな
る。また、外部機器との接続部(突起電極112)の長
さを従来より短くできるため、電気的特性を向上させる
ことも可能となる。
図98を用いて説明する。図97は、特開平4−207
046号公報に開示された第2の改良例における樹脂封
止型半導体パッケージを示す部分断面図である。図98
は、図97に示される樹脂封止型半導体パッケージの製
造方法を段階的に示す部分断面斜視図((a)〜
(d))である。
3の主表面にはボンディングパッド124が形成されて
いる。また、半導体チップ123の主表面上には、ボン
ディングパッド124の一部表面上に開口部を有する保
護膜126が形成されている。この保護膜126と半導
体チップ123とで半導体素子125が構成される。
されている。この封止樹脂121には、ボンディングパ
ッド124上の領域に開口部121aが形成されてい
る。この開口部121aの内表面およびボンディングパ
ッド124上には、封止樹脂121の表面から突出する
ように突起電極122が形成されている。この突起電極
122の材質としては、低融点金属あるいは導電性樹脂
などが開示されている。
おける樹脂封止型半導体パッケージの製造方法について
図98(a)〜(d)を用いて説明する。まず図98
(a)を参照して、半導体チップ123の主表面の所定
位置に、複数のボンディングパッド124を形成する。
そして、このボンディングパッド124の一部表面上に
開口部を有する保護膜(図示せず)を形成する。それに
より、半導体素子125が形成されることになる。
子125の主表面上に、封止樹脂121を形成する。そ
の後、図98(c)に示されるように、封止樹脂121
におけるボンディングパッド124上に位置する部分
に、ボンディングパッド124にまで達する開口部12
1aを形成する。その後、図98(d)に示されるよう
に、開口部121a内に導電性材料を充填することによ
って、突起電極122を形成する。
上記の第2の改良例は、上記の第1の改良例と同様に半
導体パッケージの小型化および電気的性能の向上をを実
現することが可能となる。
いて説明する。図99は、特開平4−139848号公
報に開示された樹脂封止型半導体パッケージを示す断面
図である。図99を参照して、半導体チップ133の表
面には、配線層135およびボンディングパッド134
が形成されている。
上に開口部を有し配線層135を覆うように保護膜13
6が形成されている。ボンディングパッド134上に
は、このボンディングパッド134と接続された柱状の
電極132が形成されている。この電極132の上面の
みを露出させ、半導体チップ133を封止するように封
止樹脂131が形成されている。
いるため、第1および第2の改良例と同様に、半導体パ
ッケージの小型化および電気的性能の向上を実現するこ
とが可能となる。
1〜第3の改良例における樹脂封止型半導体パッケージ
は、半導体パッケージの小型化および電気的性能の向上
を実現するといった利点を有していたが、それぞれの改
良例には、次に説明するような問題点があった。その問
題点について、図100〜図103を用いて説明する。
て、図100および図101を用いて説明する。図10
0は、突起電極112が半田のみで構成されている場合
の問題点を模式的に示す断面図である。図101は、第
1の改良例の他の態様として、突起電極112材料に導
電性材料を用い、この突起電極112上面に半田めっき
115が施された場合において、半導体パッケージをプ
リント基板上の配線層と接続している様子を段階的に示
す断面図(a),(b)である。
半田のみの単層で構成される場合には、突起電極112
とプリント基板(図示せず)上の配線層との接続時に問
題点が生じる。プリント基板上の配線層と突起電極11
2とを接続する際には、一般的には、プリント基板上の
配線層上にペースト状の半田(以下、「半田ペースト」
と称す)を形成し、その半田ペーストと突起電極112
とを溶着させる。
材質が半田のみの単層である場合には、突起電極自体が
溶融することによって、プリント基板上の電極と突起電
極112とが接着されることになる。そのため、封止樹
脂111と突起電極112との界面に、図100に示さ
れるような間隙116が形成される可能性が高くなる。
それにより、突起電極112が取れやすくなるといった
問題、あるいはその間隙116に水分が入り込むことに
よって半導体パッケージの信頼性を低下させるといった
問題などが考えられる。
5が形成された場合にも、次に説明するような問題点が
考えられる。図101(a)を参照して、突起電極11
2はプリント基板50の表面上に形成された配線層51
と接続される。このとき、突起電極112と配線層51
とは、主に、半田ペースト53を介して接続される。
点が低くなるようにその成分が調整されている。より具
体的には、半田ペースト53に含まれる鉛(Pb)の割
合が40%程度に抑えられている。半田に含まれる鉛の
量は、その半田の疲労強度および融点に影響する。半田
に含まれる鉛の割合が大きいほど疲労強度は増大する
が、その一方では、融点は高くなってしまう。したがっ
て、半田ペースト53に含まれる鉛の割合は40%程度
に抑えられることになる。
電極112と配線層51との接続は、この場合であれ
ば、半田めっき層115と半田ペースト53とが溶融す
ることによって行なわれる。そして、その接続部には、
接続層53bが形成される。この接続層53bの成分
は、半田ペースト53の成分に支配される。したがっ
て、接続層53bに含まれる鉛の割合は相対的に低い
(40%程度)ものとなる。それにより、接続層53b
の疲労強度が小さくなるといった問題点が生じる。
次に説明するような問題点が考えられる。まず第1の改
良例が開示されている特開平3−104141号公報に
は、第1の改良例の具体的な製造方法があまり開示され
ていない。また、図96を参照して、樹脂111を形成
する際に、半導体チップ113をどのようにして支える
のかも不明である。
起電極112を何らかの手法によって支える必要がある
と考えられる。その際に、この突起電極112がたとえ
ば半田の単層で構成された場合には、突起電極112が
軟らかいため固定しにくいといった問題点も生じ得る。
さらに、突起電極112とボンディングパッド114と
の間にバリア層が形成されていないため、突起電極11
2とボンディングパッド114との接合部分における信
頼性が低下するといった問題点も考えられる。
02を用いて説明する。図102(a)および図102
(b)を参照して、半導体パッケージ側の突起電極12
2は、半田ペーストなどの接続層53を介してプリント
基板50上に形成された配線層51と電気的に接続され
る。この場合にも、上記の第1の改良例の場合と同様
に、突起電極122と半田ペースト53とは溶着され
る。
うに、突起電極122と配線層51との接続部に接続層
53cが形成される。この接続層53cの成分も、半田
ペースト53の成分にほぼ支配される。それにより、上
記の第1の改良例の場合と同様に、突起電極122と配
線層51との接続部における接続層53cの疲労強度が
小さくなり、信頼性が低下するといった問題点が考えら
れる。
次に説明するような問題点が考えられる。上記の第2の
改良例の製造方法によれば、封止樹脂121に開口部1
21aを形成しなければならない。しかし、封止樹脂1
21には一般にシリカ(silica)が含まれてい
る。このシリカが含まれているため、封止樹脂121の
エッチングが困難となる。
部121aを形成する際に、開口部121aの壁面形状
が凹凸形状となる可能性が高くなる。それにより、突起
電極122を形成した際に、封止樹脂121と突起電極
122との気密性を確保するのが困難となる。また、上
記の開口部121aの形成のためのエッチングは、現状
ではウエットエッチングが主に使われると考えられる。
得るためには、開口部121aの開口幅も開口部121
aの深さに対応して大きいものとなってしまう。その結
果、開口部121aのピッチを広くせざるを得なくな
り、多ピン化の要請に対応するのが困難となるといった
問題点も生じてくる。さらに、封止樹脂121は不透明
なため、ボンディングパッド124と開口部121aと
の位置合わせが困難であるといった問題点も生じる。
良例の問題点について説明する。図103を参照して、
上記の第3の改良例における樹脂封止型半導体パッケー
ジとプリント基板50とを接続する際には、接続層53
dとなる半田ペーストに電極132の上面を含む半導体
パッケージの平坦な面が押付けられることになる。
する電極132がショートするといった問題点が生じ
る。より具体的には、図103に示されるように、半田
ペーストからなる接続層53dが、領域55において、
隣接する接続層53dと接触する。その結果、半導体パ
ッケージとプリント基板50との接続部における歩留り
が低下するといった問題点が生じることとなる。
説明するような問題点が考えられる。より具体的には、
電極132とボンディングパッド134との接続の際に
問題が生じる。すなわち、上記の第3の改良例の製造方
法においては、電極132とボンディングパッド134
との接続法としてはそれらを直接圧着する方法が考えら
れる。
電極132とボンディングパッド134とを圧着するこ
とになる。そのため、ボンディングパッド134が変形
するという問題、あるいは保護膜136が割れるといっ
た問題点などが生じる可能性が高くなる。
に、次に説明するような問題点もあった。上記の第1お
よび第2の改良例においては、約数100μm以上の高
さを有する突起電極を形成する必要がある。このような
突起電極を、従来のように、めっき法などの方法を用い
て形成するには、多くの時間がかかる。すなわち、生産
性が低下するといった問題が生じる。また、上記の第1
〜第3の改良例においては、ボンディングパッド11
4,124,134上に、突起電極112,122,1
32が形成されている。そのため、突起電極112,1
22,132の形成位置が制限されるといった問題点も
あった。
る樹脂封止型半導体パッケージをプリント基板に搭載す
る際には、次のような問題点も考えられる。樹脂封止型
半導体パッケージの突起電極112,122,132
は、樹脂封止型半導体パッケージの主表面全面にわたっ
て形成される。したがって、従来の樹脂封止型半導体パ
ッケージをプリント基板に搭載する際には、プリント基
板と樹脂封止型半導体パッケージの主表面とが対向する
位置関係となる。すなわち、樹脂封止型半導体パッケー
ジをプリント基板に搭載するためには、プリント基板上
において樹脂封止型半導体パッケージの主表面の面積と
ほぼ同等の面積が少なくとも必要となる。そのため、樹
脂封止型半導体パッケージの高集積化に制限があった。
る樹脂封止型半導体パッケージの性能評価のためのソケ
ットに関しても、次のような課題が考えられる。図10
4は、従来の樹脂封止型半導体パッケージの性能評価を
行なうためのソケットの一例を示す斜視図である。図1
04を参照して、従来のソケット203には、樹脂封止
型半導体パッケージ201の入出力端子202と電気的
な接触を得るための接触子204と、性能評価装置(図
示せず)と電気的に接続されるソケット203の入出力
端子205とが設けられている。この入出力端子205
と接触子204とは電気的に接続されている。接触子2
04は、この場合であれば、2枚の金属製の板バネによ
り構成される。この接触子204における2枚の金属製
の板バネの間に、樹脂封止型半導体パッケージ201の
入出力端子202が挿入される。この状態で樹脂封止型
半導体パッケージ201の性能評価が行なわれる。ま
た、スクリーニングを行なう場合においても上記のよう
なソケットが用いられていた。
れるような突起電極112,122,132を有する樹
脂封止型半導体パッケージの性能評価に上記のようなソ
ケット203を用いた場合には、突起電極112,12
2,132と、接触子204との電気的接触が不安定と
なり、十分に機能を果たすことができないといった問題
点が考えられる。そこで、上記の問題を考慮して、従来
の他の検査装置を用いて上記の第1〜第3の改良例のよ
うな突起電極112,122,132を有する樹脂封止
型半導体パッケージの性能評価を行なおうとした場合に
も次のような問題が生じる。図105は、上記の検査装
置の一例を部分的に示す斜視図である。図105を参照
して、上記の他の検査装置として、プローバを有する検
査装置210が示されている。検査装置210は、接触
針213を有している。また、検査装置210は、接触
針213を所望の方向に動かすための第1〜第3のネジ
216,221,219を有している。
方向の位置を調整するために用いられる。第2のネジ2
19は、接触針213の前後方向の位置を調整するため
に用いられる。第3のネジ221は、接触針213の左
右方向の位置を調整するために用いられる。検査装置2
10は、さらに、支持台220を有している。この支持
台220上には、第1の可動台217および第2の可動
台218が設置されている。第1の可動台217には、
支持板214および固定板215を介して接触針213
が取付けられている。以上の構成を有する検査装置21
0を用いて、突起電極を有する樹脂封止型半導体パッケ
ージ211の性能評価を行なう場合には、まず、上記の
第1〜第3のネジ216,219,221を適切に調整
することによって接触針213の位置の調整を行なう。
そして、接触針213を、樹脂封止型半導体パッケージ
211における各突起電極212に順次接触させる。そ
れにより、樹脂封止型半導体パッケージ211の性能評
価を行なっていた。
いた場合には、性能評価のために時間と手間がかかると
いった問題があった。また、上記のような検査装置21
0においても、接触針213と突起電極212との電気
的接触を安定して得ることは容易ではなかった。この発
明は上記のような課題を解決するためになされたもので
ある。この発明の1つの目的は、小型化、電気的特性の
向上を実現し、かつ信頼性の高い樹脂封止型半導体パッ
ケージおよびその製造方法を提供することにある。この
発明の他の目的は、樹脂封止型半導体パッケージにおけ
る外部接続用の突起電極を容易に形成することが可能と
なる樹脂封止型半導体パッケージおよびその製造方法を
提供することにある。
グパッドの形成位置の自由度を増大させることによっ
て、回路設計を容易とすることが可能な樹脂封止型半導
体パッケージおよびその製造方法を提供することにあ
る。この発明のさらに他の目的は、標準化された位置に
外部接続用の電極を形成することが可能となる樹脂封止
型半導体パッケージおよびその製造方法を提供すること
にある。この発明のさらに他の目的は、樹脂封止型半導
体パッケージをプリント基板に搭載する際に、この樹脂
封止型半導体パッケージとプリント基板との接触面積を
縮小することによって樹脂封止型半導体パッケージの実
装密度を向上させ得る樹脂封止型半導体パッケージおよ
びその搭載方法を提供することにある。
極を有する樹脂封止型半導体パッケージの性能評価試験
に際し、樹脂封止型半導体パッケージの突起電極と性能
評価試験用のソケットの電極との電気的な接触を安定し
て得ることによって、突起状の電極を有する樹脂封止型
半導体パッケージの性能評価やスクリーニングを能率的
かつ安定して行なうことが可能となるソケットを提供す
ることにある。
止型半導体パッケージは、1つの局面では、主表面に素
子が形成された半導体チップと、半導体チップの主表面
に形成され外部引出用電極として機能するボンディング
パッドと、ボンディングパッド上に形成され略平坦な上
面を有する第1導体部と、この第1導体部の上面のみを
露出させるように半導体チップを封止する封止樹脂と、
第1導体部の上面上に形成され第1導体部と材質の異な
る塊状の第2導体部とを備えている。上記の樹脂封止型
半導体パッケージは、好ましくは、ボンディングパッド
と第1導体部との間にバリア層としての機能を有する下
地金属層を有している。また、下地金属層と第1導体部
との間には、好ましくは、両者を電気的に接続する第3
導体部が形成される。
パッドとは、外部機器の電極と半導体チップ上の素子と
の電気的な接続を行なうために半導体チップ上に形成さ
れた複数の導電層の積層構造からなる外部接続用電極部
において、最も半導体チップに近い位置にある導電層の
ことをいうものと定義する。
ージは、他の局面では、主表面に素子が形成された半導
体チップと、この半導体チップの主表面に形成され外部
引出用電極として機能するボンディングパッドと、この
ボンディングパッドに接続されボンディングパッド上か
ら半導体チップの主表面方向にずれる位置にまで延在す
る、バリア層としての機能を有する下地金属層と、この
下地金属層上におけるボンディングパッドからずれた位
置に形成され、略平坦な上面を有する第1導体部と、第
1導体部の上面を露出させるように半導体チップを封止
する封止樹脂と、第1導体部の上面上に形成され第1導
体部と材質の異なる塊状の第2導体部とを備えている。
ージの製造方法によれば、1つの局面では、まず絶縁基
板上に第1導体部を形成する。そして、半導体チップの
主表面に形成されたボンディングパッド上に接続層を形
成する。半導体チップを反転させることによって第1導
体部上に接続層を配置する。この接続層と第1導体部と
を接合する。そして、絶縁基板上に半導体チップを配置
した状態で半導体チップを樹脂によって封止する。そし
て、絶縁基板と第1導体部とを分離することによって第
1導体部上面を露出させる。この露出した第1導体部上
面上に塊状の第2導体部を形成する。上記の第2導体部
形成に際しては、まず、第1導体部上に開口部を有する
マスクを樹脂上に配置する。このマスクの開口部に第2
導体部材料を置く。そして、第2導体部材料を溶融させ
ることによって塊状の第2導体部を形成する。
工程を経てもよい。基板上に第2導体部材料を載置す
る。この基板を樹脂上に重ねることによって、第2導体
部材料を第1導体部上面上に配置する。そして、第1導
体部と第2導体部材料とを接着する。そして、基板と第
2導体部材料とを分離する。第2導体部材料を溶融させ
ることによって塊状の第2導体部を形成する。また、第
2導体部は、液体状の第2導体部材料中に第1導体部上
面を浸漬することによって形成してもよい。また、イオ
ン状の第2導体部材料を含むめっき液中に第1導体部上
面を浸漬し、第1導体部上面に第2導体部材料を析出さ
せることによって第2導体部を形成してもよい。
ージの製造方法は、他の局面では、素子が形成された半
導体チップと、この半導体チップの主表面に形成され外
部引出用電極として機能するボンディングパッドと、こ
のボンディングパッド上に下地金属層を介在して形成さ
れ、第1の横断面積を有する柱体部分と、この柱体部分
上に第1の横断面積よりも大きい第2の横断面積を有す
る部分を底部とする錐体部分とを含む導体部と、この導
体部の錐体部分の表面の一部を露出させるように半導体
チップを封止する封止樹脂とを有する樹脂封止型半導体
パッケージの製造方法であるとことを前提とする。
金属層を形成する。そして、導体部に対応した位置に錐
体部分の最大径よりも小さい孔径を有する貫通孔が設け
られた第1の成形用金型と、この第1の成形用金型と組
合わされる第2の成形用金型とを準備する。第1の成形
用金型の貫通孔と導体部の錐体部分表面とを位置合わせ
する。そして、貫通孔を通して錐体部分を真空吸引する
ことによって錐体部分を貫通孔に固定する。そして、半
導体チップ上に第2の成形用金型を配置する。錐体部分
を貫通孔に吸引した状態で第1および第2の成形用金型
に取囲まれる空間内に樹脂を注入することによって封止
樹脂を形成する。そして、第1および第2の成形用金型
を封止樹脂から分離する。この発明に基づく樹脂封止型
半導体パッケージは、さらに他の局面では、主表面に素
子が形成された半導体チップと、半導体チップの主表面
上に形成され外部引出用電極として機能するボンディン
グパッドと、このボンディングパッド上に形成されボン
ディングパッドと電気的に接続される導電層と、この導
電層と電気的に接続されボンディングパッドが形成され
ていない半導体チップ上の領域で外部機器と電気的に接
続される外部接続用電極と、この外部接続用電極の一部
表面を露出させるように半導体チップを封止する封止樹
脂とを備えている。
ージは、さらに他の局面では、主表面に素子が形成され
た半導体チップと、半導体チップの主表面上に形成され
外部引出用電極として機能する第1および第2のボンデ
ィングパッドと、第1のボンディングパッド上から第2
のボンディングパッド上にまで延在し、第1および第2
のボンディングパッドを電気的に接続する導電層と、こ
の導電層と電気的に接続され、第1および第2のボンデ
ィングパッドが形成されていない半導体チップ上の領域
で外部機器と電気的に接続される外部接続用電極と、こ
の外部接続用電極の一部表面を露出させるように半導体
チップを封止する封止樹脂とを備えている。この発明に
基づく半導体装置は、一部表面が露出した複数個の突起
電極を主表面に有する樹脂封止型半導体パッケージをプ
リント基板に電気的に接続した状態でプリント基板上に
搭載したものであることを前提とする。
この樹脂封止型半導体パッケージの主表面をプリント基
板に対して立てた状態でプリント基板上に搭載される。
プリント基板は、樹脂封止型半導体パッケージの突起電
極に対応した位置に突起状の接続電極を有している。そ
して、樹脂封止型半導体パッケージの突起電極とプリン
ト基板上の接続電極とは、互いに溶融した状態で結合さ
れる。この発明に基づく樹脂封止型半導体パッケージの
搭載方法は、次の構造を有する樹脂封止型半導体パッケ
ージの搭載方法であることを前提とする。前提となる樹
脂封止型半導体パッケージは、第1の面積を有する主表
面と、第1の面積より小さい第2の面積を有し主表面の
周縁部の一部を規定する第1の側面と、主表面の周縁部
近傍に第1の側面に沿って形成され主表面とその上面の
高さとが略同一である第1導体部とこの第1導体部上に
形成された第2導体部とを含む外部接続用の突起電極と
を有している。
ジが搭載される基板上において、突起電極に対応する位
置に突起状の接続電極を形成する。そして、第1の側面
を基板上の所定位置に配置し、突起電極と突起状の接続
電極とを接合する。この発明に基づく樹脂封止型半導体
パッケージは、さらに他の局面では、主表面および裏面
を有し、各々の裏面同士が互いに対向するように配置さ
れた第1および第2の半導体チップと、第1および第2
の半導体チップの主表面上に形成され外部接続用突起電
極の一部となる第1導体部と、この第1導体部の一部表
面を露出させ第1および第2の半導体チップを一体化す
るように封止する封止樹脂と、第1導体部の一部表面上
に形成され外部接続用突起電極の一部となる第2導体部
とを備えている。
脂封止型半導体パッケージの主表面に突出する突起電極
を所定方向に受入れる受入電極と、他方面に樹脂封止型
半導体パッケージの性能評価を行なうための性能評価装
置と電気的に接続される接続電極とを有している。そし
て、上記のソケットは、上記の受入電極と突起電極との
接触状態を上記の所定方向に弾性的に保持する弾性手段
を備えている。
は、1つの局面では、バリア層としての機能を有する下
地金属層を備えている。それにより、ボンディングパッ
ドと第1導体部との間の成分の拡散を防止することが可
能となる。その結果、第1導体部とボンディングパッド
との接合部における信頼性を向上させることが可能とな
る。また、第1導体部の上面は略平坦な構造を有してい
る。そのため、この第1導体部の上面上に第2導体部材
料を形成することが容易となる。
よって、外部機器との接続の際に、この第2導体部を溶
融させることによって、外部機器との接続部の一部とし
て使用することが可能となる。それにより、外部機器と
の接続部に含まれる成分の割合を好ましい割合に変更す
ることが可能となる。それにより、その接続部の疲労強
度などの諸特性を向上させることが可能となる。その結
果、外部機器と樹脂封止型半導体パッケージとの接続部
分の信頼性を向上させることが可能となる。
3導体部が形成された場合には、その第3導体部を溶融
させることによって、下地金属層と第1導体部とを接着
することが可能となる。それにより、下地金属層と第1
導体部との接着の際の荷重を著しく軽減することが可能
となる。その結果、下地金属層と第1導体部との接着の
際に比較的多くの荷重をかけることに起因するボンディ
ングパッドの変形、保護膜の割れ、下地金属層の変形な
どの問題の発生を効果的に阻止することが可能となる。
ージは、他の局面では、ボンディングパッド上から半導
体チップの主表面方向にずれる位置にまで延在する下地
金属層を有している。このとき、ボンディングパッド上
には第1導体部は形成されない。それにより、ボンディ
ングパッドの平面的な面積を小さくすることが可能とな
る。その結果、半導体チップ主表面におけるボンディン
グパッドの占める割合を小さくすることが可能となり、
半導体チップに形成される素子の高集積化に寄与し得る
こととなる。
て、所望の位置に第1導体部を形成することが可能とな
る。すなわち、所望の位置でボンディングパッドと外部
機器との電気的な接続を行なうことが可能となる。それ
により、半導体チップ上の素子のレイアウトの自由度
や、外部機器との接続の際の自由度を増大させることが
可能となる。
ージの製造方法によれば、1つの局面では、接続層上に
第1導体部を配置した後に第1導体部と接続層とを接着
している。このとき、接続層を溶融させることによって
第1導体部と接続層とを接着することが可能となる。そ
のため、第1導体部と接続層との接着の際に、小さい荷
重を加えるだけで、第1導体部と接続層とを接着するこ
とが可能となる。それにより、第1導体部と接続層との
接着の際に、比較的大きな荷重が必要な場合に比べて、
この荷重により他の構成要素へ悪影響が及ぶことを回避
することが可能となる。
た状態で半導体チップを樹脂封止し、その後、絶縁基板
と第1導体部とを分離している。そのため、第1導体部
上面は平坦な形状となっており、第1導体部と封止樹脂
との接合部には段差が形成されない。それにより、露出
した第1導体部の上面上に、第2導体部材料を形成する
ことが容易となる。第2導体部材料は、好ましくは、第
1導体部上に開口部を有するマスクの開口部に配置され
る。そして、この第2導体部材料を溶融させることによ
って塊状の第2導体部が形成される。このとき、第2導
体部材料と樹脂とは密着性が悪いため、第2導体部材料
は、第1導体部上にのみ塊状に形成される。それによ
り、第1導体部と電気的に接続された塊状の第2導体部
を形成することが可能となる。
に載置される。そして、基板を樹脂上に重ねることによ
って、第2導体部材料を第1導体部上面上に配置する。
そして、第1導体部と第2導体部材料とを接着する。そ
れにより、基板と第2導体部材料とを分離することが可
能となる。その後は、第2導体部材料を溶融させること
によって、上記の場合と同様に、第1導体部上に塊状の
第2導体部を形成することが可能となる。上記の第2導
体部は、液体状の第2導体部材料中に第1導体部上面を
浸漬することによって形成してもよい。このとき、上記
のように、第2導体部材料と樹脂とは密着性が悪いた
め、液体状の第2導体部材料中に第1導体部上面を浸漬
したとしても、第1導体部上面上にのみ第2導体部材料
が残余することとなる。それにより、第1導体部上に第
2導体部を形成することが可能となる。
を含むめっき液中に第1導体部上面を浸漬することによ
って形成してもよい。この場合、めっき液中に配置され
た第1導体部上面上にのみ第2導体部材料は析出する。
それにより、第1導体部上に第2導体部を形成すること
が可能となる。
ージの製造方法は、他の局面では、第1の成形用金型に
は導体部の錐体部分の最大径よりも小さい孔径を有する
貫通孔が設けられている。この貫通孔に導体部の錐体部
分が位置合わせされ、この錐体部分が貫通孔を通して真
空吸引される。それにより、半導体チップを第1の成形
用金型に固定することが可能となる。そして、このよう
に半導体チップを固定した状態で、半導体チップを樹脂
によって気密に封止することが可能となる。その結果、
導体部の錐体部分の一部表面を露出させるように、半導
体チップを封止する封止樹脂を形成することが可能とな
る。この発明に基づく樹脂封止型半導体パッケージによ
れば、さらに他の局面では、外部接続用電極が、樹脂封
止型半導体パッケージの主表面の上方から見てボンディ
ングパッドとずれた位置に形成されている。この外部接
続用電極とボンディングパッドとは、導電層を介して電
気的に接続される。
脂封止型半導体パッケージの主表面方向)に導電層を延
在させることによって、ボンディングパッドと外部接続
用電極の形成位置を上記のようにずらせることが可能と
なる。それにより、素子のレイアウトの自由度を増大さ
せることが可能となる。また、種々のデバイスに対し
て、外部接続用電極の位置を容易に標準化することも可
能となる。この発明に基づく樹脂封止型半導体パッケー
ジによれば、さらに他の局面では、同一信号が与えられ
る複数のボンディングパッドを、導電層によって電気的
に接続することが可能となる。それにより、外部接続用
電極の数を減少させることが可能となる。その結果、外
部接続用電極のレイアウトの自由度が増大する。この発
明に基づく半導体装置においては、樹脂封止型半導体パ
ッケージの主表面をプリント基板に対して立てた状態
で、樹脂封止型半導体パッケージをプリント基板上に搭
載することが可能となる。それにより、樹脂封止型半導
体パッケージとプリント基板とが対向する面積を小さく
することが可能となる。すなわち、多数の樹脂封止型半
導体パッケージをプリント基板上に搭載することが可能
となる。その結果、樹脂封止型半導体パッケージの高集
積化を実現することが可能となる。
ージの搭載方法によれば、第1の側面が基板上に配置さ
れる。それにより、樹脂封止型半導体パッケージの搭載
面積(樹脂封止型半導体パッケージと基板とが対向する
面積)を従来よりも低減させることが可能となる。それ
により、樹脂封止型半導体パッケージの基板への高集積
化を実現することが可能となる。この発明に基づく樹脂
封止型半導体パッケージによれば、さらに他の局面で
は、第1および第2の半導体チップの裏面が互いに対向
する状態で1つの封止樹脂によって覆われている。その
結果、1つの樹脂封止型半導体パッケージにおいて、そ
の主表面と裏面とにそれぞれ外部接続用の突起電極を形
成することが可能となる。それにより、樹脂封止型半導
体パッケージをプリント基板に搭載した際に、その搭載
面積を従来よりも小さくすることが可能となる。その結
果、樹脂封止型半導体パッケージの高集積化を実現する
ことが可能となる。
電極と突起電極との接触状態が、弾性手段によって、弾
性的に保持される。それにより、受入電極と突起電極と
を安定して接触させることが可能となる。その結果、突
起電極を有する樹脂封止型半導体パッケージの性能評価
を安定してより確実に行なうことが可能となる。
1〜図94を用いて説明する。
く第1の実施例における樹脂封止型半導体パッケージ
(以下、単に「半導体パッケージ」と称す)を示す部分
断面斜視図である。図2は、図1に示される第1の実施
例における半導体パッケージの側面図である。図3は、
図1に示される第1の実施例における半導体パッケージ
の電極近傍の部分拡大断面図である。
表面には、複数個の電極2が形成されている。この場合
であれば、電極2は、半導体チップ3の主表面の中央部
近傍に2列に配置されている。この電極2は、接続層8
と、第1導体部9と、第2導体部10とを有している。
そして、封止樹脂1は、第2導体部10の一部表面を露
出させるように半導体チップ3表面を覆っている。
第1の実施例における半導体パッケージの側面構造につ
いて説明する。図2を参照して、この発明に基づく第1
の実施例における半導体パッケージは、電極2が形成さ
れる半導体パッケージの主表面1b側からその底面1c
側に向けて徐々に面積が小さくなるテーパ形状を有して
いる。
型の抜き方向を考慮して選定されている。より具体的に
は、半導体パッケージが上記のようなテーパ形状を有す
ることによって、断面積が小さくなる方向、この場合で
あれば半導体パッケージの主表面1b側から底面1c側
に向かう方向に、封止樹脂1の成形用金型が抜かれるこ
とになる。
1の実施例における半導体パッケージの電極2近傍の構
造についてより詳しく説明する。図3を参照して、半導
体チップ3の主表面には、ボンディングパッド4が形成
されている。このボンディングパッド4の周縁部を覆い
ボンディングパッド4の一部表面上に開口部を有するよ
うに絶縁層11が形成される。この絶縁層11の材質と
しては、シリコン窒化膜などを挙げることができる。ま
た、ボンディングパッド4の材質としては、アルミニウ
ム(Al)などを挙げることができる。
12が形成される。この下地金属層12の材質として
は、Ti/TiW/Au,Cr/Cu/Auなどを挙げ
ることができる。そして、この下地金属層12は、ボン
ディングパッド4の材質と、この下地金属層12の上に
形成される接続層8の材質との拡散を防止するバリア層
としての機能を有している。
は、ボンディングパッド4および接続層8との密着性が
良好な材質が選定される。この下地金属層12の周縁部
を覆い、下地金属層12の一部表面上に開口部を有する
ように、バッファコート膜13が形成される。このバッ
ファコート膜13の材質は、ポリイミドなどを挙げるこ
とができる。
れる。この接続層8の材質としては、半田(Sn−P
b)、In−Pbなどを挙げることができる。この接続
層8の材質として半田を用いた場合には、その膜厚は、
5μm〜30μmであることが好ましい。上記の接続層
8の膜厚は、生産性を考慮して選定されている。
層8の代表的な製造方法としては、蒸着法を挙げること
ができる。このように蒸着法を用いた場合には、接続層
8の膜厚を厚く設定すると、その形成のために時間がか
かり生産性が低下してしまう。そのため、上記のような
比較的薄い膜厚となるように接続層8の膜厚が選定され
ている。
接触する底面側から上面側に向けて径が徐々に小さくな
るテーパ形状を有している。それにより、この接続層8
が直柱形状を有する場合に比べて、封止樹脂1からの保
持力が大きくなる。
る。この第1導体部9は、接続層8の膜厚が生産性の観
点から比較的薄く設定されていることに鑑み設けられて
いる。この第1導体部9の膜厚は、好ましくは、70μ
m〜145μm程度である。
くは銅(Cu)である。このように、第1導体部9の材
質は、その材質の融点が接続層8の材質の融点よりも高
くなるように選定される。そのため、第1導体部9と接
続層8とを接着する際に、接続層8を溶融させることに
よって、第1導体部9と接続層8とを接着することが可
能となる。
1導体部9と接続層8とを接着することが可能となる。
その結果、第1導体部9と接続層8との接着によって、
その接着のための荷重が他の構成要素に悪影響を及ぼす
といった現象を回避できる。
ら接続層8と接触する底面に向けて径が徐々に小さくな
るテーパ形状となっている。それにより、上記の接続層
8の場合と同様に、第1導体部9の形状が直柱形状であ
る場合に比べて封止樹脂1からの保持力が大きくなる。
部9の底面が接続層8内に埋没した状態となっている。
それにより、この第1導体部9と接続層8との接続部近
傍における径が、第1導体部9あるいは接続層8の最小
径とほぼ等しくなる。すなわち、電極2にくびれ部分が
形成されることになる。それにより、テーパ形状のみの
場合よりもさらに封止樹脂1からの保持力が増大する。
また、第1導体部9の上面は、ほぼ平坦な形状となって
いることが好ましい。それにより、この第1導体部9上
に第2導体部10を形成することが容易となる。
るように、半導体チップ3を封止する封止樹脂1が形成
される。この封止樹脂1の膜厚は、好ましくは、100
μm〜150μm程度である。それにより、半導体パッ
ケージの大きさを、半導体チップ3の大きさとほぼ同等
のものとすることが可能となる。それにより、半導体パ
ッケージの小型化が実現される。
成される。第2導体部10の材質としては、半田などを
挙げることができる。この第2導体部10は、この場合
であれば、略球状の形状を有している。しかし、それに
限らず、第2導体部10は、塊状のものであれば他の形
状であってもよい。このような塊状の第2導体部を有す
ることによって、半導体パッケージとプリント基板との
熱膨張係数の違いによって半導体パッケージに生じるせ
ん断応力を吸収することが可能となる。これは、第2導
体部10の大きさが大きい場合により効果的である。
部9との接合面以外は封止樹脂1表面から露出してい
る。すなわち、第2導体部10の容積がめっきなどの層
である場合に比べて大きくなっているといえる。それに
より、次のような効果を奏する。
て説明する。図35は、この発明に基づく第1の実施例
における半導体パッケージをプリント基板50に実装し
ている様子を模式的に示す断面図である。図36(a)
および図36(b)は、半導体パッケージの電極とプリ
ント基板50上の配線層51とを接続している様子を段
階的に示す部分拡大断面図である。
表面には、たとえば銅(Cu)などからなる配線層5
1,51aが形成されている。この配線層51,51a
を覆うように、プリント基板50主表面上にソルダレジ
スト52が形成されている。このソルダレジスト52に
は、所定の配線層51a上に開口部が設けられている。
その開口部には、配線層51と半導体パッケージの電極
とを接続するための半田ペースト53が形成されてい
る。
によって形成される。この半田ペースト53を介して半
導体パッケージの電極とプリント基板50上の配線層5
1とが接続されることになる。より具体的には、この場
合であれば、第2導体部10と半田ペースト53とが接
続されることになる。
10を半田ペースト53上に配置する。そして、図36
(b)を参照して、加熱処理を施すことによって第2導
体部10と半田ペースト53とを溶融させる。それによ
り、接続層53aが形成される。第2導体部10の容積
が比較的大きいため、この接続層53aの成分は、半田
ペースト53の成分と第2導体部10の成分との双方に
よって決定される。そのため、接続層53aの成分は、
従来例のように、半田ペースト53の成分に支配されな
いことになる。
リント基板50上の配線層51との接続部の疲労強度を
向上させることが可能となる。その手法としては、第2
導体部10に含まれる鉛(Pb)の量を増加させるとい
った手法をとることができる。それにより、結果として
接続層53aに含まれる鉛の量を増加させることができ
る。
含有量を増加させることによって、接続層53a(接続
部)の疲労強度を向上させることが可能となる。その結
果、従来懸念されていた半導体パッケージの電極とプリ
ント基板50上の配線層51との接続部の信頼性を向上
させることが可能となる。
の融点よりも低くなるように設定される。それにより、
第2導体部10をプリント基板50上の配線層51と接
続するために溶融させても、接続層8は溶融しない。そ
れにより、接続層8が溶融することによって、下地金属
層12と接続層8との反応が促進されるといった問題を
回避することが可能となる。
た場合には第2導体部10に含まれる、鉛(Pb)の割
合は、好ましくは、40%〜90%程度である。このと
き、接続層8の材質として半田を選定した場合のその接
続層8に含まれる鉛(Pb)の割合は70%〜100%
程度である。
の実施例における半導体パッケージの製造方法について
説明する。図4〜図12は、この発明に基づく第1の実
施例における半導体パッケージの製造工程を段階的に示
す斜視図および部分断面図である。図13〜図24は、
半導体パッケージの電極部分に着目した図であり、この
発明に基づく第1の実施例における半導体パッケージの
製造工程の第1工程〜第12工程を示す部分断面図であ
る。
定の素子が形成された半導体チップ3を複数個形成す
る。このときの電極近傍の断面図に相当するのが図13
である。図13を参照して、半導体チップ3の主表面上
に、たとえばアルミニウム(Al)などからなるボンデ
ィングパッド4が形成されている。そして、さらに、半
導体チップ3の主表面上に、このボンディングパッド4
の上の所定位置に開口部を有する絶縁層11が形成され
ている。
ド4上に下地金属層12および接続層8をそれぞれ形成
する。このときの半導体パッケージの電極近傍の断面図
が図14〜図18に示されている。以下、この工程につ
いて、図14〜図18を用いて詳しく説明する。
などを用いて、少なくともボンディングパッド4上に、
たとえばCr/Cu/Au層を形成する。そして、フォ
トリソグラフィ技術およびエッチング技術を用いて、C
r/Cu/Au層をパターニングすることによって、ボ
ンディングパッド4上に下地金属層12を形成する。
層11上に乗上げるように形成されている。それによ
り、後の工程で封止樹脂1を形成する際に、その封止樹
脂材料からの水分が半導体チップ3の主表面に形成され
た素子内に浸入することを防止することが可能となる。
を用いて、半導体チップ3主表面全面上に、たとえばポ
リイミドなどからなるバッファコート膜13を堆積す
る。そして、フォトリソグラフィ技術およびエッチング
技術を用いて、このバッファコード膜13をパターニン
グする。それにより、下地金属層12の一部表面を露出
させる。このとき、好ましくは、バッファコート膜13
は、下地金属層12の端部上に乗上げるように形成され
る。
の主表面上に、レジスト16を塗布する。そして、この
レジスト16をパターニングすることによって、下地金
属層12の一部表面を露出させる。次に、図17を参照
して、真空蒸着法を用いて、半田などからなる接続層8
材料を堆積する。この接続層8材料は、主に、レジスト
16上および下地金属層12上に形成される。このと
き、この接続層8の膜厚は、5μm〜30μm程度と比
較的薄く設定される。そのため、生産性を低下させな
い。次に、図18を参照して、リフトオフ法によって、
レジスト16とともにレジスト16上に形成された接続
層8材料を除去する。それにより、下地金属層12上に
のみ接続層8が残余する。また、このとき、好ましく
は、接続層8は、下地金属層12の全面上にわたって形
成される。
たとえばダイヤモンドカッターによって切断することに
よって、複数個の半導体チップ3に分離する。次に、図
7を参照して、たとえばポリイミドなどからなる長尺状
の絶縁基板15上に、たとえば銅(Cu)などの第1導
体部9材料を形成する。
体チップ3の主表面に形成された接続層8の位置に対応
した位置に形成される。そして、図7において矢印で示
されるように、半導体チップ3を反転させることによっ
て、第1導体部9材料上に接続層8を配置する。その段
階の半導体パッケージの電極近傍の断面図が図19に示
されている。
導体チップ3を配置した状態で加熱処理を施すことによ
って、第1導体部9材料と接続層8とを接着する。この
段階の半導体パッケージの電極近傍の断面図が図20に
示されている。図20を参照して、接続層8を溶融させ
ることによって第1導体部材料9と接続層8とを接着す
る。それにより、第1導体部9の底部が接続層8内に埋
没した状態となる。
とはぬれ性がよいため、この接続層8が溶融した際に、
下地金属層12の表面上全面にわたって接続層8が形成
される。それにより、接続層8は、下地金属層12と接
触する底面から上方に向かうほどその径が小さくなるテ
ーパ形状を有することとなる。
絶縁基板15上に配置した状態で、この半導体チップ3
および絶縁基板15を取囲むように第1および第2の成
形用金型40,41を配置する。そして、この第1およ
び第2の成形用金型40,41内に、樹脂1aを注入す
る。それにより、封止樹脂1を形成する。
2の成形用金型40,41を封止樹脂1から分離する。
この段階の半導体パッケージ近傍の断面図が図21に示
されている。図21を参照して、このように、接続層8
および第1導体部9を形成した後に樹脂を注入すること
によって、気密性に優れた封止樹脂1を形成することが
可能となる。また、第1導体部9および接続層8がそれ
ぞれテーパ形状を有しているため、これらに対する封止
樹脂1からの保持力は、第1導体部9および接続層8が
直柱形状を有している場合に比べて大きくなる。
と、封止樹脂1および第1導体部9の上面とを分離す
る。この半導体パッケージの電極近傍の断面図が図22
に示されている。図22を参照して、上記のように封止
樹脂1を形成した後に絶縁基板15を取外すことによっ
て、第1導体部9上面はほぼ平坦な面となる。また、こ
のとき、第1導体部9の上面と封止樹脂1の表面とはほ
ぼ面一となる。それにより、後の工程で形成される第2
導体部10材料を、第1導体部9上面上に形成すること
が容易となる。
部9上面上に第2導体部10を形成する。この段階の半
導体パッケージの電極近傍の断面図が図23および図2
4に示されている。まず図23を参照して、スクリーン
印刷法によって、第1導体部9上面上に第2導体部10
材料を堆積する。
示される状態の第2導体部10材料に加熱処理を施すこ
とによって、第2導体部10材料を溶融させる。それに
より、第1導体部9の上面上に、塊状の第2導体部10
を形成する。この場合であれば、略球状の表面を有する
第2導体部10が形成されている。このような塊状の第
2導体部10を有することによって、前述したように、
プリント基板50と半導体パッケージとの接続部の信頼
性を向上させることが可能となる。
この発明に基づく第2の実施例における半導体パッケー
ジについて説明する。図25は、この発明に基づく第2
の実施例における半導体パッケージを示す部分断面図で
ある。図25を参照して、本実施例においては、下地金
属層12が、ボンディングパッド4上から半導体チップ
3の主表面方向にずれた位置にまで延在している。すな
わち、ボンディングパッド4が形成されていない領域に
おける半導体チップ3の主表面上にまで、上記の下地金
属層12は延在している。そして、その延在部分上に接
続層8、第1導体部9および第2導体部10が形成され
ている。
とによって、従来のように必ずしもボンディングパッド
4上に外部機器との接続用の電極を形成する必要がなく
なる。そのため、ボンディングパッド4の面積を縮小す
ることが可能となる。その結果、半導体チップ3主表面
に形成される素子の高集積化を促進することが可能とな
る。
置に選定することが可能となるため、半導体チップ上の
素子のレイアウトの自由度や外部機器と半導体パッケー
ジとの接続に対する自由度が増すといった効果もある。
さらに、本実施例における接続層8は、半導体チップ主
表面に形成された素子上に形成してもよい。接続層8と
第1導体部9との接続および第1導体部9と第2導体部
10との接続は、小さい荷重をかけるだけで行なうこと
ができる。そのため、素子の上に接続層8、第1導体部
9および第2導体部10を形成したとしても、それらの
形成に際して下地となる素子に悪影響を及ぼすことはな
いと言える。
7を用いて、この発明に基づく第3の実施例について説
明する。図26は、この発明に基づく第3の実施例にお
ける半導体パッケージを示す部分断面図である。図27
は、図26に示される第3の実施例における半導体パッ
ケージの特徴的な製造方法を示す斜視図である。
は、下地金属層12上に半田のめっき層(図示せず)な
どの薄膜を介して第1導体部9が形成されている。それ
以外の構造に関しては上記の第1の実施例とほぼ同様で
ある。それにより、上記の第1の実施例における半導体
パッケージとほぼ同様の効果を奏する。
照して、まず、絶縁基板15上に第1の実施例と同様の
方法で第1導体部9を形成する。そして、この第1導体
部9上面に半田のめっき層(図示せず)を形成する。
第1導体部9上に、半導体チップ3の主表面に形成され
た下地金属層12を配置する。そして、第1導体部9上
に形成された半田のめっき層を溶融させながらわずかな
荷重をかけることによって、第1導体部9と下地金属層
12とを接着する。それ以外の製造方法に関しては上記
の第1の実施例とほぼ同様である。
この発明に基づく第4の実施例における半導体パッケー
ジの製造方法について説明する。図28は、本実施例に
おける特徴的な工程を示す斜視図である。図28を参照
して、本実施例においては、ガラスなどの材料からなる
板状の基材18上に第1導体部9材料が形成される。そ
れ以外の製造方法に関しては上記の第1の実施例と同様
である。
この発明に基づく第5の実施例における半導体パッケー
ジについて説明する。図29は、この発明に基づく第5
の実施例における半導体パッケージを示す部分断面斜視
図である。上記の各実施例においては、第2導体部10
が半導体パッケージの主表面の中央部近傍に2列に配置
されていた。しかし、図29に示されるように、第2導
体部10は、半導体パッケージの主表面において、マト
リックス状に配置されてもよい。
この発明に基づく第6の実施例ついて説明する。図30
は、この発明に基づく第6の実施例における半導体パッ
ケージを示す部分断面斜視図である。本実施例において
は、図30に示されるように、第2導体部10が、半導
体パッケージの主表面を規定する4つの辺に沿って一列
に形成されている。
この発明に基づく第7の実施例について説明する。図3
1は、この発明に基づく第7の実施例における半導体パ
ッケージを示す部分断面斜視図である。本実施例におけ
る半導体パッケージは、図29に示される第5の実施例
における半導体パッケージの変形例である。図31に示
されるように、第2導体部10は、略マトリックス状に
配置されている。
の発明に基づく第8の実施例について説明する。図32
は、この発明に基づく第8の実施例における半導体パッ
ケージを示す部分断面斜視図である。図32に示される
ように、半導体パッケージの主表面において、第2導体
部10は、略同心円状に配置されてもよい。
この発明に基づく第9の実施例について説明する。図3
3は、この発明に基づく第9の実施例における半導体パ
ッケージを示す部分断面斜視図である。図33に示され
るように、本実施例における半導体パッケージにおいて
は、第2導体部10が、半導体パッケージの主表面にお
いて、その主表面を規定する4辺のうちの対向する2辺
に沿って一列に形成されている。
て、この発明に基づく第10の実施例について説明す
る。図34は、この発明に基づく第10の実施例におけ
る半導体パッケージを示す部分断面斜視図である。図3
4を参照して、本実施例においては、半導体パッケージ
の主表面において、第2導体部10がその半導体パッケ
ージの主表面を規定する4辺のうちの1辺に沿って一列
に形成されている。
第5〜第10の実施例は、半導体パッケージの主表面に
おける第2導体部10の配置を種々の態様に変化させた
ものであった。以上のように、第2導体部10の配置を
種々のものとすることによって、外部機器との接続の際
の自由度を増大させることが可能となる。
ては、第2導体部10の配置方法として種々の態様を示
したが、上記のものに限らず、その他の態様に配置して
もよい。このように、第2導体部10の配置を種々に変
更する際には、上記の第2の実施例で説明した下地金属
層12を延在させる方法を用いると効果的である。
を用いて、この発明に基づく第11の実施例について説
明する。図37(a)は、この発明に基づく第11の実
施例における半導体パッケージの製造方法によって得ら
れた半導体パッケージを示す部分断面斜視図である。図
37(b)は、図37(a)に示された半導体パッケー
ジの断面図である。
プ23の主表面には、外部引出用の電極として機能する
突起電極27が形成されている。そして、この突起電極
27の一部表面を露出させるように封止樹脂21が形成
されている。
ップ23の主表面には、ボンディングパッド24が形成
されており、このボンディングパッド24の周縁部を覆
い、このボンディングパッド24上の領域に開口部を有
する絶縁層31が形成されている。ボンディングパッド
24上には下地金属層32が形成されている。
残余している。この電極層25は、後述の突起電極27
形成の際に用いられるものである。この電極層25上に
突起電極27が形成されている。以下、この突起電極2
7の形状についてより詳しく説明する。
れるように、柱体部分とこの柱体部分上に位置する錐体
部分とを有している。すなわち、突起電極27の下部は
柱体部分を有しており、この柱状部分上に連続して錐体
部分が形成されている。この錐体部分は、柱体部分との
境界部に、錐体部分における最大径を有する底部を有し
ている。そして、その最大径を有する錐体部分の底部か
ら上方に行くに従って、その錐体部分の径は減少してい
る。そして、封止樹脂21は、この錐体部分の表面の一
部を露出させ、かつ半導体チップ23の表面を覆うよう
に形成されている。
のような構造を有する根拠となる製造方法について図3
8〜図42を用いて説明する。図38〜図42は、この
発明に基づく第11の実施例における半導体パッケージ
の製造工程の第1工程〜第5工程を示す断面図である。
同様の工程を経て、半導体チップ23上にボンディング
パッド24、絶縁層31および下地金属層32を形成す
る。その後、後の工程で行なわれる電解めっき処理時に
電極として機能する電極層25材料を、半導体チップ2
3の主表面上に堆積する。
形成位置に開口部を有するレジスト26を形成する。そ
して、電解めっき法を用いて、金(Au)、銅(Cu)
あるいはニッケル(Ni)などからなる突起電極27形
成する。次に、図40を参照して、上記のレジスト26
を除去した後、エッチング処理を施すことによって、電
極層25を除去する。以上の工程を経て、上部に錐体部
分を有し、下部に柱体部分を有する突起電極27が形成
される。
27の位置に対応した位置に貫通孔29が設けられた第
1の成形用金型28aを準備する。このとき、この貫通
孔29の孔径は、突起電極27の錐体部分の最大径より
も小さい値となっている。そして、突起電極27の錐体
部分と貫通孔29とを位置合わせする。その後、貫通孔
29を通して、図41において矢印で示される方向に、
突起電極27を真空吸引する。このようにして半導体チ
ップ23が第1の成形用金型28aに固定される。
3を第1の成形用金型28aに固定した後、この第1の
成形用金型28a上に、この第1の成形用金型と組合わ
される第2の成形用金型28bを配置する。そして、図
42に示されるように、第1の成型用金型28aと第2
の成形用金型28bとで規定される注入口から、第1お
よび第2の成型用金型28a,28bによって形成され
る空間内に樹脂を注入する。その後、第1および第2の
成形用金型28a,28bを封止樹脂21から分離す
る。そして、樹脂の注入部に対応する部分に残余する封
止樹脂21を除去する。それにより、図37(a)およ
び(b)に示される半導体パッケージが得られる。
11の実施例における半導体パッケージの製造方法で用
いた第1の成形用金型28aの変形例について説明す
る。図43は、第1の成形用金型28aの第1の変形例
を示す断面図である。図43を参照して、この第1の変
形例における第1の成形用金型28aにおいては、貫通
孔29下に、この貫通孔29と連なる開口部29aが形
成されている。このように開口部29aを設けることに
よって、貫通孔29の形成が容易となる。
用金型28aの第2の変形例について説明する。図44
は、第1の成形用金型28aの第2の変形例を示す断面
図である。図44を参照して、この第2の変形例におい
ては、第1の成形用金型28a下に、第3の成形用金型
28cが取付けられている。
の第1の変形例と同様の理由で、貫通孔29を形成する
ことが容易となる。また、突起電極27を真空引きする
際に、第3の成形用金型28cに、貫通孔29と連なる
貫通孔29bを設けることによって、上記の第1の変形
例に比べて真空引きすることが容易となる。
28aの第3の変形例について説明する。図45は、第
1の成形用金型の第3の変形例を示す断面図である。図
45を参照して、上記の第2の変形例においては、第1
の成形用金型28aに、貫通孔29と貫通孔29bとを
接続する凹部が形成されていた。しかし、この第3の変
形例においては、第3の成形用金型28cに、貫通孔2
9と貫通孔29bとを接続する凹部が設けられている。
この第3の変形例も、上記の第2の変形例と同様の効果
を奏する。
て、この発明に基づく第12の実施例について説明す
る。図46は、この発明に基づく第12の実施例におけ
る半導体パッケージを示す断面図である。本実施例にお
いては、半導体チップ23の側面部に傾斜面23aが形
成されている。
傾斜面23aを形成することによって、半導体パッケー
ジに生じる機械的応力を低減させることが可能となる。
なお、図46に示される実施例においては、半導体チッ
プ23の側面部分に傾斜面23aを形成した場合につい
て説明したが、それ以外の箇所に傾斜面を形成するよう
にしてもよい。
封止型半導体パッケージにおいて、その半導体チップの
形状に起因して何らかの機械的応力が発生する場合に
は、その部分における半導体チップ23の形状を適切に
変形させることによって、その部分に生じる機械的応力
を低減させることが可能となる。 (第13の実施例)以下、図47〜図51を用いて、こ
の発明に基づく第13の実施例について説明する。図4
7〜図51は、この発明に基づく第13の実施例におけ
る樹脂封止型半導体パッケージの製造工程の特徴的な第
1工程〜第5工程を示す断面図である。なお、本実施例
においては、上記の第1の実施例における樹脂封止型半
導体パッケージの第2導体部10の形成工程をより詳し
く説明したものである。また、以下に説明する第14〜
第19の実施例においても、本実施例と同様に、第2導
体部10の具体的な形成工程が示される。また、以下の
説明で使用する図47〜図94においては、樹脂封止型
半導体パッケージの電極構造は適宜省略して描かれてい
る。しかし、各実施例における樹脂封止型半導体パッケ
ージの電極構造は、基本的には、図3に示される構造を
有する。
例と同様の工程を経て、第1導体部9の一部表面を露出
させるように封止樹脂1を形成する。次に、図48を参
照して、開口部41aを有するマスク41を準備する。
この開口部41aは、上記の第1導体部9の位置に対応
した位置に設けられる。そして、このマスク41を封止
樹脂1の主表面上に配置する。このとき、上記の開口部
41aが、第1導体部9の上に位置するように位置合わ
せが行なわれる。そして、マスク41上の所定位置に、
第2導体部材料を載置する。この場合であれば、半田な
どの低融点金属ペースト10aが、マスク41上の所定
位置に配置される。そして、スキージ40によって、こ
の金属ペースト(第2導体部材料)10aがマスク41
の開口部41a内に塗布される。
スク41の開口部41a内に、第2導体部材料10aが
塗布される。このようにしてマスク41の開口部41a
内に第2導体部材料10aを塗布した後は、マスク41
を封止樹脂1の主表面から分離する。それにより、図5
0に示されるように、第1導体部9上のみに、第2導体
部材料10aが形成されることになる。その後、図51
を参照して、上記の第2導体部材料10aに加熱処理を
施す。この加熱温度は、第2導体部材料10aの融点以
上の温度である。したがって、第2導体部材料10aの
融点は、低い方が好ましいと言える。以上のような加熱
処理が施されることによって、第2導体部材料10aは
溶融する。このとき、封止樹脂1と第2導体部材料10
aとは密着性がよくないため、第2導体部材料10a
は、第1導体部9とのみ接合される。その結果、第1導
体部9上に、塊状の第2導体部10を形成することが可
能となる。なお、上記のマスク41は、スクリーン印刷
工程において一般的に用いられるマスクであってもよい
し、金属製のマスクを用いてもよい。
を用いて、この発明に基づく第14の実施例について説
明する。図52〜図55は、この発明に基づく第14の
実施例における樹脂封止型半導体パッケージの特徴的な
製造工程の第1工程〜第4工程を示す断面図である。図
52を参照して、まず、上記の第1の実施例と同様の工
程を経て、封止樹脂1を形成する。そして、所定位置に
開口部42aを有するマスク42を準備する。このマス
ク42は、好ましくは、金属製のマスクである。このマ
スク42を樹脂封止型半導体パッケージの主表面上に配
置する。このとき、開口部42aが第1導体部9上に位
置するようにマスク42の位置決めが行なわれる。
スパッタリング法などを用いて、マスク42上および第
1導体部9上に、第2導体部材料10bを堆積する。こ
の第2導体部材料10bは、好ましくは、低融点の金属
である。より具体的には、半田などの材質である。次
に、図54を参照して、マスク42を樹脂封止型半導体
パッケージの主表面から分離することによって、第1導
体部9上にのみ第2導体部材料10bを残余させる。次
に、図55を参照して、上記の残余した第2導体部材料
10bに加熱処理を施す。このとき、加熱温度は、第2
導体部材料10bの融点以上の温度である。それによ
り、第2導体部材料10bは溶融し、上記の第13の実
施例の場合と同様に、第1導体部9と接合される。
を用いて、この発明に基づく第15の実施例について説
明する。図56〜図59は、この発明に基づく第15の
実施例における樹脂封止型半導体パッケージの特徴的な
製造工程の第1工程〜第4工程を示す断面図である。図
56を参照して、上記の第1の実施例と同様の工程を経
て封止樹脂1を形成する。一方、基板43を準備し、こ
の基板43上に接着剤などを介して第2導体部材料10
cを載置する。この第2導体部材料10cは、第1導体
部9の形成位置に対応した位置に形成される。このと
き、基板43としては、それ自体が接着性を有する材質
のものを使用してもよい。
止型半導体パッケージの主表面上に重ねることによっ
て、第2導体部材料10cを第1導体部9上に配置す
る。そしてこの状態で基板43に圧力を加えることによ
って、第2導体部材料10cと第1導体部9とを接合す
る(圧着)。このときの第2導体部材料10cと第1導
体部9との接合状態に関しては、この第2導体部材料1
0cと第1導体部9との接合強度が、基板43と第2導
体部材料10cとの密着強度よりも大きいものであれば
よい。それにより、基板43と第2導体部材料10cと
を分離することが可能となる。なお、上記の第2導体部
材料10cと第1導体部9との接合には、加熱法あるい
は超音波を加える(超音波加振法)などの手法を用いて
もよい。また、上記の圧着法、加熱法あるいは超音波加
振法の組合せによって、第2導体部材料10cと第1導
体部9とを接合してもよい。
第2導体部材料10cと第1導体部9とを接合した後、
基板43と第2導体部材料10cとを分離する。それに
より、第1導体部上にのみ第2導体部材料10cを残余
させることが可能となる。その後は、上記の第13の実
施例と同様の方法で、図59に示されるように、第1導
体部上に塊状の第2導体部10を形成する。なお、本実
施例においては、基板43上に第2導体部材料10cを
載置した。しかし、この基板43の代わりに長尺状の絶
縁性テープを用いることも可能である。そして、この長
尺状の絶縁性テープの長手方向に第2導体部材料10c
を並べて形成することによって、高速自動送りが可能と
なる。その結果、樹脂封止型半導体パッケージの生産性
を向上させることが可能となる。
を用いて、この発明に基づく第16の実施例について説
明する。図60〜図63は、この発明に基づく第16の
実施例における樹脂封止型半導体パッケージの特徴的な
製造工程の第1工程〜第4工程を示す断面図である。図
60を参照して、上記の第1の実施例と同様の工程を経
て封止樹脂1を形成する。そして、開口部44aを有す
るマスク44を準備する。この開口部44aは、第1導
体部9の形成位置に対応した位置に形成される。このマ
スク44を樹脂封止型半導体パッケージの主表面上に配
置する。このとき、マスク44の開口部44aが、第1
導体部9上に位置するようにマスク44の位置決めを行
なう。
10dを載置する。この場合であれば、球状の第2導体
部材料10dが開口部44a内に配置されている。しか
し、この第2導体部材料10dの形状はこれに限らず、
小片状のものであればよい。次に、図61を参照して、
プレス板45によって、第2導体部材料10dに荷重を
かける。それにより、第2導体部材料10dと第1導体
部9とを圧着する。この場合、上記の第15の実施例と
同様に、加熱法、超音波加振法あるいはそれらの組合せ
などを用いることによって、第2導体部材料10dと第
1導体部9とを接合してもよい。次に図62を参照し
て、プレス板45およびマスク44を除去する。その結
果、第1導体部材料上にのみ第2導体部材料10dが残
余する。その後は、上記の第13の実施例と同様にし
て、図63に示されるように、第1導体部9上に塊状の
第2導体部10を形成する。
を用いて、この発明に基づく第17の実施例について説
明する。図64〜図67は、この発明に基づく第17の
実施例における樹脂封止型半導体パッケージの特徴的な
製造工程の第1工程〜第4工程を示す断面図である。図
64(a)を参照して、上記の第1の実施例と同様の工
程を経て封止樹脂1を形成する。そして、開口部46a
を有するマスク46を準備する。マスク46には、第1
導体部9の位置に対応した位置に開口部46aが設けら
れている。そして、このマスク46を樹脂封止型半導体
パッケージの主表面上に配置する。このとき、開口部4
6aが、第1導体部9上に位置するように位置合わせさ
れる。この開口部46a内に第2導体部材料10eが載
置される。
a内に第2導体部材料10eが載置された状態(図64
(a)におけるB領域)を示す部分拡大断面図である。
図64(b)を参照して、本実施例においては、複数個
の小片状の第2導体部材料10eが開口部46a内に載
置される。このように小片状の第2導体部材料10eを
複数個用いることによって、第2導体部10の組成を容
易に変更することが可能となる。また、第2導体部10
の最終的な大きさなども容易に調整することが可能とな
る。次に、図65(a)を参照して、プレス板45によ
って第2導体部材料10eに圧力を加える。それによ
り、第1導体部と第2導体部材料10eとを接合する。
このときの第2導体部材料10eの状態が図65(b)
に示されている。図65(b)は、図65(a)におけ
るB領域を拡大した断面図である。
9との接合のための他の手法として、上記の第15の実
施例と同様に、加熱法、超音波加振法あるいはそれらの
組合せなどの方法を用いることも可能である。以上のよ
うにして第2導体部材料10eと第1導体部9とを接合
した後、プレス板45およびマスク46を除去する。そ
れにより、図66(a)および(b)に示されるよう
に、第1導体部9上にのみ第2導体部材料10eが残余
する。その後、上記の第13の実施例と同様の方法を用
いて、図67に示されるように、第1導体部上に第2導
体部10を形成する。 (第18の実施例)次に、図68を用いて、この発明に
基づく第18の実施例について説明する。図68は、こ
の発明に基づく第18の実施例における特徴的な工程の
概念を模式的に示す断面図である。
は、第2導体部10の形状や寸法などがほぼ一定となる
ような製造方法を示した。そのため、比較的複雑な工程
が必要であった。しかし、第2導体部10の寸法に対す
る制約が少ない場合あるいは低コスト化が優先される場
合においては、本実施例が有効である。図68を参照し
て、容器55内には、液体状の第2導体部材料56が満
たされている。この液体状の第2導体部材料56内に、
封止樹脂1形成後の状態の樹脂封止型半導体パッケージ
を浸漬する。その後、樹脂封止型半導体パッケージを上
記の液体状の第2導体部材料56内から取出す。このと
き、第2導体部材料は金属であるため、樹脂との密着性
は悪い。したがって、液体状の第2導体部材料56は、
第1導体部上にのみ残余する。それにより、第2導体部
10が形成される。
6中に樹脂封止型半導体パッケージを浸漬するだけで第
2導体部10を形成することが可能となるため、工程の
簡易化が図れる。なお、上記の場合には、樹脂封止型半
導体パッケージ全体を液体状の第2導体部材料56中に
浸漬した。しかし、樹脂封止型半導体パッケージの主表
面、すなわち第1導体部9の一部表面が露出している面
のみを上記の液体状の第2導体部材料56中に浸漬させ
てもよい。それにより、樹脂封止型半導体パッケージ全
体を液体状の第2導体部材料56内に浸漬する場合に比
べて、樹脂封止型半導体パッケージにかかる熱ストレス
を軽減することが可能となる。 (第19の実施例)次に、図69を用いて、この発明に
基づく第19の実施例について説明する。図69は、こ
の発明に基づく第19の実施例における樹脂封止型半導
体パッケージの特徴的な製造工程の概念を模式的に示す
断面図である。
の第2導体部材料56中に樹脂封止型半導体パッケージ
を浸漬した。しかし、イオン状の第2導体部材料を含む
めっき液中へ樹脂封止型半導体パッケージを浸漬するこ
とによって、第2導体部10を形成してもよい。図69
を参照して、上記の第1の実施例と同様の工程を経て、
封止樹脂1を形成する。一方、容器55a内にイオン状
の第2導体部材料を含むめっき液57を入れる。このめ
っき液57中に、封止樹脂1形成後の状態の樹脂封止型
半導体パッケージを浸漬する。そして、第1導体部9上
に第2導体部材料を析出させる。それにより、第1導体
部9上に第2導体部10を形成することが可能となる。
なお、上記の第13〜第17の実施例においては、第2
導体部10の形状としては略球状のものが示されてい
る。しかし、第2導体部10の形状はこれに限るもので
はない。また、上記の第13〜第17の実施例において
は、第2導体部材料に加熱処理を施すことによって第2
導体部10を形成していた。しかし、この加熱処理を省
略してもよい。すなわち、第2導体部材料と第1導体部
9とは仮止め状態にとどめておき、回路基板への実装の
際に第2導体部材料を溶融させてもよい。
2の実施例と関連するものである。上記の第2の実施例
においては、下地金属層12を半導体チップ3の主表面
方向に延在させることによって、ボンディングパッド4
の位置と第2導体部10の位置とを半導体チップ3の主
表面方向にずらせていた。しかし、他の配線層を用いて
第2導体部10とボンディングパッド4との位置を半導
体チップ3の主表面方向にずらせてもよい。この思想
が、本実施例および以下の第21の実施例〜第28の実
施例において示されることになる。図70は、この発明
に基づく第20の実施例における樹脂封止型半導体パッ
ケージを示す断面図である。図71は、この発明に基づ
く第20の実施例における樹脂封止型半導体パッケージ
の部分拡大断面図である。図70および図71を用い
て、本実施例の説明を行なう。
主表面の所定位置には、ボンディングパッド4が形成さ
れている。半導体チップ3の主表面上には、このボンデ
ィングパッド4と電気的に接続された配線層61が形成
される。この配線層61の材質としては、タングステン
(W)合金、銅(Cu)合金、半田材料などを挙げるこ
とができる。そして、配線層61上において、ボンディ
ングパッド4が形成されていない領域上に、外部接続用
の突起電極60が形成されている。この突起電極60の
材質としては、半田などを挙げることができる。以上の
ように、ボンディングパッド4の位置と、突起電極60
の位置とを、半導体チップ3の主表面方向にずらせるこ
とによって、以下のような効果を奏する。
60の位置を標準化することが容易となる。それは、配
線層61を設けることによって、外部接続用の突起電極
60の位置を標準化したとしても、半導体チップ3の主
表面において、ボンディングパッド4の位置を自由に選
択することが可能となるからである。また、ボンディン
グパッド4の形成位置の自由度を増大させることが可能
となることによって、半導体チップ3の主表面に形成さ
れる素子のレイアウトの自由度をも増大させることが可
能となる。さらに、ボンディングパッド4の面積をも従
来よりも小さくすることが可能となる。それにより、半
導体チップ3の主表面における素子の高集積化に寄与し
得ることとなる。次に、図71を参照して、半導体チッ
プ3の主表面には、ボンディングパッド4の一部表面を
露出させるように絶縁層11が形成される。この絶縁層
11の材質としては、シリコン酸化膜、シリコン窒化膜
などを挙げることができる。配線層61は、ボンディン
グパッド4上から、ボンディングパッド4が形成されて
いない半導体チップ3の主表面上にまで延在している。
この配線層61の材質としては、Ti,TiN,Ti
W,W,Auなどを挙げることができる。
体チップ3の主表面上全面に、スパッタリング法などに
よって上記の材質からなる導電層を形成する。この導電
層は単層であってもよいし多層構造としてもよい。そし
て、このようにして形成された導電層を、ウェットエッ
チング法あるいはドライエッチング法と、写真製版技術
とを用いてパターニングする。それにより、配線層61
を形成する。以上のように配線層61が形成された後
は、めっき法などを用いて突起電極60を形成する。し
かし、この突起電極60の高さは、比較的高くなるよう
に形成されることが必要である。したがって、めっき法
などを用いて突起電極60を形成するのは困難であると
言える。そのため、この突起電極60は、図70および
図71に示されるような単層の構造を有するよりも、多
層構造を有する方が好ましいと言える。
後は、この突起電極60の一部表面を露出させるように
半導体チップ3を封止する封止樹脂1を形成する。それ
により、図71に示される樹脂封止型半導体パッケージ
が形成されることになる。 (第21の実施例)次に、図72を用いて、この発明に
基づく第21の実施例について説明する。図72は、こ
の発明に基づく第21の実施例における樹脂封止型半導
体パッケージを示す断面図である。図72を参照して、
本実施例においては、配線層61上におけるボンディン
グパッド4が形成されていない領域上に、第1導体部9
および第2導体部10がそれぞれ形成されている。この
ように外部接続用の電極を多層構造にすることによっ
て、この外部接続用の電極の形成が容易となる。
記の第1の実施例における第2導体部10の材質と同様
のものを挙げることができる。また、第2導体部10の
材質としては、In−Pbなども挙げることができる。
この場合、第1導体部9の材質をもIn−Pbとするこ
とが可能となる。この場合には、第1導体部9に含まれ
る鉛の量を40〜60wt%程度とすることが好まし
い。それに対し、第2導体部10に含まれる鉛(Pb)
の量は、90〜97wt%程度とすることが好ましい。
それにより、第2導体部10の融点を第1導体部9の融
点よりも高くすることが可能となる。その結果、樹脂封
止型半導体パッケージをプリント基板などに搭載する際
に、第2導体部10を溶融させたとしても第1導体部9
は溶融しないことになる。すなわち、樹脂封止型半導体
パッケージのプリント基板への搭載による信頼性の低下
を防止することが可能となる。
は、銅(Cu),Ti合金などを挙げことができる。 (第22の実施例)次に、この発明に基づく第22の実
施例について説明する。図73は、この発明に基づく第
22の実施例における樹脂封止型半導体パッケージを示
す断面図である。図73を参照して、本実施例において
は、半導体チップ3の主表面上および封止樹脂1の主表
面上にそれぞれ配線層61,61aが形成されている。
それにより、配線層のレイアウトの自由度を向上させる
ことが可能となる。それは、半導体チップ3の主表面上
の領域と、封止樹脂1の主表面上の領域とを配線層の形
成のために利用することが可能となるからである。
部10)のレイアウトの自由度を増大させることが可能
となる。また、外部接続用の電極の高集積化を実現する
ことが可能となる。さらに、配線層形成に際して、この
配線層の形成によって半導体チップ3の主表面に形成さ
れた素子に電気的な悪影響を及ぼす可能性がある部分に
おいては、その配線層を封止樹脂1の主表面上に形成す
ることによって、半導体チップ3の主表面に形成された
素子に悪影響を及ぼすことを防止することも可能とな
る。 (第23の実施例)次に、図74を用いて、この発明に
基づく第23の実施例における樹脂封止型半導体パッケ
ージについて説明する。図74は、この発明に基づく第
23の実施例における樹脂封止型半導体パッケージの部
分断面図である。
ボンディングパッド4上に下地金属層12が形成されて
いる。この下地金属層12上には第1導体部9が形成さ
れる。この第1導体部9の材質としては、上記の第1の
実施例で開示した材質の他に金(Au),半田などを挙
げることができる。この第1導体部9の上面と封止樹脂
1の主表面とはぼぼ面一である。この第1導体部9と電
気的に接続され、封止樹脂1の主表面上にまで延在する
ように配線層61aが形成される。この配線層61aの
材質としては、上記の第21の実施例において挙げた配
線層61の材質以外に42アロイ(Fe−42重量%N
i合金)などを挙げることができる。そして、配線層6
1a上において、ボンディングパッド4の形成位置から
半導体チップ3の主表面方向にずれた位置の上方に第2
導体部10が形成される。以上のような構成を有するこ
とによって、上記の第20の実施例とほぼ同様の効果が
得られる。また、本実施例においては、配線層61a上
に予め第2導体部10を形成しておくことが可能とな
る。それにより、電極形成を幾分か容易にすることも可
能となる。
く第24の実施例について説明する。図75は、この発
明に基づく第24の実施例における樹脂封止型半導体パ
ッケージを示す部分断面図である。図75を参照して、
本実施例においては、配線層61aが、樹脂封止型半導
体パッケージの主表面から側面にまで延在するように形
成されている。それにより、樹脂封止型半導体パッケー
ジの側面1f部分をプリント基板に接触させた状態で、
プリント基板への搭載を行なうことが可能となる。それ
により、樹脂封止型半導体パッケージをプリント基板に
搭載する際の高集積化を行なうことが可能となる。ま
た、樹脂封止型半導体パッケージの側面1fにまで配線
層61aが形成されているため、配線層61aが形成さ
れているか否かの確認が容易となる。
の第23の実施例における配線層61aの材質とほぼ同
様のものを挙げることができる。また、このような配線
層61aの形成方法の一例としては、配線層61aと第
1導体部9とを接合した後に配線層61aを折り曲げる
ことによって、封止樹脂1の側面1fに沿わせるといっ
た手法をとることができる。また、配線層61aを予め
折り曲げた状態で、第1導体部9と配線層61aとを接
合することも可能である。 (第25の実施例)次に、この発明に基づく第25の実
施例について説明する。図76は、この発明に基づく第
25の実施例における樹脂封止型半導体パッケージを示
す部分断面図である。
配線層62が封止樹脂1内部に配置されている。そし
て、第2導体部10の一部分が封止樹脂1内部に形成さ
れる。それ以外の構造については、図74に示される第
23の実施例における樹脂封止型半導体パッケージとほ
ぼ同様である。したがって、第23の実施例とほぼ同様
の効果を奏する。本実施例においては、配線層62が封
止樹脂1の内部に形成されているため、この配線層62
と、外部機器の電極などとが接触する可能性はないと言
える。したがって、上記の第23の実施例よりも信頼性
を向上させることが可能となる。 (第26の実施例)次に、この発明に基づく第26の実
施例について説明する。図77は、この発明に基づく第
26の実施例における樹脂封止型半導体パッケージを示
す部分断面図である。
半導体チップ3の主表面上に形成された絶縁層11上
に、ポリイミドなどからなる保護膜13が形成されてい
る。この保護膜13上に配線層63が形成されている。
この配線層63の材質としては、上記の第20の実施例
における配線層61の材質と同様のものを用いてもよ
い。本実施例においては、上記の配線層63とボンディ
ングパッド4とがワイヤ部64によって電気的に接続さ
れる。このワイヤ部64の材質としては、Au,Alな
どを挙げることができる。このようにワイヤ部64を設
けることによって、配線層63の形成位置の自由度を上
記の第20〜第25の実施例よりもさらに増大させるこ
とが可能となる。
成されている。したがって、上記のワイヤ部64を設け
ることによって、第2導体部10の形成位置の自由度を
増大させることが可能となる。 (第27の実施例)次に、この発明に基づく第27の実
施例について説明する。図78は、この発明に基づく第
27の実施例における樹脂封止型半導体パッケージを示
す部分断面図である。図78を参照して、本実施例にお
いては、半導体チップ3の主表面に形成され、同一の信
号が与えられる複数のボンディングパッド4a,4b
が、同一の配線層61によって電気的に接続されてい
る。そしてこの配線層61上において、ボンディングパ
ッド4a,4bが形成されていない領域上に突起電極6
0が形成されている。
60によって、複数のボンディングパッド4a,4bに
対して信号の入出力を行なうことが可能となる。それに
より、突起電極60の数を減らすことが可能となる。そ
の結果、突起電極60の形成位置の自由度を増大させる
ことが可能となる。なお、本実施例においては、配線層
61を半導体チップ3の表面上に形成した。しかし、上
記の各実施例と同様に、配線層61を封止樹脂1内部あ
るいは封止樹脂1上に形成してもよい。また、突起電極
60を多層構造のものとしてもよい。 (第28の実施例)次に、この発明に基づく第28の実
施例について説明する。図79は、この発明に基づく第
28の実施例における樹脂封止型半導体パッケージを示
す部分断面図である。
えられる複数のボンディングパッド4a,4bのみを配
線層61によって電気的に接続することも可能である。
この場合にも、上記の第27の実施例とほぼ同様の効果
を奏する。 (第29の実施例)次に、この発明に基づく第29の実
施例について説明する。図80は、この発明に基づく第
29の実施例における樹脂封止型半導体パッケージを示
す部分断面斜視図である。図81は、図80に示される
樹脂封止型半導体パッケージの断面図である。図82
は、第29の実施例における樹脂封止型半導体パッケー
ジの変形例を示す断面図である。まず図80を参照し
て、封止樹脂1は、第2導体部10が形成される主表面
1bと、この主表面1bの周縁部を規定する側面1eと
を有している。第2導体部10は、上記の主表面1bの
周縁部に沿って設けられることが好ましい。それによ
り、プリント基板(図示せず)に搭載する際に、主表面
1bをプリント基板に対して立てた状態で、樹脂封止型
半導体パッケージをプリント基板に搭載することが可能
となる。
体パッケージとの対向する面積は、1つの側面1eの面
積とほぼ等しくなる。図80に示されるように、一般
に、主表面1bの面積は、一側面1eの面積よりも大き
くなっている。したがって、一側面1eをプリント基板
に対向させた状態でプリント基板に搭載することによっ
て、1つの樹脂封止型半導体パッケージのプリント基板
上に占める面積を低減させることが可能となる。それに
より、樹脂封止型半導体パッケージのプリント基板への
高集積化を実現することが可能となる。次に図81を参
照して、本実施例においては、外部接続用の電極は、第
1導体部9および第2導体部10を有している。この第
2導体部10の大きさなどを適切に調整することによっ
て、外部接続用の電極が単層の場合よりもプリント基板
への搭載が容易となる。また、プリント基板への搭載に
際して、単層の場合よりも信頼性を向上させることも可
能となる。
例について説明する。図82を参照して、本変形例にお
いては、外部接続用の電極として単層の突起電極65が
形成されている。この場合には、上述した信頼性などの
問題点は有するが、樹脂封止型半導体パッケージの高集
積化は実現することが可能となる。また、第20の実施
例などに開示された、ボンディングパッド4と外部接続
用の電極(第2導体部10)の位置をずらせる考え方を
本実施例に適用することも可能である。それにより、半
導体チップ3に種々のデバイスが形成された場合でも、
容易に上記の図80〜図82に示される樹脂封止型半導
体パッケージを得ることが可能となる。 (第30の実施例)次に、この発明に基づく第30の実
施例について説明する。図83は、この発明に基づく第
30の実施例における樹脂封止型半導体パッケージのプ
リント基板への搭載方法の第1工程を示す部分断面斜視
図である。図84は、この発明に基づく第30の実施例
における樹脂封止型半導体パッケージのプリント基板へ
の搭載方法の第2工程を示す斜視図である。
構造を有する樹脂封止型半導体パッケージを準備する。
そして、プリント基板66上において、第2導体部10
の位置に対応した位置に突起電極67を形成する。そし
て、図83における矢印の方向に樹脂封止型半導体パッ
ケージを移動させ、プリント基板66上の所定位置に配
置する。このとき、樹脂封止型半導体パッケージの一側
面1eがプリント基板66と対向する。すなわち、プリ
ント基板66上において、この樹脂封止型半導体パッケ
ージが占める面積は、上記の側面1eの面積とほぼ等し
くなる。それにより、樹脂封止型半導体パッケージの主
表面1bをプリント基板66に対向させる場合に比べ
て、プリント基板への樹脂封止型半導体パッケージの高
集積化を実現することが可能となる。
てプリント基板66上に樹脂封止型半導体パッケージを
配置した後は、第2導体部10と突起電極67とを溶融
する。それにより、接合部68を形成する。以上の工程
を経て樹脂封止型半導体パッケージがプリント基板66
上に搭載されることになる。このとき、図82に示され
るように、樹脂封止型半導体パッケージの外部接続用の
突起電極65が単層の場合には、次のような問題点が考
えられる。樹脂封止型半導体パッケージをプリント基板
に搭載する際には、突起電極65自体が溶融することに
よって上記のような接合部が形成されることになる。そ
れにより、外部接続用の電極を多層構造とした場合より
も、突起電極65と封止樹脂1との間に間隙が形成され
る可能性は大きくなる。すなわち、信頼が低下する。し
たがって、外部接続用の突起電極は、導電層の多層構造
からなることが好ましいと言える。
く第31の実施例について説明する。図85は、この発
明に基づく第31の実施例における樹脂封止型半導体パ
ッケージを示す部分断面斜視図である。図85を参照し
て、本実施例における樹脂封止型半導体パッケージは、
2つの半導体チップ3a,3bを備えている。そして、
この2つの半導体チップ3a,3bが1つの封止樹脂1
によって封止されている。この場合であれば、2つの半
導体チップ3a,3bの裏面同士が対向するような位置
関係となっている。それにより、第2導体部10は、表
裏の位置関係にある2つの表面にそれぞれ形成されるこ
とになる。このような構造を有することによって、上記
の第30の実施例の場合よりもさらに多数の樹脂封止型
半導体パッケージをプリント基板66上に配置すること
が可能となる。
く第32の実施例について説明する。図86は、この発
明に基づく第32の実施例における樹脂封止型半導体パ
ッケージのプリント基板への搭載方法を示す斜視図であ
る。図86を参照して、本実施例においては、プリント
基板66上において、第2導体部10に対応する位置
に、ピン69が設けられている。このように、ピン69
を設けることによって、上記のようにプリント基板66
上に突起電極を形成する場合よりも所定の高さを容易に
得ることが可能となる。それにより、樹脂封止型半導体
パッケージにおいて、上記の第29〜第30の実施例よ
りも、第2導体部10の形成位置の自由度を増大させる
ことが可能となる。それ以外の構造に関しては、図84
に示される第30の実施例とほぼ同様である。それによ
り、第30の実施例とほぼ同様の効果をも奏する。
く第33の実施例について説明する。図87は、この発
明に基づく第33の実施例における樹脂封止型半導体パ
ッケージのプリント基板66への搭載方法を示す斜視図
である。図87を参照して、本実施例においては、樹脂
封止型半導体パッケージと、プリント基板66との間に
絶縁性の接着剤70が設けられている。それにより、上
記の第30の実施例の場合よりも接合部68に対する負
担を軽減することが可能となる。それにより、信頼性を
向上させることが可能となる。それ以外の構造に関して
は、上記の第30の実施例とほぼ同様である。したがっ
て、上記の第30の実施例とほぼ同様の効果をも奏す
る。
く第34の実施例について説明する。図88は、この発
明に基づく第34の実施例における樹脂封止型半導体パ
ッケージのプリント基板66への搭載方法を示す斜視図
である。図88を参照して、本実施例においては、樹脂
封止型半導体パッケージとプリント基板66とが所定角
度(θ)をなすように、樹脂封止型半導体パッケージを
傾けた状態でプリント基板66へ搭載している。この場
合であれば、図88に示されるように、θの角度だけ樹
脂封止型半導体パッケージは接合部68側に傾けられて
いる。このθの大きさは、接続部68の接続強度などを
考慮にいれて選定される。
ジをプリント基板66に対して所定角度θだけ傾けるこ
とによって、半導体パッケージにおける第2導体部10
と、プリント基板66上に形成された突起電極67との
実質的な距離を短縮することが可能となる。それによ
り、接合部68の形成が容易となる。また、接合部68
の信頼性をも向上させることが可能となる。さらに、接
合部68の長さを短くすることが可能となるため、この
接合部68における電気的な抵抗を低減させることも可
能となる。 (第35の実施例)次に、この発明に基づく第35の実
施例について説明する。図89は、この発明に基づく第
35の実施例における樹脂封止型半導体パッケージのプ
リント基板66への搭載方法を示す斜視図である。
上記の第34の実施例の場合と同様に、樹脂封止型半導
体パッケージがプリント基板66に対して所定角度だけ
傾くように配置されている。そして、プリント基板66
と、樹脂封止型半導体パッケージとの間に、台座71が
設けられている。この台座71を設けることによって、
上記の第34の実施例の場合よりも安定した状態で、樹
脂封止型半導体パッケージをプリント基板66に搭載す
ることが可能となる。それ以外の構造に関しては、上記
の第34の実施例とほぼ同様である。したがって、上記
の第34の実施例とほぼ同様の効果をも奏する。 (第36の実施例)次に、この発明に基づく第36の実
施例について説明する。図90は、この発明に基づく第
36の実施例における、樹脂封止型半導体パッケージの
性能評価用のソケット72を示す斜視図である。図91
は、図90に示されるソケット72内に、突起状の電極
を有する樹脂封止型半導体パッケージが挿入された状態
を示す断面図である。なお、以下に説明する第36の実
施例〜第39の実施例は、外部接続用の突起状の電極を
有する樹脂封止型半導体パッケージの性能評価をより安
定して行なうことが可能となるソケットの構造を開示す
るものである。以下の実施例においては、突起状の電極
部が複数層の構造を有する場合について説明するが、そ
れに限らず突起状の電極が単層構造を有するものにも適
用可能である。
封止型半導体パッケージを収納する収納部73と、この
収納部73の開閉を行なう蓋75とを有している。収納
部73内には、基板74が設けられる。この基板74の
材質は、好ましくは、ガラス,エポキシなどの絶縁材料
である。この基板74表面には、銅(Cu)などからな
る受入電極76が形成される。この受入電極76に、樹
脂封止型半導体パッケージに設けられた突起電極が当接
される。基板74の表面には、上記の受入電極76と電
気的に接続されている配線81が形成されている。基板
74には、ドリルなどによって所定位置に開口部87が
設けられている。この開口部87の内表面には、無電解
めっき法などによって、銅(Cu)などの導電層が形成
されている。この導電層は、上記の配線81と電気的に
接続されている。
どからなる入出力ピン80が打ち込まれている。この入
出力ピン80は、収納部73の底部から突出している。
収納部73には、さらに、所定位置にバネ82が設けら
れている。このバネ82によって、蓋75を開くのが容
易となる。一方、蓋75には、凸部77が設けられてい
る。この凸部77によって、樹脂封止型半導体パッケー
ジの裏面に押圧力が加えられる。それにより、樹脂封止
型半導体パッケージの突起電極を受入電極76に押しつ
けることが可能となる。その結果、樹脂封止型半導体パ
ッケージの突起電極と、基板74上の受入電極76との
安定した接触状態を確保することが可能となる。また、
蓋75には、係合部78が設けられている。一方、収納
部73の所定位置には、上記の係合部78に対応した位
置に、係合部79が設けられている。この係合部78と
係合部79とを係合させることによって、蓋75が閉じ
た状態で保持される。
脂封止型半導体パッケージを収納した場合について説明
する。図91を参照して、樹脂封止型半導体パッケージ
は、主表面が基板74に対向した状態で収納部73内に
収納される。このとき、蓋75には、弾性体などからな
る凸部77が設けられている。この凸部77によって、
樹脂封止型半導体パッケージの裏面に押圧力が加えられ
る。それにより、第2導体部10が受入電極76に弾性
的に押しつけられることになる。その結果、第2導体部
10と受入電極76との安定した接触が得られる。配線
81上には、絶縁層83が形成されている。それによ
り、配線層81が保護される。上記のような状態で樹脂
封止型半導体パッケージを収納部73内に収納すること
によって、第2導体部10と受入電極76との安定した
接触状態を確保することが可能となる。それにより、樹
脂封止型半導体パッケージの性能評価をより安定した状
態で確実に行なうことが可能となる。
く第37の実施例について説明する。図92は、この発
明に基づく第37の実施例における樹脂封止型半導体パ
ッケージの性能評価用のソケットを示す断面図である。
図92を参照して、本実施例においては、第2導体部1
0と受入電極76との間に、異方性導電部材84が挿入
されている。この異方性導電部材84は、所定の圧力が
加わった部分のみ、その圧力が加わった方向に電気的に
導通状態となる。したがって、この場合であれば、凸部
77によって、樹脂封止型半導体パッケージの裏面が押
されるため、第2導体部10と受入電極76とが対向す
る方向に異方性導電部材84は力を受けることになる。
それにより、第2導体部10と受入電極76とを電気的
に接続することが可能となる。その結果、上記の第36
の実施例の場合と同様に、安定して樹脂封止型半導体パ
ッケージの性能評価を行なうことが可能となる。
しては、Ag粒子がランダムに含まれているシリコンラ
バーを挙げることができる。また、異方性導電部材84
は、ソケット72と一体型のものであってもよいし、分
離可能なものであってもよい。 (第38の実施例)次に、この発明に基づく第38の実
施例について説明する。図93は、この発明に基づく第
38の実施例における樹脂封止型半導体パッケージの性
能評価のためのソケットを示す断面図である。図93を
参照して、本実施例においては、入出力ピン85自体に
弾性機能を付加している。それにより、入出力ピン85
と第2導体部10との接触状態を安定した状態に保持す
ることが可能となる。それにより、樹脂封止型半導体パ
ッケージの性能評価を安定して行なうことが可能とな
る。
85に弾性機能を付加するために、基板74に凹部を設
けている。また、入出力ピンと受入電極とを一体化する
ことによってさらにこの弾性機能は優れたものとなる。
さらに、本実施例におけるソケット72は、樹脂封止型
半導体パッケージの突起電極数が少ない場合に適用され
ることが好ましい。 (第39の実施例)次に、この発明に基づく第39の実
施例について説明する。図94は、この発明に基づく第
39の実施例における樹脂封止型半導体パッケージの性
能評価のためのソケットを示す斜視図である。本実施例
においては、収納部の一部に切欠き部86が設けられて
いる。それにより、樹脂封止型半導体パッケージの出し
入れが容易となる。
ケージが収納される空間の平面的な面積は、樹脂封止型
半導体パッケージの主表面側の平面の面積とほぼ等しく
なるようにすることが好ましい。それにより、収納部7
3の内壁面によって、樹脂封止型半導体パッケージの主
表面方向のずれを抑えることが可能となる。それによ
り、より確実に性能評価などの試験を行なうことが可能
となる。このような場合には、図94に示されるような
凹部86を設けることによって、樹脂封止型半導体パッ
ケージの出し入れが容易となる。なお、上記の第36〜
第39の実施例においては、樹脂封止型半導体パッケー
ジの主表面の中央部近傍に2列の外部接続用の第2導体
部10を配置した場合を示した。しかし、それに限ら
ず、第2導体部10の位置は、樹脂封止型半導体パッケ
ージの表面上であればどこにあってもよい。また、第2
導体部10の数が多くなった場合には、配線81を多層
構造とすることによって対応可能である。
ば、1つの局面では、下地金属層を備えているため、第
1導体部の材質とボンディングパッドの材質との拡散を
防止することができる。また、第1導体部上面上に塊状
の第2導体部が形成されているため、外部機器との接続
の際に、この第2導体部も外部機器との接続部の一部を
構成する。それにより、第2導体部の成分を適切に選定
することによって、その接続部の疲労強度などの特性を
改善することが可能となる。それにより、接続部の信頼
性を向上させることが可能となる。
部とは材質が異なっており、第1導体部の材質は第2導
体部の材質よりも融点の高い材質が選定される。それに
より、第2導体部と外部機器との接続の際に第1導体部
が溶けて流れ出すといった現象は起こらない。したがっ
て、外部機器との接続に際しても半導体パッケージの気
密性は保たれる。
引出用の電極が形成されるため、半導体パッケージの小
型化も実現される。さらに、それに伴い、電極の長さが
短くできるので、電気的特性も向上する。以上のよう
に、この発明によれば、小型化、電気的特性の向上を実
現しかつ信頼性の高い樹脂封止型半導体パッケージが得
られる。
は、第3導体部が形成されることが好ましい。この第3
導体部が形成されることによって、この第3導体部を溶
融することによって第3導体部と第1導体部とを接合す
ることが可能となる。それにより、多大な荷重をかける
ことなく第1導体部と第3導体部とを接着することが可
能となる。その結果、第1導体部と第3導体部の接着に
際して他の構成要素に悪影響を及ぼすといったことがな
くなる。
って、第3導体部の形状は、テーパ形状となる。それに
より、第3導体部が直柱状の形状をしている場合に比べ
て、封止樹脂からの保持力を増大させることが可能とな
る。その結果、樹脂封止型半導体パッケージの信頼性の
向上につながる。
属層を延在させている。それにより、ボンディングパッ
ドの面積を従来よりも小さくすることができる。その結
果、半導体チップに形成される素子の高集積化を促進す
ることが可能となる。さらに、第2導体部の位置を所望
の位置に形成することが可能となるため、半導体チップ
上の素子のレイアウトの自由度や外部機器との接続の際
の自由度も増す。
ージの製造方法によれば、絶縁基板上に半導体チップを
配置した状態で、半導体チップを樹脂によって封止して
いる。それにより、絶縁基板と第1導体部とを分離した
際に、第1導体部の上面を平坦にすることが可能とな
る。またこのとき、第1導体部上面と封止樹脂の上面と
をほぼ面一にすることも可能となる。それにより、第2
導体部の形成が容易となる。さらに、第1導体部および
接続層を封止樹脂形成の前に予め形成しているため、封
止樹脂を形成した後の樹脂封止型半導体パッケージの気
密性は優れている。以上のように、この発明に基づく樹
脂封止型半導体パッケージの製造方法によれば、実現性
に優れかつ信頼性の高い樹脂封止型半導体パッケージが
得られる。
ージの製造方法によれば、他の局面では、第1の成形用
金型に半導体チップの導体部の錐体部分を固定した状態
で封止樹脂を形成している。導体部は、通常多数設けら
れるので、半導体チップを安定した状態で第1の成型用
金型に固定することが可能となる。その結果、より安定
して精度よく樹脂封止型半導体パッケージを形成するこ
とが可能となる。この発明に基づく樹脂封止型半導体パ
ッケージによれば、さらに他の局面では、ボンディング
パッドの形成位置と外部接続用の電極の位置を半導体チ
ップの主表面方向にずらせることが可能となる。それに
より、外部接続用電極の位置を標準化することが可能と
なる。その結果、樹脂封止型半導体パッケージのプリン
ト基板への搭載が容易となる。また、ボンディングパッ
ドの位置の選択の自由度を増大させることが可能とな
る。それにより、半導体チップの主表面に形成される素
子のレイアウトの自由度を増大させることも可能とな
る。
ージによれば、さらに他の局面では、同一信号が与えら
れるボンディングパッド同士を配線層によって電気的に
接続している。それにより、外部接続用電極の数を低減
させることが可能となる。それにより、外部接続用電極
の形成位置の自由度を増大させることが可能となる。こ
の発明に基づく半導体装置によれば、樹脂封止型半導体
パッケージの主表面をプリント基板に立てた状態で、プ
リント基板上に樹脂封止型半導体パッケージを搭載して
いる。樹脂封止型半導体パッケージの主表面の面積は、
この主表面を規定する側面の面積よりも一般に大きい。
したがって、樹脂封止型半導体パッケージの搭載に際し
て、1つの樹脂封止型半導体パッケージのプリント基板
上に占める面積を低減させることが可能となる。その結
果、多数の樹脂封止型半導体パッケージをプリント基板
に搭載することが可能となる。
ージは、さらに他の局面では、裏面同士が互いに対向す
るように配置された半導体チップを有している。それに
より、樹脂封止型半導体パッケージにおいて、表裏の位
置関係にある2つの面に第2導体部を形成することが可
能となる。すなわち、2つの主表面を有する樹脂封止型
半導体パッケージが形成される。第2導体部を樹脂封止
型半導体パッケージの主表面の周縁部に沿って形成する
ことによって、樹脂封止型半導体パッケージの主表面を
プリント基板に立てた状態で、プリント基板に搭載する
ことが可能となる。それにより、より多くの樹脂封止型
半導体パッケージをプリント基板上に搭載することが可
能となる。この発明に基づくソケットによれば、弾性手
段によって受入電極と突起電極の接触状態が弾性的に保
持される。それにより、より安定した状態で確実に性能
評価を行なうことが可能となる。
止型半導体パッケージを示す部分断面斜視図である。
側面図である。
電極部分の部分拡大断面図である。
止型半導体パッケージの製造工程において、半導体チッ
プ上に素子が形成された状態を示す斜視図である。
パッケージの製造工程において接続層8が形成された状
態を示す斜視図である。
止型半導体パッケージの製造工程において、複数の半導
体チップが分離された状態を示す斜視図である。
止型半導体パッケージの製造工程において、第1導体部
と接続層とを重ね合せている様子を示す斜視図である。
止型半導体パッケージの製造工程において、第1導体部
と接続層とを溶着している状態を示す斜視図である。
金型内に配置しその金型内に樹脂を注入している様子を
示す断面図である。
封止型半導体パッケージの製造工程において、封止樹脂
が形成された状態を示す斜視図である。
封止型半導体パッケージの製造工程において、封止樹脂
を形成した後に絶縁基板と半導体チップとを分離した状
態を示す斜視図である。
封止型半導体パッケージの製造工程において、第1導体
部の上面上に第2導体部を形成している状態を示す斜視
図である。
封止型半導体パッケージの製造工程の第1工程を示す部
分断面図である。
封止型半導体パッケージの製造工程の第2工程を示す部
分断面図である。
封止型半導体パッケージの製造工程の第3工程を示す部
分断面図である。
封止型半導体パッケージの製造工程の第4工程を示す部
分断面図である。
封止型半導体パッケージの製造工程の第5工程を示す部
分断面図である。
封止型半導体パッケージの製造工程の第6工程を示す部
分断面図である。
封止型半導体パッケージの製造工程の第7工程を示す部
分断面図である。
封止型半導体パッケージの製造工程の第8工程を示す部
分断面図である。
封止型半導体パッケージの製造工程の第9工程を示す部
分断面図である。
封止型半導体パッケージの製造工程の第10工程を示す
部分断面図である。
封止型半導体パッケージの製造工程の第11工程を示す
部分断面図である。
封止型半導体パッケージの製造工程の第12工程を示す
部分断面図である。
封止型半導体パッケージを示す部分断面図である。
封止型半導体パッケージを示す部分断面図である。
造工程を示す斜視図である。
封止型半導体パッケージの製造方法における特徴的な製
造工程を示す斜視図である。
封止型半導体パッケージを示す部分断面斜視図である。
封止型半導体パッケージを示す部分断面斜視図である。
封止型半導体パッケージを示す部分断面斜視図である。
封止型半導体パッケージを示す部分断面斜視図である。
封止型半導体パッケージを示す部分断面斜視図である。
脂封止型半導体パッケージを示す部分断面斜視図であ
る。
封止型半導体パッケージをプリント基板に実装している
様子を模式的に示す断面図である。
例における樹脂封止型半導体パッケージの第2導体部を
配置した状態を示す部分拡大断面図である。(b)は
(a)に示される状態の第2導体部および半田ペースト
を溶融させることによって接続した状態を示す部分拡大
断面図である。
おける樹脂封止型半導体パッケージを示す部分断面斜視
図である。(b)は(a)に示される樹脂封止型半導体
パッケージの断面図である。
脂封止型半導体パッケージの製造工程の第1工程を示す
断面図である。
脂封止型半導体パッケージの製造工程の第2工程を示す
断面図である。
脂封止型半導体パッケージの製造工程の第3工程を示す
断面図である。
脂封止型半導体パッケージの製造工程の第4工程を示す
断面図である。
脂封止型半導体パッケージの製造工程の第5工程を示す
断面図である。
脂封止型半導体パッケージの製造方法において使用され
る第1の成形用金型の第1の変形例を示す断面図であ
る。
脂封止型半導体パッケージの製造方法において使用され
る第1の成形用金型の第2の変形例を示す断面図であ
る。
脂封止型半導体パッケージの製造方法において使用され
る第1の成形用金型の第3の変形例を示す断面図であ
る。
脂封止型半導体パッケージを示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第1工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第2工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第3工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第4工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第5工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第1工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第2工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第3工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第4工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第1工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第2工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第3工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第4工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第1工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第2工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第3工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第4工
程を示す断面図である。
における樹脂封止型半導体パッケージの特徴的な製造工
程の第1工程を示す断面図である。(b)は、(a)に
おけるB領域を拡大した断面図である。
における樹脂封止型半導体パッケージの特徴的な製造工
程の第2工程を示す断面図である。(b)は、(a)に
おけるB領域を拡大した断面図である。
における樹脂封止型半導体パッケージの特徴的な製造工
程の第3工程を示す断面図である。(b)は、(a)に
おけるB領域を拡大した断面図である。
脂封止型半導体パッケージの特徴的な製造工程の第4工
程を示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程を模式的
に示す断面図である。
脂封止型半導体パッケージの特徴的な製造工程を模式的
に示す断面図である。
脂封止型半導体パッケージを示す断面図である。
脂封止型半導体パッケージを示す部分拡大断面図であ
る。
脂封止型半導体パッケージを示す断面図である。
脂封止型半導体パッケージを示す断面図である。
脂封止型半導体パッケージを示す部分断面図である。
脂封止型半導体パッケージを示す部分断面図である。
脂封止型半導体パッケージを示す部分断面図である。
脂封止型半導体パッケージを示す部分断面図である。
脂封止型半導体パッケージを示す部分断面図である。
脂封止型半導体パッケージを示す部分断面図である。
脂封止型半導体パッケージを示す部分断面斜視図であ
る。
ジの断面図である。
脂封止型半導体パッケージの変形例を示す断面図であ
る。
脂封止型半導体パッケージをプリント基板へ搭載してい
る様子を示す部分断面斜視図である。
脂封止型半導体パッケージをプリント基板に搭載した状
態を示す斜視図である。
脂封止型半導体パッケージを示す部分断面斜視図であ
る。
脂封止型半導体パッケージをプリント基板に搭載してい
る様子を示す斜視図である。
脂封止型半導体パッケージをプリント基板に搭載した状
態を示す斜視図である。
脂封止型半導体パッケージをプリント基板に搭載した状
態を示す斜視図である。
脂封止型半導体パッケージをプリント基板に搭載した状
態を示す斜視図である。
脂封止型半導体パッケージの性能評価用のソケットを示
す斜視図である。
導体パッケージを収納した状態を示す断面図である。
脂封止型半導体パッケージの性能評価のためのソケット
を示す断面図である。
脂封止型半導体パッケージの性能評価のためのソケット
を示す断面図である。
脂封止型半導体パッケージの性能評価のためのソケット
の特徴部分を示す斜視図である。
示す部分断面斜視図である。
樹脂封止型半導体パッケージを示す断面図である。
樹脂封止型半導体パッケージの部分断面図である。
型半導体パッケージの製造工程の第1工程〜第4工程を
示す斜視図である。
樹脂封止型半導体パッケージを示す断面図である。
ージの問題点を説明するための部分断面図である。
体パッケージの変形例をプリント基板に実装する際に、
プリント基板上の配線層上に上記の樹脂封止型半導体パ
ッケージの電極を配置した状態を示す部分断面図であ
る。(b)は(a)に示される樹脂封止型半導体パッケ
ージの電極とプリント基板上の配線層とを接続部を介し
て接続した状態を示す部分断面図である。
体パッケージをプリント基板に実装するのに際して、上
記の樹脂封止型半導体パッケージの電極をプリント基板
上の配線層上に配置した状態を示す部分断面図である。
(b)は(a)に示される樹脂封止型半導体パッケージ
の電極とプリント基板上の配線層とを接続部を介して接
続した状態を示す部分断面図である。
ージをプリント基板に実装した際の問題点を示す部分断
面図である。
評価のためのソケットを示す斜視図である。
型半導体パッケージの性能評価にプローバを有する性能
評価装置を使用している様子を示す斜視図である。
ップ 4,24,104,114,124,134 ボンディ
ングパッド 8 接続層 9 第1導体部 10 第2導体部 10a,10b,10c,10d,10e 第2導体部
材料 11,31 絶縁層 12,32 下地金属層 13 バッファコート膜 14 半導体ウェハ 15 絶縁基板 16,26 レジスト 27 突起電極 28a,40 第1の成形用金型 28b,41 第2の成型用金型 25 電極層 41,42,44,46 マスク 41a,42a,44a,46a 開口部 43 基板 56 液体状第2導体部材料 57 めっき液 60 突起電極 61,61a,62,63 配線層 64 ワイヤ部 66 プリント基板 76 受入電極 77 凸部 84 異方性導電部材 85 入出力ピン
Claims (16)
- 【請求項1】 主表面に素子が形成された半導体チップ
と、 前記半導体チップの主表面に形成され、外部引出用電極
として機能するボンディングパッドと、 前記ボンディングパッド上に形成され、略平坦な上面を
有する第1導体部と、 前記第1導体部の上面のみを露出させるように前記半導
体チップを封止する封止樹脂と、 前記第1導体部の上面上に形成され、前記第1の導体部
と材質の異なる塊状の第2導体部と、を備えた樹脂封止
型半導体パッケージ。 - 【請求項2】 前記ボンディングパッドと前記第1導体
部との間には、バリア層としての機能を有する下地金属
層が形成される、請求項1に記載の樹脂封止型半導体パ
ッケージ。 - 【請求項3】 前記下地金属層と前記第1導体部との間
には、両者を電気的に接続する第3導体部が形成されて
いる、請求項2に記載の樹脂封止型半導体パッケージ。 - 【請求項4】 主表面に素子が形成された半導体チップ
と、 前記半導体チップの主表面に形成され、外部引出用電極
として機能するボンディングパッドと、 前記ボンディングパッドに接続され、前記ボンディング
パッド上から前記半導体チップの主表面方向にずれる位
置にまで延在する、バリア層としての機能を有する下地
金属層と、 前記下地金属層上における前記ボンディングパッドから
ずれた位置に形成され、略平坦な上面を有する第1導体
部と、 前記第1導体部の上面を露出させるように前記半導体チ
ップを封止する封止樹脂と、 前記第1導体部の上面上に形成され、前記第1導体部と
材質の異なる塊状の第2導体部と、を備えた樹脂封止型
半導体パッケージ。 - 【請求項5】 絶縁基板上に第1導体部を形成する工程
と、 半導体チップの主表面に形成されたボンディングパッド
上に接続層を形成する工程と、 前記半導体チップを反転させることによって前記第1導
体部上に前記接続層を配置する工程と、 前記第1導体部と前記接続層とを接合する工程と、 前記絶縁基板上に前記半導体チップを配置した状態で前
記半導体チップを樹脂によって封止する工程と、 前記絶縁基板と前記第1導体部とを分離することによっ
て前記第1導体部上面を露出させる工程と、 露出した前記第1導体部上面上に塊状の第2導体部を形
成する工程と、を備えた樹脂封止型半導体パッケージの
製造方法。 - 【請求項6】 前記第2導体部形成工程は、 前記第1導体部上に開口部を有するマスクを前記樹脂上
に配置する工程と、 前記マスクの開口部に第2導体部材料を置く工程と、 前記第2導体部材料を溶融させることによって塊状の第
2導体部を形成する工程と、を備えた、請求項5に記載
の樹脂封止型半導体パッケージの製造方法。 - 【請求項7】 前記第2導体部形成工程は、 基板上に第2導体部材料を載置する工程と、 前記基板を前記樹脂上に重ねることによって、前記第2
導体部材料を前記第1導体部上面上に配置する工程と、 前記第1導体部と前記第2導体部材料とを接着する工程
と、 前記基板と前記第2導体部材料とを分離する工程と、 前記第2導体部材料を溶融させることによって塊状の第
2導体部を形成する工程と、を備えた、請求項5に記載
の樹脂封止型半導体パッケージの製造方法。 - 【請求項8】 前記第2導体部は、液体状の第2導体部
材料中に前記第1導体部上面を浸漬することによって形
成される、請求項5に記載の樹脂封止型半導体パッケー
ジの製造方法。 - 【請求項9】 前記第2導体部形成工程は、 イオン状の第2導体部材料を含むめっき液中に前記第1
導体部上面を浸漬する工程と、 前記第1導体部上面に前記第2導体部材料を析出させる
ことによって前記第2導体部を形成する工程と、を備え
た、請求項5に記載の樹脂封止型半導体パッケージの製
造方法。 - 【請求項10】 素子が形成された半導体チップと、 前記半導体チップの主表面に形成され、外部引出用電極
として機能するボンディングパッドと、 前記ボンディングパッド上に下地金属層を介在して形成
され、第1の横断面積を有する柱体部分と、前記柱体部
分上に前記第1の横断面積よりも大きい第2の横断面積
を有する部分を底部とする錐体部分とを含む導体部と、 前記導体部の前記錐体部分の表面の一部を露出させるよ
うに前記半導体チップを封止する封止樹脂と、を有する
樹脂封止型半導体パッケージの製造方法であって、 前記ボンディングパッド上に前記下地金属層を形成する
工程と、 前記導体部に対応した位置に前記錐体部分の最大径より
も小さい孔径を有する貫通孔が設けられた第1の成形用
金型と、前記第1の成形用金型と組合わされる第2の成
形用金型とを準備する工程と、 前記第1の成形用金型の前記貫通孔と前記導体部の錐体
部分表面とを位置合わせする工程と、 前記貫通孔を通して前記錐体部分を真空吸引することに
よって前記錐体部分を前記貫通孔に固定する工程と、 前記半導体チップ上に前記第2の成形用金型を配置する
工程と、 前記錐体部分を前記貫通孔に吸引した状態で前記第1お
よび第2の成形用金型に取囲まれる空間内に樹脂を注入
することによって前記封止樹脂を形成する工程と、 前記第1および第2の成形用金型を前記封止樹脂から分
離する工程と、を備えた樹脂封止型半導体パッケージの
製造方法。 - 【請求項11】 主表面に素子が形成された半導体チッ
プと、 前記半導体チップの主表面上に形成され、外部引出用電
極として機能するボンディングパッドと、 前記ボンディングパッド上に形成され、前記ボンディン
グパッドと電気的に接続される導電層と、 前記導電層と電気的に接続され、前記ボンディングパッ
ドが形成されていない前記半導体チップ上の領域で外部
機器と電気的に接続される外部接続用電極と、 前記外部接続用電極の一部表面を露出させるように前記
半導体チップを封止する封止樹脂と、を備えた樹脂封止
型半導体パッケージ。 - 【請求項12】 主表面に素子が形成された半導体チッ
プと、 前記半導体チップの主表面上に形成され、外部引出用電
極として機能する第1および第2のボンディングパッド
と、 前記第1のボンディングパッド上から前記第2のボンデ
ィングパッド上にまで延在し、前記第1および第2のボ
ンディングパッドを電気的に接続する導電層と、 前記導電層と電気的に接続され、前記第1および第2の
ボンディングパッドが形成されていない前記半導体チッ
プ上の領域で外部機器と電気的に接続される外部接続用
電極と、 前記外部接続用電極の一部表面を露出させるように前記
半導体チップを封止する封止樹脂と、を備えた樹脂封止
型半導体パッケージ。 - 【請求項13】 一部表面が露出した複数個の突起電極
を主表面に有する樹脂封止型半導体パッケージをプリン
ト基板に電気的に接続した状態で前記プリント基板上に
搭載した半導体装置において、 前記樹脂封止型半導体パッケージの主表面を前記プリン
ト基板に対して立てた状態で、前記樹脂封止型半導体パ
ッケージは前記プリント基板上に搭載され、 前記プリント基板は、前記樹脂封止型半導体パッケージ
の突起電極に対応した位置に突起状の接続電極を有して
おり、 前記樹脂封止型半導体パッケージの突起電極と前記プリ
ント基板上の接続電極とが互いに溶融した状態で結合さ
れたことを特徴とする半導体装置。 - 【請求項14】 第1の面積を有する主表面と、 前記第1の面積より小さい第2の面積を有し、前記主表
面の周縁部の一部を規定する第1の側面と、 前記主表面の周縁部近傍に前記第1の側面に沿って形成
され、前記主表面とその上面の高さとが略同一である第
1導体部と、前記第1導体部上に形成された第2導体部
とを含む外部接続用の突起電極と、を有する樹脂封止型
半導体パッケージの搭載方法であって、 前記樹脂封止型半導体パッケージが搭載される基板上に
おいて、前記突起電極に対応する位置に突起状の接続電
極を形成する工程と、 前記第1の側面を前記基板上の所定位置に配置し、前記
突起電極と前記突起状の接続電極とを接合する工程と、
を備えた樹脂封止型半導体パッケージの搭載方法。 - 【請求項15】 各々が主表面および裏面を有し、各々
の前記裏面同士が互いに対向するように配置された第1
および第2の半導体チップと、 前記第1および第2の半導体チップの主表面上に形成さ
れ、外部接続用突起電極の一部となる第1導体部と、 前記第1導体部の一部表面を露出させ、前記第1および
第2の半導体チップを一体化するように封止する封止樹
脂と、 前記第1導体部の一部表面上に形成され、前記外部接続
用突起電極の一部となる第2導体部と、を備えた樹脂封
止型半導体パッケージ。 - 【請求項16】 一方面に、樹脂封止型半導体パッケー
ジの主表面に突出する突起電極を所定方向に受入れる受
入電極と、 他方面に、前記樹脂封止型半導体パッケージの性能評価
を行なうための性能評価装置と電気的に接続される接続
電極と、を有する、前記樹脂封止型半導体パッケージの
性能評価を行なうためのソケットであって、 前記受入電極と前記突起電極との接触状態を、前記所定
方向に弾性的に保持する弾性手段を備えるソケット。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5120687A JP3057130B2 (ja) | 1993-02-18 | 1993-04-23 | 樹脂封止型半導体パッケージおよびその製造方法 |
US08/198,078 US5656863A (en) | 1993-02-18 | 1994-02-17 | Resin seal semiconductor package |
US08/798,954 US5753973A (en) | 1993-02-18 | 1997-02-11 | Resin seal semiconductor package |
US08/837,960 US5920770A (en) | 1993-02-18 | 1997-04-14 | Resin seal semiconductor package and manufacturing method of the same |
US09/260,594 US6191493B1 (en) | 1993-02-18 | 1999-03-02 | Resin seal semiconductor package and manufacturing method of the same |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5-29487 | 1993-02-18 | ||
JP2948793 | 1993-02-18 | ||
JP5120687A JP3057130B2 (ja) | 1993-02-18 | 1993-04-23 | 樹脂封止型半導体パッケージおよびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06302604A true JPH06302604A (ja) | 1994-10-28 |
JP3057130B2 JP3057130B2 (ja) | 2000-06-26 |
Family
ID=26367696
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5120687A Expired - Lifetime JP3057130B2 (ja) | 1993-02-18 | 1993-04-23 | 樹脂封止型半導体パッケージおよびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (4) | US5656863A (ja) |
JP (1) | JP3057130B2 (ja) |
Cited By (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997001865A1 (en) * | 1995-06-28 | 1997-01-16 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
KR100222299B1 (ko) * | 1996-12-16 | 1999-10-01 | 윤종용 | 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법 |
WO1999050907A1 (en) * | 1998-03-27 | 1999-10-07 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit board and electronic apparatus |
US6049128A (en) * | 1996-03-19 | 2000-04-11 | Hitachi, Ltd. | Semiconductor device |
US6122177A (en) * | 1997-03-31 | 2000-09-19 | Hitachi, Ltd. | Semiconductor device-mounted on a printed circuit board having solder bumps with excellent connection reliability |
JP2001291791A (ja) * | 2000-04-04 | 2001-10-19 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
US6465876B1 (en) | 1996-11-20 | 2002-10-15 | Hitachi, Ltd. | Semiconductor device and lead frame therefor |
JP2003078006A (ja) * | 2001-09-04 | 2003-03-14 | Ibiden Co Ltd | 半導体チップおよびその製造方法 |
JP2003534662A (ja) * | 2000-05-26 | 2003-11-18 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 表面金属被覆を備える半導体構成エレメント |
US6696317B1 (en) | 1999-11-04 | 2004-02-24 | Nec Electronics Corporation | Method of manufacturing a flip-chip semiconductor device with a stress-absorbing layer made of thermosetting resin |
US6881611B1 (en) | 1996-07-12 | 2005-04-19 | Fujitsu Limited | Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device |
KR100523298B1 (ko) * | 1998-09-30 | 2006-03-03 | 삼성전자주식회사 | 금 범프가 형성된 반도체 칩과 그 제조방법 |
US7230326B2 (en) | 2004-09-03 | 2007-06-12 | Yamaha Corporation | Semiconductor device and wire bonding chip size package therefor |
JP2007287901A (ja) * | 2006-04-17 | 2007-11-01 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2008108798A (ja) * | 2006-10-24 | 2008-05-08 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
CN100428449C (zh) * | 1996-07-12 | 2008-10-22 | 富士通株式会社 | 半导体装置 |
DE19743767B4 (de) * | 1996-12-27 | 2009-06-18 | LG Semicon Co., Ltd., Cheongju | Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip |
JP2010245534A (ja) * | 2009-03-31 | 2010-10-28 | Samsung Electronics Co Ltd | チップ積層パッケージ及びその製造方法 |
US7830011B2 (en) | 2004-03-15 | 2010-11-09 | Yamaha Corporation | Semiconductor element and wafer level chip size package therefor |
JP2011100793A (ja) * | 2009-11-04 | 2011-05-19 | Shinko Electric Ind Co Ltd | 半導体パッケージの製造方法 |
US7977229B2 (en) | 2000-04-28 | 2011-07-12 | Oki Semiconductor Co., Ltd. | Method for fabricating resin-molded semiconductor device having posts with bumps |
WO2012124423A1 (ja) * | 2011-03-11 | 2012-09-20 | アルプス電気株式会社 | 物理量センサ装置とその製造方法 |
JP2012253396A (ja) * | 2008-09-03 | 2012-12-20 | Samsung Electro-Mechanics Co Ltd | ウエハレベルパッケージ及びその製造方法 |
JP2013030809A (ja) * | 2008-12-22 | 2013-02-07 | Fujitsu Ltd | 電子部品とその製造方法 |
JP2013239660A (ja) * | 2012-05-17 | 2013-11-28 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
WO2015198838A1 (ja) * | 2014-06-27 | 2015-12-30 | ソニー株式会社 | 半導体装置およびその製造方法 |
JPWO2014037996A1 (ja) * | 2012-09-04 | 2016-08-08 | 三菱電機株式会社 | 半導体装置、半導体装置の製造方法 |
Families Citing this family (104)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5657206A (en) * | 1994-06-23 | 1997-08-12 | Cubic Memory, Inc. | Conductive epoxy flip-chip package and method |
JP3362545B2 (ja) * | 1995-03-09 | 2003-01-07 | ソニー株式会社 | 半導体装置の製造方法 |
EP0734059B1 (en) * | 1995-03-24 | 2005-11-09 | Shinko Electric Industries Co., Ltd. | Chip sized semiconductor device and a process for making it |
JPH08335653A (ja) * | 1995-04-07 | 1996-12-17 | Nitto Denko Corp | 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア |
US5677566A (en) * | 1995-05-08 | 1997-10-14 | Micron Technology, Inc. | Semiconductor chip package |
SG45122A1 (en) * | 1995-10-28 | 1998-01-16 | Inst Of Microelectronics | Low cost and highly reliable chip-sized package |
JP3080579B2 (ja) * | 1996-03-06 | 2000-08-28 | 富士機工電子株式会社 | エアリア・グリッド・アレイ・パッケージの製造方法 |
US5789271A (en) * | 1996-03-18 | 1998-08-04 | Micron Technology, Inc. | Method for fabricating microbump interconnect for bare semiconductor dice |
JP3863213B2 (ja) * | 1996-03-27 | 2006-12-27 | 株式会社ルネサステクノロジ | 半導体装置 |
KR100186333B1 (ko) * | 1996-06-20 | 1999-03-20 | 문정환 | 칩 사이즈 반도체 패키지 및 그 제조방법 |
MY130223A (en) * | 1996-08-27 | 2007-06-29 | Nippon Steel Corp | Semiconductor device provided with low melting point metal bumps and process for producing same |
TW448524B (en) * | 1997-01-17 | 2001-08-01 | Seiko Epson Corp | Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment |
US6534337B1 (en) * | 1997-05-15 | 2003-03-18 | Texas Instruments Incorporated | Lead frame type plastic ball grid array package with pre-assembled ball type contacts |
US6407461B1 (en) * | 1997-06-27 | 2002-06-18 | International Business Machines Corporation | Injection molded integrated circuit chip assembly |
JP3068534B2 (ja) * | 1997-10-14 | 2000-07-24 | 九州日本電気株式会社 | 半導体装置 |
US5889655A (en) * | 1997-11-26 | 1999-03-30 | Intel Corporation | Integrated circuit package substrate with stepped solder mask openings |
US6291309B1 (en) * | 1997-11-28 | 2001-09-18 | Niigata Seimitsu Co., Ltd. | Semiconductor device and method for manufacturing the same |
US6429528B1 (en) * | 1998-02-27 | 2002-08-06 | Micron Technology, Inc. | Multichip semiconductor package |
US6642136B1 (en) * | 2001-09-17 | 2003-11-04 | Megic Corporation | Method of making a low fabrication cost, high performance, high reliability chip scale package |
DE19821240C1 (de) | 1998-05-12 | 1999-08-12 | Siemens Ag | Abschaltbarer Thyristor |
CA2301083A1 (en) * | 1998-06-12 | 1999-12-16 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
US6396145B1 (en) | 1998-06-12 | 2002-05-28 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same technical field |
US6400018B2 (en) * | 1998-08-27 | 2002-06-04 | 3M Innovative Properties Company | Via plug adapter |
JP4239310B2 (ja) * | 1998-09-01 | 2009-03-18 | ソニー株式会社 | 半導体装置の製造方法 |
DE19841996B4 (de) * | 1998-09-04 | 2004-02-12 | Siemens Ag | Halbleiterbauelement im Chip-Format und Verfahren zu seiner Herstellung |
JP3577419B2 (ja) * | 1998-12-17 | 2004-10-13 | 新光電気工業株式会社 | 半導体装置およびその製造方法 |
US8021976B2 (en) | 2002-10-15 | 2011-09-20 | Megica Corporation | Method of wire bonding over active area of a semiconductor circuit |
JP2000235986A (ja) | 1999-02-15 | 2000-08-29 | Toshiba Microelectronics Corp | 樹脂封止装置及び半導体装置の製造方法 |
US6844253B2 (en) * | 1999-02-19 | 2005-01-18 | Micron Technology, Inc. | Selective deposition of solder ball contacts |
JP3446825B2 (ja) * | 1999-04-06 | 2003-09-16 | 沖電気工業株式会社 | 半導体装置およびその製造方法 |
US6544880B1 (en) * | 1999-06-14 | 2003-04-08 | Micron Technology, Inc. | Method of improving copper interconnects of semiconductor devices for bonding |
US6350664B1 (en) * | 1999-09-02 | 2002-02-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
US6230400B1 (en) * | 1999-09-17 | 2001-05-15 | George Tzanavaras | Method for forming interconnects |
JP3973340B2 (ja) * | 1999-10-05 | 2007-09-12 | Necエレクトロニクス株式会社 | 半導体装置、配線基板、及び、それらの製造方法 |
JP3409759B2 (ja) * | 1999-12-09 | 2003-05-26 | カシオ計算機株式会社 | 半導体装置の製造方法 |
US6710446B2 (en) * | 1999-12-30 | 2004-03-23 | Renesas Technology Corporation | Semiconductor device comprising stress relaxation layers and method for manufacturing the same |
US6806578B2 (en) * | 2000-03-16 | 2004-10-19 | International Business Machines Corporation | Copper pad structure |
DE10017746B4 (de) * | 2000-04-10 | 2005-10-13 | Infineon Technologies Ag | Verfahren zur Herstellung eines elektronischen Bauteils mit mikroskopisch kleinen Kontaktflächen |
JP3440070B2 (ja) * | 2000-07-13 | 2003-08-25 | 沖電気工業株式会社 | ウェハー及びウェハーの製造方法 |
JP3822040B2 (ja) * | 2000-08-31 | 2006-09-13 | 株式会社ルネサステクノロジ | 電子装置及びその製造方法 |
US6815324B2 (en) * | 2001-02-15 | 2004-11-09 | Megic Corporation | Reliable metal bumps on top of I/O pads after removal of test probe marks |
US6818545B2 (en) * | 2001-03-05 | 2004-11-16 | Megic Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
TWI313507B (en) | 2002-10-25 | 2009-08-11 | Megica Corporatio | Method for assembling chips |
US7902679B2 (en) * | 2001-03-05 | 2011-03-08 | Megica Corporation | Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump |
US7498196B2 (en) | 2001-03-30 | 2009-03-03 | Megica Corporation | Structure and manufacturing method of chip scale package |
US7759803B2 (en) * | 2001-07-25 | 2010-07-20 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing the same |
US7099293B2 (en) * | 2002-05-01 | 2006-08-29 | Stmicroelectronics, Inc. | Buffer-less de-skewing for symbol combination in a CDMA demodulator |
JP3808365B2 (ja) * | 2001-12-25 | 2006-08-09 | シャープ株式会社 | 半導体装置およびその製造方法 |
US6870276B1 (en) | 2001-12-26 | 2005-03-22 | Micron Technology, Inc. | Apparatus for supporting microelectronic substrates |
TWI245402B (en) | 2002-01-07 | 2005-12-11 | Megic Corp | Rod soldering structure and manufacturing process thereof |
FR2835651B1 (fr) * | 2002-02-06 | 2005-04-15 | St Microelectronics Sa | Dispositif de montage d'un boitier semi-conducteur sur une plaque-support par l'intermediaire d'une embase |
KR100455387B1 (ko) * | 2002-05-17 | 2004-11-06 | 삼성전자주식회사 | 반도체 칩의 범프의 제조방법과 이를 이용한 cog 패키지 |
US7115998B2 (en) * | 2002-08-29 | 2006-10-03 | Micron Technology, Inc. | Multi-component integrated circuit contacts |
JP2004170329A (ja) * | 2002-11-22 | 2004-06-17 | Nippon Steel Corp | バンプ電極およびバンプ電極用ボール検査方法 |
US7470997B2 (en) * | 2003-07-23 | 2008-12-30 | Megica Corporation | Wirebond pad for semiconductor chip or wafer |
FI20031341A (fi) | 2003-09-18 | 2005-03-19 | Imbera Electronics Oy | Menetelmä elektroniikkamoduulin valmistamiseksi |
US7259468B2 (en) * | 2004-04-30 | 2007-08-21 | Advanced Chip Engineering Technology Inc. | Structure of package |
JP4119866B2 (ja) * | 2004-05-12 | 2008-07-16 | 富士通株式会社 | 半導体装置 |
US8067837B2 (en) | 2004-09-20 | 2011-11-29 | Megica Corporation | Metallization structure over passivation layer for IC chip |
KR100609918B1 (ko) * | 2004-12-28 | 2006-08-08 | 삼성전자주식회사 | 전자부품이 장착된 기판의 검사유닛 |
JP2006202969A (ja) * | 2005-01-20 | 2006-08-03 | Taiyo Yuden Co Ltd | 半導体装置およびその実装体 |
US8294279B2 (en) | 2005-01-25 | 2012-10-23 | Megica Corporation | Chip package with dam bar restricting flow of underfill |
US7495335B2 (en) * | 2005-05-16 | 2009-02-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of reducing process steps in metal line protective structure formation |
JP5165190B2 (ja) | 2005-06-15 | 2013-03-21 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
CN100442465C (zh) * | 2005-09-15 | 2008-12-10 | 南茂科技股份有限公司 | 不具核心介电层的芯片封装体制程 |
KR20080049807A (ko) * | 2005-10-03 | 2008-06-04 | 로무 가부시키가이샤 | 반도체 장치 |
US7569422B2 (en) | 2006-08-11 | 2009-08-04 | Megica Corporation | Chip package and method for fabricating the same |
US7906424B2 (en) * | 2007-08-01 | 2011-03-15 | Advanced Micro Devices, Inc. | Conductor bump method and apparatus |
US20090032941A1 (en) * | 2007-08-01 | 2009-02-05 | Mclellan Neil | Under Bump Routing Layer Method and Apparatus |
JP2009064812A (ja) * | 2007-09-04 | 2009-03-26 | Panasonic Corp | 半導体装置の電極構造およびその関連技術 |
TWI365517B (en) * | 2008-05-23 | 2012-06-01 | Unimicron Technology Corp | Circuit structure and manufactring method thereof |
CN101621044B (zh) * | 2008-07-04 | 2011-06-01 | 中芯国际集成电路制造(上海)有限公司 | 芯片凸块结构及其制造方法 |
US8314474B2 (en) * | 2008-07-25 | 2012-11-20 | Ati Technologies Ulc | Under bump metallization for on-die capacitor |
US9524945B2 (en) | 2010-05-18 | 2016-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with L-shaped non-metal sidewall protection structure |
US8841766B2 (en) | 2009-07-30 | 2014-09-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with non-metal sidewall protection structure |
US8377816B2 (en) * | 2009-07-30 | 2013-02-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming electrical connections |
US8324738B2 (en) | 2009-09-01 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned protection layer for copper post structure |
US8659155B2 (en) * | 2009-11-05 | 2014-02-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming copper pillar bumps |
US8610270B2 (en) | 2010-02-09 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and semiconductor assembly with lead-free solder |
US8294265B1 (en) * | 2010-03-31 | 2012-10-23 | Amkor Technology, Inc. | Semiconductor device for improving electrical and mechanical connectivity of conductive pillers and method therefor |
US8441124B2 (en) | 2010-04-29 | 2013-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with non-metal sidewall protection structure |
US9018758B2 (en) | 2010-06-02 | 2015-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with non-metal sidewall spacer and metal top cap |
US8546254B2 (en) | 2010-08-19 | 2013-10-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming copper pillar bumps using patterned anodes |
US8492892B2 (en) * | 2010-12-08 | 2013-07-23 | International Business Machines Corporation | Solder bump connections |
TWI462199B (zh) * | 2010-12-21 | 2014-11-21 | Chipmos Technologies Inc | 凸塊結構及其製作方法 |
US20120326299A1 (en) * | 2011-06-24 | 2012-12-27 | Topacio Roden R | Semiconductor chip with dual polymer film interconnect structures |
US9679836B2 (en) * | 2011-11-16 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structures and methods for forming the same |
US20130241058A1 (en) * | 2012-03-16 | 2013-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wire Bonding Structures for Integrated Circuits |
US10483132B2 (en) * | 2012-12-28 | 2019-11-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Post-passivation interconnect structure and method of forming the same |
WO2015123952A1 (zh) * | 2014-02-24 | 2015-08-27 | 南通富士通微电子股份有限公司 | 半导体封装结构及其形成方法 |
KR101450152B1 (ko) | 2014-03-27 | 2014-10-13 | 임상수 | 전자제품의 국부적 방수 구조의 형성방법 |
JP6476871B2 (ja) * | 2014-05-22 | 2019-03-06 | 株式会社村田製作所 | 回路基板、蓄電装置、電池パックおよび電子機器 |
US9666550B2 (en) | 2014-12-16 | 2017-05-30 | Tongfu Microelectronics Co., Ltd. | Method and structure for wafer-level packaging |
US10163661B2 (en) * | 2015-06-30 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked semiconductor devices and methods of forming same |
JP6846117B2 (ja) * | 2016-04-12 | 2021-03-24 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
US11158595B2 (en) * | 2017-07-07 | 2021-10-26 | Texas Instruments Incorporated | Embedded die package multichip module |
EP3499552A1 (en) * | 2017-12-14 | 2019-06-19 | Nexperia B.V. | Semiconductor device and method of manufacture |
US20200312732A1 (en) | 2018-09-14 | 2020-10-01 | Mediatek Inc. | Chip scale package structure and method of forming the same |
US11450606B2 (en) | 2018-09-14 | 2022-09-20 | Mediatek Inc. | Chip scale package structure and method of forming the same |
US20210398927A1 (en) * | 2019-02-28 | 2021-12-23 | Mitsubishi Electric Corporation | Semiconductor device and method for manufacturing semiconductor device |
EP3772094A3 (en) * | 2019-08-01 | 2023-01-04 | MediaTek Inc. | Chip scale package structure and method of forming the same |
CN110854085A (zh) * | 2019-11-22 | 2020-02-28 | 江苏中科智芯集成科技有限公司 | 一种芯片封装结构及封装方法 |
KR20230093298A (ko) * | 2021-07-01 | 2023-06-27 | 창신 메모리 테크놀로지즈 아이엔씨 | 반도체 구조 및 반도체 구조의 제조 방법 |
US20230187321A1 (en) * | 2021-12-15 | 2023-06-15 | Nxp Usa, Inc. | Leadless semiconductor package with shielded die-to-pad contacts |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57113235A (en) * | 1980-12-29 | 1982-07-14 | Nec Corp | Semiconductor device |
JPS59143343A (ja) | 1983-02-04 | 1984-08-16 | Sharp Corp | ダイレクトボンデイング用バンプの構造 |
JPH0740609B2 (ja) * | 1985-12-20 | 1995-05-01 | セイコー電子工業株式会社 | 半導体装置の製造方法 |
JPS6399559A (ja) | 1986-10-15 | 1988-04-30 | Mitsubishi Electric Corp | 半導体装置 |
JPS63129878A (ja) | 1986-11-17 | 1988-06-02 | Jidosha Denki Kogyo Co Ltd | 直流モ−タの回転数検出回路 |
US5171716A (en) * | 1986-12-19 | 1992-12-15 | North American Philips Corp. | Method of manufacturing semiconductor device with reduced packaging stress |
JPS6418752A (en) | 1987-07-15 | 1989-01-23 | Shigeyoshi Karasawa | Full sweep system window wiper |
JPH01171255A (ja) | 1987-12-25 | 1989-07-06 | Mitsubishi Electric Corp | 電子デバイス用ソケツト |
JPH01179334A (ja) * | 1988-01-05 | 1989-07-17 | Citizen Watch Co Ltd | 半導体素子の実装方法 |
JP2630326B2 (ja) | 1988-02-02 | 1997-07-16 | 富士通株式会社 | 半導体装置用バンプ形成方法 |
JPH01209746A (ja) | 1988-02-17 | 1989-08-23 | Nec Corp | 半導体装置 |
US4840302A (en) | 1988-04-15 | 1989-06-20 | International Business Machines Corporation | Chromium-titanium alloy |
JPH0225057A (ja) * | 1988-07-13 | 1990-01-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US5205036A (en) * | 1988-10-17 | 1993-04-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device with selective coating on lead frame |
JPH02207562A (ja) | 1989-02-08 | 1990-08-17 | Hitachi Ltd | モジュールの実装構造 |
US5237013A (en) | 1989-08-30 | 1993-08-17 | Idemitsu Petrochemical Company Limited | Composition of polybutene-1 and a process for preparing same |
JPH03104141A (ja) * | 1989-09-18 | 1991-05-01 | Seiko Epson Corp | 半導体装置 |
US5139969A (en) * | 1990-05-30 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of making resin molded semiconductor device |
US5128746A (en) * | 1990-09-27 | 1992-07-07 | Motorola, Inc. | Adhesive and encapsulant material with fluxing properties |
JPH04139848A (ja) * | 1990-10-01 | 1992-05-13 | Mitsubishi Electric Corp | 半導体装置 |
IT1247649B (it) * | 1990-10-31 | 1994-12-28 | Sgs Thomson Microelectronics | Procedimento di incapsulamento in resina di un dispositivo a semiconduttore di potenza montato su dissipatore allontanando i reofori dal dissipatore mediante l'azione del controstampo in fase di chiusura dello stampo |
JPH04207046A (ja) * | 1990-11-30 | 1992-07-29 | Toshiba Corp | 樹脂封止型半導体装置およびその製造方法 |
TW199235B (en) * | 1991-05-27 | 1993-02-01 | Hitachi Seisakusyo Kk | Method to enclose semiconductor devices in resin and semiconductor apparatuses |
US5331235A (en) * | 1991-06-01 | 1994-07-19 | Goldstar Electron Co., Ltd. | Multi-chip semiconductor package |
JPH0547958A (ja) * | 1991-08-12 | 1993-02-26 | Mitsubishi Electric Corp | 樹脂封止型半導体装置 |
JP3059560B2 (ja) * | 1991-12-25 | 2000-07-04 | 株式会社日立製作所 | 半導体装置の製造方法およびそれに使用される成形材料 |
US5281684A (en) * | 1992-04-30 | 1994-01-25 | Motorola, Inc. | Solder bumping of integrated circuit die |
US5304460A (en) * | 1992-09-30 | 1994-04-19 | At&T Bell Laboratories | Anisotropic conductor techniques |
JPH06295962A (ja) * | 1992-10-20 | 1994-10-21 | Ibiden Co Ltd | 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置 |
JP2927660B2 (ja) * | 1993-01-25 | 1999-07-28 | シャープ株式会社 | 樹脂封止型半導体装置の製造方法 |
US5474958A (en) * | 1993-05-04 | 1995-12-12 | Motorola, Inc. | Method for making semiconductor device having no die supporting surface |
KR19990022014A (ko) * | 1995-05-26 | 1999-03-25 | 테이트 지오프 | 반도체 칩용 칩 파일 조립체 및 칩 소켓 조립체 |
JP3147053B2 (ja) * | 1997-10-27 | 2001-03-19 | 日本電気株式会社 | 樹脂封止型ボールグリッドアレイicパッケージ及びその製造方法 |
-
1993
- 1993-04-23 JP JP5120687A patent/JP3057130B2/ja not_active Expired - Lifetime
-
1994
- 1994-02-17 US US08/198,078 patent/US5656863A/en not_active Expired - Lifetime
-
1997
- 1997-02-11 US US08/798,954 patent/US5753973A/en not_active Expired - Lifetime
- 1997-04-14 US US08/837,960 patent/US5920770A/en not_active Expired - Lifetime
-
1999
- 1999-03-02 US US09/260,594 patent/US6191493B1/en not_active Expired - Lifetime
Cited By (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997001865A1 (en) * | 1995-06-28 | 1997-01-16 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
US6297073B1 (en) | 1996-03-19 | 2001-10-02 | Hitachi, Ltd. | Semiconductor device |
US6049128A (en) * | 1996-03-19 | 2000-04-11 | Hitachi, Ltd. | Semiconductor device |
CN100428449C (zh) * | 1996-07-12 | 2008-10-22 | 富士通株式会社 | 半导体装置 |
US6881611B1 (en) | 1996-07-12 | 2005-04-19 | Fujitsu Limited | Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device |
US6844219B2 (en) | 1996-11-20 | 2005-01-18 | Renesas Technology Corp. | Semiconductor device and lead frame therefor |
US6465876B1 (en) | 1996-11-20 | 2002-10-15 | Hitachi, Ltd. | Semiconductor device and lead frame therefor |
KR100222299B1 (ko) * | 1996-12-16 | 1999-10-01 | 윤종용 | 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법 |
DE19743767B4 (de) * | 1996-12-27 | 2009-06-18 | LG Semicon Co., Ltd., Cheongju | Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip |
US6122177A (en) * | 1997-03-31 | 2000-09-19 | Hitachi, Ltd. | Semiconductor device-mounted on a printed circuit board having solder bumps with excellent connection reliability |
US6448646B1 (en) | 1997-03-31 | 2002-09-10 | Hitachi, Ltd. | Semiconductor device-mounting construction and inspection method therefor |
WO1999050907A1 (en) * | 1998-03-27 | 1999-10-07 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit board and electronic apparatus |
US6181010B1 (en) | 1998-03-27 | 2001-01-30 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, circuit board and electronic instrument |
US6414390B2 (en) | 1998-03-27 | 2002-07-02 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, circuit board and electronic instrument |
KR100523298B1 (ko) * | 1998-09-30 | 2006-03-03 | 삼성전자주식회사 | 금 범프가 형성된 반도체 칩과 그 제조방법 |
US6767761B2 (en) | 1999-11-04 | 2004-07-27 | Nec Electronics Corporation | Method of manufacturing a flip-chip semiconductor device with a stress-absorbing layer made of thermosetting resin |
KR100425559B1 (ko) * | 1999-11-04 | 2004-04-03 | 엔이씨 일렉트로닉스 코포레이션 | 열경화성 수지로 제조된 스트레스 흡수층을 구비하는플립칩형 반도체 장치 및 그 제조방법 |
US6696317B1 (en) | 1999-11-04 | 2004-02-24 | Nec Electronics Corporation | Method of manufacturing a flip-chip semiconductor device with a stress-absorbing layer made of thermosetting resin |
JP2001291791A (ja) * | 2000-04-04 | 2001-10-19 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
JP4626008B2 (ja) * | 2000-04-04 | 2011-02-02 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置 |
US7977229B2 (en) | 2000-04-28 | 2011-07-12 | Oki Semiconductor Co., Ltd. | Method for fabricating resin-molded semiconductor device having posts with bumps |
JP2003534662A (ja) * | 2000-05-26 | 2003-11-18 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 表面金属被覆を備える半導体構成エレメント |
JP2003078006A (ja) * | 2001-09-04 | 2003-03-14 | Ibiden Co Ltd | 半導体チップおよびその製造方法 |
US7830011B2 (en) | 2004-03-15 | 2010-11-09 | Yamaha Corporation | Semiconductor element and wafer level chip size package therefor |
US7230326B2 (en) | 2004-09-03 | 2007-06-12 | Yamaha Corporation | Semiconductor device and wire bonding chip size package therefor |
JP2007287901A (ja) * | 2006-04-17 | 2007-11-01 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2008108798A (ja) * | 2006-10-24 | 2008-05-08 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2012253396A (ja) * | 2008-09-03 | 2012-12-20 | Samsung Electro-Mechanics Co Ltd | ウエハレベルパッケージ及びその製造方法 |
JP2013030809A (ja) * | 2008-12-22 | 2013-02-07 | Fujitsu Ltd | 電子部品とその製造方法 |
US8704106B2 (en) | 2008-12-22 | 2014-04-22 | Fujitsu Limited | Ferroelectric component and manufacturing the same |
JP2010245534A (ja) * | 2009-03-31 | 2010-10-28 | Samsung Electronics Co Ltd | チップ積層パッケージ及びその製造方法 |
JP2011100793A (ja) * | 2009-11-04 | 2011-05-19 | Shinko Electric Ind Co Ltd | 半導体パッケージの製造方法 |
JP5572259B2 (ja) * | 2011-03-11 | 2014-08-13 | アルプス電気株式会社 | 物理量センサ装置とその製造方法 |
WO2012124423A1 (ja) * | 2011-03-11 | 2012-09-20 | アルプス電気株式会社 | 物理量センサ装置とその製造方法 |
JP2013239660A (ja) * | 2012-05-17 | 2013-11-28 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPWO2014037996A1 (ja) * | 2012-09-04 | 2016-08-08 | 三菱電機株式会社 | 半導体装置、半導体装置の製造方法 |
US9653390B2 (en) | 2012-09-04 | 2017-05-16 | Mitsubishi Electric Corporation | Semiconductor device and semiconductor device manufacturing method |
US9911705B2 (en) | 2012-09-04 | 2018-03-06 | Mitsubishi Electric Corporation | Semiconductor device and semiconductor device manufacturing method |
WO2015198838A1 (ja) * | 2014-06-27 | 2015-12-30 | ソニー株式会社 | 半導体装置およびその製造方法 |
JPWO2015198838A1 (ja) * | 2014-06-27 | 2017-05-25 | ソニー株式会社 | 半導体装置およびその製造方法 |
US10867950B2 (en) | 2014-06-27 | 2020-12-15 | Sony Corporation | Semiconductor device with a gap control electrode and method of manufacturing the semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US5753973A (en) | 1998-05-19 |
US5656863A (en) | 1997-08-12 |
US6191493B1 (en) | 2001-02-20 |
US5920770A (en) | 1999-07-06 |
JP3057130B2 (ja) | 2000-06-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3057130B2 (ja) | 樹脂封止型半導体パッケージおよびその製造方法 | |
JP3258764B2 (ja) | 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法 | |
KR100241573B1 (ko) | 반도체 웨이퍼 | |
US7338891B2 (en) | Semiconductor chip, mounting structure thereof, and methods for forming a semiconductor chip and printed circuit board for the mounting structure thereof | |
US6924173B2 (en) | Semiconductor device and method for the fabrication thereof | |
US6335568B1 (en) | Semiconductor device and method of fabrication thereof, circuit board, and electronic equipment | |
KR100520660B1 (ko) | 반도체 웨이퍼와 반도체장치 및 그 제조방법 | |
JP3176542B2 (ja) | 半導体装置及びその製造方法 | |
US7808114B2 (en) | Circuit device and method of manufacturing thereof | |
US5952718A (en) | Semiconductor devices having protruding contacts | |
JP2002134545A (ja) | 半導体集積回路チップ及び基板、並びにその製造方法 | |
US7374969B2 (en) | Semiconductor package with conductive molding compound and manufacturing method thereof | |
JP2001319992A (ja) | 配線基板、半導体装置及びそれらの製造方法 | |
KR20080108908A (ko) | 반도체 장치, 그 제조 방법 및 반도체 장치 제품 | |
KR20010090540A (ko) | 반도체 장치 및 그 제조 방법 | |
JPH053183A (ja) | 半導体装置及びその製造方法 | |
JP3559554B2 (ja) | 半導体装置およびその製造方法 | |
KR20020063120A (ko) | 실장기판에 안정결합하는 반도체장치 | |
JP3601462B2 (ja) | 電子部品のパッケージ構造 | |
JP4566915B2 (ja) | 半導体装置の実装体、半導体装置実装体の製造方法 | |
US20230230907A1 (en) | Substrate structure, module, method for manufacturing the substrate structure, and method for manufacturing the module | |
JP2003142634A (ja) | 半導体装置、その製造方法及び電子機器 | |
KR100249539B1 (ko) | 반도체 칩 및 그 제조방법 | |
JPH1167957A (ja) | 電子部品および電子部品の製造方法 | |
JPH0936172A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000404 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080414 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090414 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090414 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100414 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100414 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110414 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110414 Year of fee payment: 11 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110414 Year of fee payment: 11 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120414 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120414 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130414 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140414 Year of fee payment: 14 |
|
EXPY | Cancellation because of completion of term |