KR100249539B1 - 반도체 칩 및 그 제조방법 - Google Patents

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KR100249539B1
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게이찌로 가따
신이찌 지까끼
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

반도체 장치의 제조방법이 제공된다. 칩부 (10a) 는 스크라이브선 (13) 에 의해 정의되며, 각 칩부 (10a) 는 칩부에 형성된 칩전극 (11) 을 갖는다. 웨이퍼 (10) 는 칩전극 (11) 상을 제외하고 패시베이팅막 (12) 으로 덮인다. 알루미늄 상호접속층 (60) 은 그 일단에서 칩전극 (11) 과 접속되고, 타단은 칩부 (10a) 의 중앙부를 향하여 신장되는 식으로 설치된다. 커버코팅막 (64) 이 패시베이팅막 (12) 과 상호접속층 (60) 상에 인가된다. 복수의 애퍼쳐 (66) 가 코팅막 (64) 을 관통하면서 이 코팅막내에 형성되고, 범프 전극 (70) 은 애퍼쳐 (66) 와 대응하는 위치에서 형성된다. 그런 다음, 칩부 (10a) 는 스크라이브선 (13) 을 따라 서로 분리되어 반도체 장치 (8) 로 된다.

Description

반도체 칩 및 그 제조방법{A SEMICONDUCTOR CHIP AND A METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 칩 및 그 제조방법에 관한 것이며, 특히 고집적 반도체 장치의 대량 생산이 적합한 반도체 칩 및 그 제조방법에 대한 것이다.
크기와 무게의 감소, 동작 속도의 증가 및 기능의 개선등 최근 전자공학 분야에서 요구되는 것들을 충족시키기 위하여 다양한 형태의 반도체 장치가 개발되어 오고 있다. 반도체 장치는 패키지와 이 패키지내에 수납되는 반도체 칩 (이하, 칩이라고도 칭함) 을 포함한다. 칩은 점점 더 고집적화 되어 왔으며, 이러한 고집적 반도체 칩은 단자수를 증가시키고 있다. 게다가, 반도체 칩에 대해 가능한 크기를 줄이는 것이 절실히 요구되고 있다. 따라서, 이러한 요구나 반도체 장치의 필요성을 만족시키기 위해서는 단자 대 단자의 간격 (pitch) 이 작아져야만 한다. 많은 단자수를 갖는 반도체 장치는 내부 리드 본딩 (inner lead bonding) 이나 면적 어레이 본딩 (area array bonding) 에 의해 얻어질 수 있다. 내부 리드 본딩 및 면적 어레이 본딩은 반도체 분야에서 필수적인 것으로 기대되고 있다.
내부 리드 본딩 (ILB) 은 패키지내에서 칩과 리드 사이의 전기적 접촉을 만드는데 사용된다. 이러한 내부 리드 본딩을 달성하는 데에 유용한 여러 가지의 본딩 기술이 있다. 와이어 본딩은 가장 널리 쓰이는 전기적 배선 방법이다. 이 방법에서는, 미세한 와이어가 칩상의 본딩 패드와 패키지의 대응 리드사이의 전기적 접촉을 만들기 위해 사용된다. 와이어의 직경은 통상 20 - 30 ㎛ 이다. 와이어 본딩 기술은 열압착 본딩 (thermocompression bonding), 초음파 본딩 및 초음파 열압착 (thermosonic) 본딩을 포함한다.
미세한 와이어의 사용은 한 패키지에 적용가능한 배선수의 한계가 있다. 많은 단자수를 갖는 반도체 장치에 대한 최근의 요구는 따라서 와이어와 본딩 패드 사이의 불량 접속의 문제를 초래한다. 이러한 점을 고려하여, 와이어 본딩은 와이어리스 (wireless) 본딩으로 대체되고 있다.
와이어리스 본딩은 갱본딩 (gang banding) 으로도 불리우고 있으며, 이 본딩으로 전극 패드상의 모든 범프 (bump) 가 동시적으로(simultaneously) 리드와 접착된다. 와이어리스 본딩 기술은 테이프 자동화 본딩 (TAB) 과 플립 - 칩 (flip - chip) 본딩을 포함한다. TAB 는 테이프 캐리어 본딩 (tape carrier bonding) 으로도 불리운다.
TAB 기술에서는, 리드의 형태로 에칭된 금도금 구리 호일의 라미네이트 테이프가 전극 패드상의 범프에 본딩된다. 와이어 본딩을 하지 않게 되어, 반도체 장치의 소형화와 고집적 패키징에 유리하게 된다. 반면, 플립 - 칩 본딩에서는, 칩상의 땜납의 상승된 금속 범프를 만들어야 할 필요가 있다. 이런 다음, 칩을 뒤집어서 칩면을 아래로 하여 기판 배선 패턴에 본딩시킨다. 이 방법은 그 자체로 많은 단자수와 더 작은 단자 간격을 갖는 반도체 장치의 생산을 가져온다. 게다가, 이 기술은 짧은 배선 길이를 갖는 고속, 저잡음 반도체 장치를 만드는데 유리하다.
TAB 와 플립 - 칩 본딩 기술은 칩과 패키지의 전기적 배선을 만들기 위해 이들 사이에 설치되는 범프를 사용한다. 이러한 기술은 예컨대, 일본국 특허 공개공보 제 5 - 129366 및 6 - 77293 호에 개시되어 있다.
전술한 바와 같이, 상기 공보에 개시된 필름 케리어 반도체 장치는 칩과 캐리어 필름 사이의 전기적 배선을 위한 범프를 사용한다. 칩과 캐리어 필름 사이의 전기적 배선이 범프의 사용없이 얻어지는 또 다른 필름 캐리어 반도체 장치가 있다. 반도체 칩과 캐리어 필름은 조립 공정중에 전기적으로 접속된다. 범프는 필름 캐리어 반도체 장치를 회로보드나 마운팅 보드와 접속시킬 목적으로만 사용된다. 전술한 형태의 필름 캐리어 반도체 장치는 반도체 칩과 캐리어 필름을 포함한다. 접속 패드는 반도체 칩의 한 측면에 설치된다. 상기 접속 패드는 반도체 칩 주변을 따라 배열된다. 상호접속층 (interconnecting layer) 들이 캐리어 필름상에 설치된다. 또, 캐리어 필름에는 스루홀과 개구가 형성되어 설치된다. 개구는 접촉 패드 (칩 전극) 와 대응하는 위치에 형성된다.
본 발명을 쉽게 이해하도록 종래의 반도체 장치 제조방법을 먼저 설명한다. 여기서는 필름 캐리어 반도체 장치의 제조방법에 대한 설명을 한다. 형성된 칩 전극을 각각 갖는 복수의 칩부를 포함하는 웨이퍼는 공지 기술을 사용하여 패시베이팅 (passivating) 막으로 덮여 있다. 패시베이팅막의 형성 후에, 칩 전극은 대기중에 노출되어 있다. 다음에, 칩부는 다이싱톱 (dicing saw) 을 사용한 다이싱 공지 기술에 의해 스크라이브 (scribe) 선을 따라 개별 칩으로 서로 분리된다. 이렇게 얻어진 반도체칩이 캐리어 필름과 접착 필름 (adhesion film) 과 함께 제조된다. 접착 필름이 반도체 칩과 상대적으로 위치하면서 칩상에 놓여진다. 캐리어 필름과 반도체 칩은 접착 필름을 통하여 서로 접착되도록 열압착된다.
그런 다음, 캐리어 필름을 적합한 방법으로 칩 가장자리를 따라 절단한다. 다음에, 범프 전극 (땜납 (solder) 범프) 이 캐리어 필름상에 배열된 대응 외부 칩 전극상에 형성된다.
이렇게 얻어진 반도체 장치는 전자공학, 전기공학 및 타분야에 다양하게 응용될 수 있다. 예를 들면, 액정표시용 드라이버와 메모리에 이용될 수 있다. 이러한 응용은 반도체 장치의 대량 생산에 적합하다. 그러나, 전술한 제조방법은 동작이 각각의 칩에 대하여 이루어져야 하기 때문에 단위 시간당 얻을 수 있는 칩의 수에 있어서 어떤 한계를 지니고 있다. 오늘날, 메모리나 드라이버의 소형화가 더욱 요구되어짐에 따라 반도체 장치 자체의 크기가 감소되어 오고 있다. 따라서, 각각의 소형 칩들에 대해 범프의 형성 및 내부 리드 본딩과 같은 동작을 수행할 필요가 있다. 반도체 칩이 상대적으로 작기 때문에 위와 같은 동작은 매우 정교하고 다소 어려운 점이 있다. 따라서, 캐리어 필름을 확실하게 또는 매우 정확하게 위치시키는 것이 어렵다. 이 정교한 동작은 또한 반도체 칩과 캐리어 필름 사이의 전기적 배선의 신뢰도와 연관이 된다. 달리 말하면, 개별 소자의 접착과 마찬가지로 반도체 칩과 캐리어 필름 사이의 배선에서 트러블이 있을 수도 있다는 것이다. 이러한 점에서, 대부분의 동작이 웨이퍼의 칩부에 대해 수행되는 일괄처리법이 반도체 장치의 대량 생산을 위해 종래의 방법보다 더욱 효과적일 수 있다. 이 일괄 방법에서는, 범프 전극이 개별 칩으로 서로 분리되지 않은 웨이퍼의 칩부에 형성된다.
이와 같은 방법은 예컨대, 로콘 (lochon) 등에게 특허된 미합중국 특허 제 5,137,845 호에 개시되어 있다. 이 방법은 IBM 사에 의해 개발되어 왔으며 C4 (controlled collapse chip connection) 기술이나 플립 - 칩 기술에 적합한 반도체 장치의 범프 전극 제조에 응용가능하다. 이 방법에서는 장벽 금속 (barrier metal) 이 알루미늄 칩 전극위에 증착되고, 장벽금속상에 범프 전극이 단자 접촉을 위해 증착된다. 그런데, 얻어진 웨이퍼를 그대로 직접 응용한다. 다른 말로 하면, 이 특허는 웨이퍼가 반도체 칩들로 분리되지 않는 것이다. 웨이퍼의 분리에 대한 개시나 다이싱중에 배선, 칩전극, 및 범프전극의 파손을 방지하지 위한 이들의 위치에 대한 어떠한 개시가 없다. 게다가, 전술한 종래 반도체 장치에서의 범프 전극은 대응하는 칩 전극상에 형성된다. 그런데, 높은 단자수 및 더 작은 단자 간격에 따라 가능한한 반도체 칩의 크기가 소형화되는 현실적인 고려를 하면, 전극상의 범프 형성은 어려우며, 불가능하기 조차하다.
이러한 문제는 반도체 칩의 전체 표면상에 땜납 패드의 분포를 가능하게 하는 반도체 장치의 다층 전극 구조를 사용하여 해결될 수 있다. 그러나, 이러한 구조는 제조하기가 복잡하고 난해하다. 또한, 다층 전극은 칩 표면의 전체 형태에 심각한 영향을 준다. 많은 수의 층들은 때때로 표면 불균일을 만든다.
따라서, 본 발명의 목적은 다음과 같다. 첫째, 칩 전극과는 다른 위치에 형성되는 범프 전극을 갖는 반도체 장치의 제조방법 및 반도체 칩을 제공하는 것이다. 이것은 대량 생산에 적합하다.
둘째, 우수한 열스트레스 저항을 갖는 반도체 장치의 제조방법 및 반도체 칩을 제공한다.
셋째, 우수한 내습성 (moisture resistance) 을 갖는 반도체 장치의 제조방법 및 반도체 칩을 제공하는 것이다.
제 1A 도는 종래의 반도체 장치의 제조방법에 이용되는 칩부를 갖는 웨이퍼의 평면도.
제 1B 도는 제 1A 도에 있는 칩부의 확대도.
제 1C 도는 제 1B 도에 I - I 선을 따라 취한 칩부의 단면도.
제 2A 도 내지 제 2G 도는 종래 반도체 장치의 제조방법을 보여주는 단면 흐름도.
제 3A 도 내지 제 3G 도는 본 발명의 일 실시예에 의한 반도체 장치의 제조방법을 보여주는 단면 흐름도.
제 4A 도는 본 발명의 반도체 장치 제조방법에 의한 복수의 칩부(chip sections)를 갖는 웨이퍼의 평면도.
제 4B 도는 제 4A 도에 있는 칩부의 확대도.
제 4C 도는 제 4B 도의 II - II 선을 따라 취한 칩부의 단면도.
* 도면의주요부분에대한부호의설명 *
10 : 웨이퍼 10a : 칩부
11 : 칩전극 12 : 패시베이팅막
13 : 스크라이브선 60 : 상호접속층
64 : 커버코팅막 66 : 애퍼쳐 (aperture)
70 : 범프 (bump) 전극 80 : 반도체 장치
상기의 목적을 달성하기 위해, 다음과 같은 공정으로 이루어진 반도체 장치의 제조방법이 제공된다. 즉,
웨이퍼상에 복수의 반도체 칩부를 형성하는 공정으로서, 여기서 각 반도체 칩부는 칩부의 주변을 따라 일 표면상에 형성된 복수의 칩 전극을 가지며, 상기 일 표면상에 칩 전극이 형성된 위치를 제외하고는 패시베이팅막으로 덮여 있는 이상의 공정; 각 상호접속층이 일단부에서 칩전극과 접속되고 타단부에서는 칩부 내부로 신장되는 식으로 각 반도체 칩부에 대한 웨이퍼 상에 복수의 상호접속층을 형성하는 공정; 웨이퍼의 전표면을 커버 코팅막으로 덮는 공정; 복수의 애퍼쳐 (aperture) 를 매트릭스 형태로 커버 코팅막에 형성하는 공정; 애퍼쳐상에 복수의 범프를 형성하는 공정; 및 웨이퍼상의 반도체 칩부를 스크라이브선을 따라 개별 반도체 칩으로 분리하는 공정을 포함한다.
전술한 방법에서, 반도체 칩부로 신장된 상호접속층은 애퍼쳐를 통하여 대기중에 노출되도록 하는 것이 바람직하다. 또한, 땜납 범프는 스크라이브선에서 떨어져서 형성되는 것이 좋다. 또, 범프 전극을 칩 전극 바로 위가 아닌 위치에서 형성되도록 하는 것이 좋다.
또는, 본 발명에 따른 반도체 장치의 제조방법으로는,
웨이퍼 상에서, 각각이 복수의 칩 전극들을 구비하며, 또한 상기 복수의 칩 전극들을 제외한 상기 웨이퍼 전면이 패시베이션 막으로 피복된, 복수의 반도체 칩 영역들을 형성하는 공정; 상기 웨이퍼 상에서, 상기 복수의 반도체 칩 영역들의 각각에 대하여, 일단이 각각 상기 복수의 칩 전극들에 접속되며, 반도체 칩 영역에 연재(延在)하도록 복수의 상호접속층들을 형성하는 공정; 상기 웨이퍼 전면을 커버코트막으로 피복하는 공정; 상기 커버코트막에 상기 칩 전극상을 제외한 위치에 복수의 개구부들을 형성하는 공정; 상기 복수의 개구부들에 각각 상기 상호접속층들을 통하여 상기 칩 전극들에 접속되어 있는 범프 전극들을 형성하는 공정; 및 상기 웨이퍼 상에 형성된 상기 복수의 반도체 칩 영역들을 스크라이브 라인을 따라 각각의 반도체 칩으로 분할하는 공정을 포함할 수도 있다.
본 발명에 대한 상기의 목적과 또 다른 목적, 특징, 장점을 첨부된 도면을 참고로 하여 이하에서 더 명확하게 설명하며, 도면에서 동일한 부호는 동일 부분 또는 구성요소를 가르킨다.
본 발명의 또 다른 일태양에 의해, 반도체 칩 사이의 스크라이브선상을 제외한 웨이퍼의 전표면상에 매트릭스 형태로 형성되는 범프 전극을 포함하는 복수의 반도체 칩을 갖는 반도체 웨이퍼가 제공된다.
본 발명에 대한 이해를 용이하게 하기 위해, 먼저 종래의 반도체 장치의 제조방법을 설명한다. 이 경우, 필름 캐리어 반도체 장치의 제조방법에 대하여 설명한다. 제 1A 도 내지 1C 도를 보면, 반도체 베어 (bare) 칩이 공지된 웨이퍼 제조 기술등을 써서 준비된다. 웨이퍼 (10') 는 칩 전극 (접촉 패드, 11) 을 형성하여 각각 구비하는 복수의 칩부 (10a') 로 이루어져 있다. 도시된 칩 전극 (11) 은 각 칩부 (10a') 의 주변을 따라서 형성되어 있지만, 액티브 영역 (active area) 내에 형성될 수도 있다. 칩 전극 (11) 은 대개 알루미늄 기재 합금으로 만들어진다. 다음에, 웨이퍼 (10') 상에 패시베이팅막 (12) 이 입혀진다. 특히, 웨이퍼 (10') 의 전표면이 패시베이팅막 (12) 으로 덮인다. 패시베이팅막 (12) 은 스핀 (spin) 코팅과 같은 공지기술을 이용하여 예컨대, 폴리이미드, 질화실리콘 또는 산화실리콘으로 만들어 질 수 있다. 패시베이팅막은 20 ㎛ 이하의 두께를 갖는다. 패시베이팅막의 형성 후에, 웨이퍼 (10') 를 광에 노광시키고 에칭함으로써 칩 전극 (11) 이 대기중에 노출된다. 결국, 패시베이팅막 (12) 은 칩 전극 (11) 이 형성되어 있는 위치를 제외한 웨이퍼 (10') 의 전표면을 덮게된다. 다음에, 칩부 (10a') 는 스크라이브선 (13) 을 따라 개별 칩들로 서로 분리된다. 분리는 다이싱톱을 사용한 공지의 다이싱 기술에 의해 이루어진다.
제 2A 도에서 2G 도를 보면, 종래의 반도체 장치를 제조하는 방법이 도시되어 있다. 전술한 방법으로 얻어진 반도체 칩 (20) 이 접착 필름 (25) 및 캐리어 필름 (30) 과 함께 준비된다 (제 2A 도). 금으로 된 볼 범프 (14) 가 칩 전극 (11) 상에 형성된다. 접착 필름 (25) 은 반도체 칩 (20) 과 캐리어 필름 (30) 사이에 끼워진다. 접착 필름 (25) 은 반도체 칩 (20) 보다 작으며, 약 수십 마이크로미터의 두께를 가진다.
캐리어 필름 (30) 은 유기 절연 필름 (31) 을 포함한다. 유기 절연 필름 (31) 은 폴리이미드 기재 절연 필름 같은 것일 수도 있다. 유기 절연 필름 (31) 은 제 1 표면 (31a) 과 제 2 표면 (31b) 을 갖는다. 상호접속층 (32) 은 유기 절연 필름 (31) 의 제 1 표면 (31a) 상에 설치된다. 스루홀 (33) 이 유기 절연 필름 (31) 에 형성된다. 각 스루홀 (33) 의 일단은 상호접속층 (32) 을 면하고 있다. 각 스루홀 (33) 은 유기 절연 필름 (31) 을 관통하여 유기 절연 필름 (31) 의 제 2 표면 (31b) 에 이르고 있다. 또한, 유기 절연 필름 (31) 에는 이 필름을 관통하는 개구 (34) 도 설치되어 있다. 개구 (34) 는 칩 전극 (21) 과 대응하는 위치에서 형성된다. 각각의 스루홀 (33) 은 도전성 전극 (35) 으로 채워진다. 마찬가지로, 각 개구 (34) 는 충전재 (36) 로 채워진다.
제 2B 도를 보면, 접착 필름 (25) 이 반도체 칩 (20) 에 상대적으로 위치하면서 칩상에 놓여있다. 접착 필름 (25) 이 열가소성 수지로 만들어진 경우에는, 칩의 측면으로 부터 접착 필름 (25) 이 녹기 시작하는 온도까지 가열함으로써 접착 필름 (25) 을 반도체 칩 (20) 상에 일시적으로 고착시킬 수가 있다. 이 경우, 접착 필름 (25) 은 필름 (25) 과 칩 (20) 사이에 어떠한 틈도 없이 반도체 칩 (20) 에 부착된다.
제 2C 도를 보면, 캐리어 필름 (30) 은 위에 접착 필름 (25) 을 가진 반도체 칩 (20) 에 상대적으로 위치하고 있어, 상호접속층 (32) 은 내부리드 본딩 기술에 의하여 볼 범프 (14) 를 경유하여 칩전극 (11) 에 접속된다. 좀더 설명하면, 도전성 전극 (35) 은 상호접속층 (32) 의 일단과 접촉하게 된다. 상호접속층 (32) 의 타단은 접촉패드 (11) 와 개구 (34) 사이에 이르게 된다. 이 경우에, 칩전극 (11) 을 형성하는 알루미늄은 상호접속층 (32) 을 형성하는 구리 및 볼 범프 (14) 를 형성하는 금과 반응하여 알루미늄 - 구리 - 금 합금으로 되어 이들 사이에 배선을 확실하게 한다.
제 2D 도를 보면, 반도체 칩 (20) 과 캐리어 필름 (30) 의 결합에 대해 접착 필름 (25) 을 통하여 이들을 접착시키기 위해 가열 및 가압이 수행된다. 결합체 (이하, 칩어셈블리라고 함) 는 반도체 칩 (20) 또는 캐리어 필름 (30) 의 어느 한 측으로부터 수초간 가열 및 가압된다.
제 2B 에서 2D 도까지 도시된 전술된 단계들은 캐리어 필름 (30) 과 반도체 칩 (20) 을 접속하는데 유용한 방법에 대해 한정적인 것은 아니다. 접착 필름 (25) 은 반도체 칩 (20) 이 아닌 캐리어 필름 (30) 에 상대적으로 위치하고 도금될 수도 있다. 대신에, 접착 필름 (25) 이 반도체 칩 (20) 과 캐리어 필름 (30) 사이에 끼워진 채, 높은 정확도로 캐리어 필름 (30) 이 반도체 칩 (20) 에 접착되고 난 후, 내부 리드 본딩이 만들어 질 수도 있다. 접착층은 웨이퍼의 칩부 표면위에 미리 형성될 수도 있다.
제 2E 도에서, 칩 어셈블리는 통상의 테이프 캐리어 패키지 (TCP) 에서와 같이 선별 (sort) 패드 (50) 를 사용하여 저전계 바이어스 온도 (BT) 하에서 전기적 선별동작과 신뢰성 테스트를 받게된다. 캐리어 필름 (30) 의 외부 형태와 디멘젼은 일본전자 산업협회 (EIAJ) 에서 결정한 사양을 만족하도록 설계된다. 이러한 디자인은 다양한 반도체 장치용 소켓, 볼과 같은 선별치구 (sorting tools) 의 범용을 가능케 한다.
제 2F 도에서, 제품명이 레이져빔에 의해 칩의 후면상에 표시된다. 그런 다음, 캐리어 필름 (30) 은 몰드 (mold) 의 사용에 의해 칩어셈블리의 가장자리를 따라서 절단된다. 통상적으로, 절단을 위해 몰드가 사용될 때는, 절단 길이와 폭은 칩어셈블리의 길이와 폭보다 각 측면에서 약 100 ㎛ 더 크게 한다.
다이싱톱이나 레이져빔을 이용하면 더욱 정밀한 절단을 얻을 수가 있다.
제 2G 도를 보면, 범프 전극 (땜납 전극, 37) 이 캐리어 필름 (30) 의 제 2 표면 (31b) 상의 어레이로 배열된 외부 칩 전극 (11) 상에 대응하여 형성되어 있다. 범프 전극 (37) 은 예컨대 일본국 특허 공개공보 제 49 - 52973 호에서 개시되어 있는 방법을 사용하여 형성될 수 있다. 범프전극 (37) 은 칩상의 칩 전극에 대응하는 반도체 장치의 표면에 대한 와이어 본딩법을 사용하여 땜납 와이어를 납땜함으로써 형성된다. 그러면, 볼이 패드에 본딩되고, 다음에 와이어가 절단된다.
전술한 바와 같이, 이러한 종래의 제조방법은 각각의 작은 칩에 대해 내부 리드 본딩 및 범프의 형성과 같은 동작을 수행할 필요가 있기 때문에 단위 시간당 얻어지는 일정 한도의 칩에 대해 유용할 뿐이다. 따라서, 개별요소의 접착 뿐만 아니라, 반도체 칩과 캐리어 필름 사이의 배선에도 트러블이 생길 수 있다.
더욱이, 전술한 종래 반도체 장치내의 범프 전극은 칩 전극에 대응하여 형성되는 바, 이것은 많은 단자수와 작은 단자간격으로 가능한 크기의 축소화가 추구되는 최근의 요구하에서는 다소 문제가 된다.
다음에는 제 3A 내지 3G 도 및 제 4A 내지 4C 도를 참고로 하여 본 발명의 일 실시예를 설명한다. 제 3A 도에 나타난 바와 같이, 복수의 반도체 칩부 (10a) 가 공지된 웨이퍼 제조법에 따라 웨이퍼 (10) 상에 형성되어 있다. 이 실시예의 칩부는 정사각형이나, 다른 응용에서는 직사각형도 될 수 있다. 각 반도체칩부 (10a) 는 칩부의 주변을 따라 일면에서 형성된 복수의 칩전극 (접촉 패드, 11) 을 구비한다. 제 3B 도를 보면, 웨이퍼 (10) 는 20 ㎛ 이하의 두께를 갖는 패시베이팅막 (12) 으로 덮혀 있다. 패시베이팅막 (12) 은 스핀 코팅과 같은 적절한 방법 중 하나를 써서 형성된다.
이 경우, 패시베이팅막 (12) 은 칩전극 (11) 을 가지며 스크라이브선 (13) 에 의해 형성된 칩부를 포함하는 웨이퍼 (10) 의 전 표면을 덮는다. 그런 다음, 웨이퍼는 칩전극 (11) 을 대기중에 노출시키기 위해 공지된 노광 및 에칭을 하게 된다. 이것이 제 3B 도에 명확히 도시되어 있다. 이 단계의 웨이퍼 (10) 는 제 1C 도의 웨이퍼 (10') 와 유사하다. 다음에, 상기한 바와 같이, 종래의 제조방법에서는 스크라이브선 (13) 을 따라 웨이퍼를 반도체칩으로 분리시킨다. 반면에, 본 발명에서는 이 단계에서 어떠한 다이싱도 하지 않는다.
제 3C 도를 보면, 알루미늄 상호접속층 (60) 이 웨이퍼 (10) 상에 형성되어 있다. 알루미늄 상호접속층 (60) 은 1 ㎛ 이하의 두께를 가지며, 그의 일단에서 칩전극 (11) 과 접속되어 있다. 알루미늄 상호접속층 (60) 의 타단은 칩부 (10a) 의 내측으로 신장되어 있다. 달리 말하면, 알루미늄 상호접속층 (60) 이 칩부 (10a) 의 중앙부를 향하여 신장되는 것이다. 알루미늄 상호접속층 (60) 은 마스크를 사용하는 스퍼터링과 같은 박막증착기술에 의해 형성될 수 있다. 제 3D 도를 보면, 니켈 도금 (62) 이 알루미늄 상호접속층 (60) 상에 만들어져 있다. 니켈 도금은 최종 반도체 장치와 이 장치가 탑재되는 회로보드사이의 열팽창 계수차로 인한 여하한 열스트레스도 흡수하기 위해 적어도 5 ㎛ 정도의 두께를 갖는다. 또한, 니켈도금 (62) 의 두께는 니켈표면과 후에 형성되는 범프사이의 결합의 신뢰성에 영향을 미친다. 이 실시예에서는 니켈도금이 10 ㎛ 의 두께를 갖는다. 알루미늄 상호접속층 (60) 상의 도금은 니켈에 한정되지 않으며, 구리와 같은 다른 물질들이 장벽금속으로서 소망의 접착성 및/또는 확산장벽특성을 가진다면, 범프 전극 재료 (이 실시예에서 땜납) 로 사용될 수도 있다.
제 3E 도를 보면, 커버 코팅막 (64) 이 니켈도금 (62) 과 패시베이팅막 (12) 상에 인가되어 있다. 커버 코팅막 (64) 은 예컨대 20 ㎛ 이하의 두께를 갖는 폴리이미드와 같은 것으로 만들어진다. 이 커버코팅막 (64) 은 종래방법과 관련하여 설명한 캐리어필름 (30) 의 유기 절연 필름 (31) 과 비슷한 작용을 한다. 다음에, 복수의 애퍼쳐 (66) 가 커버코팅막 (64) 내에 형성된다. 애퍼쳐 (66) 의 위치는 이하에 설명될 범프전극이 형성되는 곳과 일치한다. 따라서, 애퍼쳐 (66) 의 위치는 특정 실시예에 한정되지 않으며, 얻어질 반도체 장치의 응용에 따라 선택될 수도 있는 것이다. 애퍼쳐 (66) 는 니켈도금 (62) 의 표면이 대기중에 노출될 때까지 에칭이나 레이져와 같은 것에 의해 형성된다. 계속해서, 금도금 (68) 이 니켈도금 (62) 의 노출된 표면상에 만들어진다. 이 도금은 필수불가결한 것은 아니지만, 범프 전극의 높은 안전성을 위해 바람직하다.
제 3F 도를 보면, 범프전극 (70) 이 애퍼쳐 (66) 내부와 커버코팅막 (64) 의 표면상에서 형성되어 있다. 범프 전극 (70) 은 일반적으로 구형이나 반구형으로 약 100 ㎛ 정도이나 다른 형태가 사용될 수도 있다. 이 범프 전극은 다음의 단계에 따라 만들어질 수 있다. 땜납 조각이 다이 및 펀치에 의해 땜납 스트립으로부터 절단된다. 이 땜납 조각은 로진 (rosin (fluk)) 과 같은 접착재로 사용하여 애퍼쳐 (66) 안에 부착된다. 그런 다음, 땜납 조각은 가열, 용융되어 범프 전극을 형성한다. 범프 전극 (7) 의 형성후에 로진이 세척 제거된다.
이 단계의 웨이퍼가 제 4A 내지 4C 도에서 도시된다. 도면에서 명백하듯이, 범프 전극 (70) 은 스크라이브선이 형성된 곳을 제외한 웨이퍼 (10) 의 전 표면상에 형성된다. 더욱이, 알루미늄 상호접속층 (60) 은 애퍼쳐 (66) 의 위치까지 신장되어 있다. 이 실시예에서, 범프 전극 (70) 은 바로 아래에 형성되는 칩전극 (11) 의 부분을 제외한 웨이퍼상에서 만들어져 있지만, 칩전극 (11) 의 위에서 형성될 수도 있다.
다시 제 3G 도를 보면, 웨이퍼 (10) 상에 형성된 반도체 칩부가 다이싱을 써서 개별 반도체 장치로 각각 분리된다.
제 1A 도에 도시된 종래의 웨이퍼 (10') 는 서로 약 0.1 mm 의 간격으로 떨어진 칩전극 (11) 을 갖는다. 이렇게 얻어진 반도체 장치는 위와 동일한 0.1 mm 또는 그 이하로 서로 떨어진 범프 전극을 갖는다. 이와는 달리, 이 실시예의 반도체 장치 (80) 상의 범프 전극 (70) 사이의 간격은 약 0.5 mm 까지 증가될 수 있다. 따라서, 범프전극의 형성시 발생될 수도 있는 인접 범프들의 융합이나 용융은 현저히 감소가 될 수 있다. 게다가, 본 발명에 의한 반도체 장치는, 예를 들면, 회로보오드 상에 보다 높은 수율로 탑재가능하다. 또, 본 발명은 반도체 장치의 용이한 표준화를 제공한다.
본 발명은 범프 전극과 니켈 또는 금도금과의 결합에 대해 높은 신뢰성도 제공한다.
전술한 바와 같이, 본 발명에 따르면, 본 발명은 공지된 칩 제조공정과 조화되어 있기 때문에, 제조설비에 대한 대규모 투자없이 반도체 장치의 대량생산을 가능케 한다. 본 발명에 의해 얻어진 반도체 장치는 월등한 열스트레스 저항을 가지며, 인접층간의 우수한 결합을 한다. 본 발명은 반도체 장치의 내습성을 증가시킨다.
지금까지, 본 발명을 특정 실시예와 관련하여 설명하였지만, 본 발명의 실시예에 국한되지 않음은 물론이다. 오히려, 당업자는 본 발명의 범위내에서 변경, 수정 및 변화를 다른 실시예를 구현할 수도 있을 것이다. 예컨대, 금이 땜납이 아닌 범프로 사용될 수가 있는데, 이 경우에는 니켈 도금과 금도금이 생략될 수 있다.

Claims (14)

  1. 다수의 범프 전극들을 갖는 반도체 칩으로서,
    상기 반도체 칩 상에 배치된 다수의 칩 전극들, 및
    상기 칩 전극들과 상기 범프 전극들을 전기적으로 접속하기 위한 다수의 상호접속층들을 구비하며,
    상기 범프 전극들은, 상기 칩 전극들의 바로 위의 이외의 위치에 배치되며,
    상기 상호접속층들은, 제 1 도전층 및 상기 제 1 도전층 상의 제 2 도전층을 포함하며, 상기 제 2 도전층은 상기 범프 전극들 중 하나와 접촉하며, 상기 제 1 도전층은 상기 칩 전극들 중 하나와 접촉하며, 상기 제 2 도전층의 물질은 장벽 금속으로서 확산장벽 특성을 갖는 것을 특징으로 하는 반도체 칩.
  2. 제 1 항에 있어서, 상기 제 2 도전층은 니켈 및 구리 중 하나를 구비하는 것을 특징으로 하는 반도체 칩.
  3. 제 1 항에 있어서, 상기 제 1 도전층은 1 ㎛ 이하의 두께를 갖는 것을 특징으로 하는 반도체 칩.
  4. 제 1 항에 있어서, 상기 제 2 도전층은 5 ㎛ 이상의 두께를 갖는 것을 특징으로 하는 반도체 칩.
  5. 제 1 항에 있어서, 상기 범프 전극과 상기 제 2 도전층 사이에 금으로된 층을 더 구비하는 것을 특징으로 하는 반도체 칩.
  6. 동시적으로 형성된 범프 전극들을 갖는 반도체 칩으로서,
    상기 반도체 칩 상에 배치된 다수의 칩 전극들, 및
    상기 칩 전극들과 상기 범프 전극들을 전기적으로 접속하기 위한 다수의 상호접속층들을 구비하며,
    상기 범프 전극들은, 상기 칩 전극들의 바로 위의 이외의 위치에 배치되며,
    상기 다수의 칩 전극들의 층, 상기 다수의 상호접속층들 및 상기 범프 전극들의 층은, 적층 구조를 이루며,
    상기 상호접속층들은, 상기 주변에서 상기 중앙을 향하여 신장하며,
    상기 상호접속층들의 각각은, 알루미늄층과 상기 알루미늄층 상의 도금을 구비하며, 상기 도금은 상기 범프 전극과 접촉하며 상기 알루미늄층은 상기 칩 전극과 접촉하며, 상기 도금 물질은 장벽 금속으로서 소망의 접착성 및 확산장벽 특성을 갖는 것을 특징으로 하는 반도체 칩.
  7. 제 6 항에 있어서, 상기 도금은 니켈 및 구리 중 하나를 구비하는 것을 특징으로 하는 반도체 칩.
  8. 제 6 항에 있어서, 상기 알루미늄층은 1 ㎛ 이하의 두께를 갖는 것을 특징으로 하는 반도체 칩.
  9. 제 6 항에 있어서, 상기 도금은 5 ㎛ 이상의 두께를 갖는 것을 특징으로 하는 반도체 칩.
  10. 웨이퍼 상에서, 각각이 복수의 칩 전극들을 구비하며, 또한 상기 복수의 칩 전극들을 제외한 상기 웨이퍼 전면이 패시베이션 막으로 피복된, 복수의 반도체 칩 영역들을 형성하는 공정;
    상기 웨이퍼 상에서, 상기 복수의 반도체 칩 영역들의 각각에 대하여, 일단이 각각 상기 복수의 칩 전극들에 접속되며, 반도체 칩 영역에 연재(延在)하도록 복수의 상호접속층들을 형성하는 공정;
    상기 웨이퍼 전면을 커버코트막으로 피복하는 공정;
    상기 커버코트막에 상기 칩 전극상을 제외한 위치에 복수의 개구부들을 형성하는 공정;
    상기 복수의 개구부들에 각각 상기 상호접속층들을 통하여 상기 칩 전극들에 접속되는 범프 전극들을 형성하는 공정; 및
    상기 웨이퍼 상에 형성된 상기 복수의 반도체 칩 영역들을 스크라이브 라인을 따라 각각의 반도체 칩으로 분할하는 공정을 포함하는 반도체 장치의 제조방법.
  11. 제 10 항에 있어서, 상기 반도체 칩 영역의 내부에 연재된 상호접속층들이 상기 복수의 개구부들에서 노출되도록 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 10 항에 있어서, 상기 범프 전극들이 상기 스크라이빙을 피하여 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 11 항에 있어서, 상기 범프 전극들은 상기 칩 전극들을 피하여 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 다수의 범프 전극들을 갖는 반도체 칩으로서,
    상기 반도체 칩 상에 배치된 다수의 칩 전극들, 및
    상기 칩 전극들과 상기 범프 전극들을 전기적으로 접속하기 위한 다수의 상호접속층들을 구비하며,
    상기 범프 전극들은, 상기 칩 전극들의 바로 위의 이외의 위치에 배치되며,
    상기 상호접속층들은, 제 1 도전층 및 상기 제 1 도전층 상의 제 2 도전층을 포함하며, 상기 제 2 도전층은 상기 범프 전극들 중 하나와 접촉하며, 상기 제 1 도전층은 상기 칩 전극들 중 하나와 접촉하며, 상기 제 2 도전층의 물질은 소망의 접착성을 갖는 것을 특징으로 하는 반도체 칩.
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