JP2008108798A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体装置に対して電気特性の検査や組立を実施した場合でも、それにより電極パッド下部に形成されたトランジスタにおいて従来発生していた電気動作特性の異常を、起こしにくくすることができる半導体装置およびその製造方法を提供する。
【解決手段】半導体素子１の表面側で、その内部回路を構成するトランジスタ２の上部に電極パッド３を形成し、その電極パッド３以外の上部を薄膜厚保護膜４とさらに厚膜厚保護膜５で被い、電極パッド３の上部には厚膜厚導電性膜９を形成する。
【選択図】図１

Description

本発明は、半導体装置の製造過程で例えば電気特性を検査する際に外部と電気的な接合をとるための電極パッド構造を有する半導体装置およびその製造方法に関するものである。
従来から、産業機器やＯＡ機器等の各種電子機器には色々な機能を持たせるために多種多様な半導体装置が半導体パッケージの形状で組み込まれており、このような半導体装置として、その製造過程で例えば電気特性を検査する際に外部と電気的な接合をとるための電極パッド構造を有する形態のものがある。
以上のような電極パッド構造を有する半導体装置およびその製造方法の従来技術について、図面を用いて以下に説明する。
図４は従来の半導体装置およびその製造方法（例えば、特許文献１を参照）における電気特性の検査方法を説明する断面図であり、図４（ａ）は従来の半導体装置における電極パッド構造の一例を示す断面図であり、図４（ｂ）は図４（ａ）で示した電極パッド構造を有する半導体装置に対する電気特性の検査方法を説明する断面図である。
従来の半導体装置は、図４（ａ）に示すように、通常、半導体素子１の上部に外部装置と電気的接合をとるための電極パッド３が設けられており、電気的接合をとる以外の表面部分については薄膜厚保護膜４で覆われている。通常、この電極パッド３はアルミで形成されている。そして、図４（ｂ）に示すように、電極パッド３に電気特性測定針１０を落とし、電極パッド３上の酸化膜を突き破る形で、電気特性測定針１０と電極パッド３との電気的接合をとっている。
その後、この電気特性測定針１０を通して信号が半導体素子１の内部回路（図示せず）に送り込まれ、その後の出力を測定することで、検査対象の半導体装置に電気的な異常があるか否かの評価を行う方法をとっている。
特開平１１−３４０２７０号公報
しかしながら、上記のような従来の半導体装置およびその製造方法において、図４に示す電極パッド構造では、以下に示す問題がある。
図５は従来の半導体装置における問題点を説明するための断面図であり、図５（ａ）に示すように、現状では、半導体装置のチップサイズ縮小化に向けて、半導体素子１の内部回路を構成するトランジスタ２については、電極パッド３の下部領域にも形成するようになっている。
しかし、図５（ａ）のような電極パッド３の構成では、図５（ｂ）に示すように、半導体装置の電気特性の検査を実施する場合、電極パッド３に電気特性測定針１０を落とし、電極パッド３上の酸化膜を突き破る形で電気特性測定針１０と電極パッド３との電気的接合をとるが、その際に、その電気特性測定針１０の針圧１１がトランジスタ２に達し、トランジスタ２の電気動作特性に異常を起こしてしまう可能性がある。
また、図５（ｃ）に示すように、外部基板１４との組立を行った場合、電極パッド３に直接、外部基板１４や接合用バンプ１３を当てていたため、組立時圧力１５がトランジスタ２に達し、トランジスタ２の電気動作特性に異常を起こしてしまう可能性がある。
本発明は、上記従来の問題点に鑑み、半導体装置に対して電気特性の検査や組立を実施した場合でも、それにより電極パッド下部に形成されたトランジスタにおいて従来発生していた電気動作特性の異常を、起こしにくくすることができる半導体装置およびその製造方法を提供する。
上記の課題を解決するために、本発明の請求項１記載の半導体装置は、半導体素子の表面側で、その内部回路を構成するトランジスタの上部に電極パッドが形成され、その電極パッド以外の上部が薄膜厚保護膜とさらに厚膜厚保護膜で被われ、前記電極パッドの上部には厚膜厚導電性膜が形成されたことを特徴とする。
また、本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置であって、前記厚膜厚導電性膜上に接合用バンプが形成されたことを特徴とする。
また、本発明の請求項３記載の半導体装置は、請求項１または請求項２記載の半導体装置であって、前記薄膜厚保護膜は、その膜厚として略０．５μｍ〜１．０μｍの範囲で形成され、前記厚膜厚保護膜は、その膜厚として略５．０μｍ〜７．０μｍの範囲で形成され、前記厚膜厚導電性膜は、その膜厚として略５．０μｍの範囲で形成されたことを特徴とする。
また、本発明の請求項４記載の半導体装置の製造方法は、半導体素子の表面側で、その内部回路を構成するトランジスタの上部に電極パッドを形成し、その電極パッド以外の上部を薄膜厚保護膜とさらに厚膜厚保護膜で被い、前記電極パッドの上部には厚膜厚導電性膜を形成し、その後に電気特性の評価を行うことを特徴とする。
また、本発明の請求項５記載の半導体装置の製造方法は、請求項４記載の半導体装置の製造方法であって、前記電気特性の評価をした後に、前記厚膜厚導電性膜上に接合用バンプを形成することを特徴とする。
また、本発明の請求項６記載の半導体装置の製造方法は、請求項４または請求項５記載の半導体装置の製造方法であって、前記薄膜厚保護膜は、その膜厚として略０．５μｍ〜１．０μｍの範囲で形成し、前記厚膜厚保護膜は、その膜厚として略５．０μｍ〜７．０μｍの範囲で形成し、前記厚膜厚導電性膜は、その膜厚として略５．０μｍの範囲で形成することを特徴とする。
以上のように本発明によれば、半導体装置に対する電気特性の検査や組立の際にも、電気特性測定針の針圧および組立時圧力を、厚膜厚導電性膜により緩和して電極パッド下部に形成されたトランジスタに達しにくくすることができる。
そのため、半導体装置に対して電気特性の検査や組立を実施した場合でも、それにより電極パッド下部に形成されたトランジスタにおいて従来発生していた電気動作特性の異常を、起こしにくくすることができる。
以下、本発明の実施の形態を示す半導体装置およびその製造方法について、図面を参照しながら具体的に説明する。なおここでは、半導体装置の構造、特に半導体装置の電極パッド部分の構造に着目して説明する。
図１（ａ）〜図１（ｋ）は本実施の形態の半導体装置における電極パッド部分の構造およびその製造方法のプロセスフローを示す断面図であり、本発明の目的である、半導体装置に対する電気特性の検査や組立などを実施した場合でも、半導体素子１内で電極パッド３の下部に形成されたトランジスタ２の電気動作特性に異常を起こしにくくすることができる半導体装置の構造、特に半導体装置の電極パッド部分の構造およびその製造方法におけるプロセスフローの断面状態を詳細に示した図である。
まず図１（ａ）に示すように、拡散工程でウェハ状の半導体素子１にトランジスタ２を形成する。このトランジスタ２としてはＭＯＳトランジスタにかぎらずバイポーラトランジスタなどすべてのトランジスタが対象である。
次に図１（ｂ）に示すように、トランジスタ２の上部に電極パッド３を形成する。この電極パッド３を通じて外部基板などと電気的接合をとる。また、電極パッド３であるが通常はアルミで形成されている。
その後、図１（ｃ）に示すように、電極パッド３の上部を含めてウェハ状の半導体素子１を薄膜厚保護膜４で覆う。この薄膜厚保護膜４であるが通常はＳｉＮなどで形成する。また薄膜厚保護膜４の膜厚であるが通常０．５〜１．０μｍ程度の高さで形成する。
その後、図１（ｄ）に示すように、薄膜厚保護膜４の上面でウェハ状の半導体素子１の全表面を厚膜厚保護膜５で覆う。この厚膜厚保護膜５であるが通常はポリイミドなどで形成する。また厚膜厚保護膜５の膜厚であるが通常５．０〜７．０μｍ程度の高さで形成する。
その後、図１（ｅ）に示すように、マスクおよびエッチング工程で、電極パッド３上の薄膜厚保護膜４と厚膜厚保護膜５を除去する。
その後、電極パッド３上に厚膜厚の厚膜厚導電性膜（後述する）の形成を行う。ここでは無電解Ａｕ／Ｎｉによる厚膜厚導電性膜の形成方法を示す。
まず、図１（ｆ）に示すように、無電解でＺｎメッキをおこなう。このことで電極パッド３上にＺｎメッキ層６の形成を行う。このしくみとしては、ＺｎとＡｌのイオン化傾向を利用することで、Ｚｎメッキ液中に電極パッド３の材質であるＡｌをＡｌイオンとして溶解させ、Ｚｎメッキ液中のＺｎイオンを電極パッド３上に形成する。このＺｎメッキ層６であるが膜厚は通常０．０５〜０．１０μｍ程度に形成する。
ここで、Ｚｎメッキ層６を膜厚０．０５〜０．１０μｍ程度に形成する理由を次に説明する。
通常、電極パッド３上のＺｎメッキ層６は次工程のＮｉメッキで置換メッキを行いＮｉメッキ層を形成する。このように置換メッキにより電極パッド３上にＮｉメッキ層を形成するには、まずＮｉメッキ層の膜厚に対してＮｉメッキの核となる部分を膜厚０．０５〜０．１０μｍ程度形成する必要がある。
このＮｉメッキの核を形成する際に、Ｚｎメッキ層６とＮｉメッキの核となる部分を置換メッキにより入れ替えるのだが、もし、Ｚｎメッキ層６がＮｉメッキの核となる部分の膜厚０．０５〜０．１０μｍ程度以上に厚すぎると、Ｚｎメッキ層６がＮｉメッキの核と全て置換されずに電極パッド３上に残留してしまい非常にもろい層になってしまう恐れがある。
一方、Ｚｎメッキ層６がＮｉメッキの核となる部分の膜厚０．０５〜０．１０μｍ程度以上に薄すぎると、電極パッド３上にＮｉメッキの核となる部分が十分に形成されずにＮｉバンプ７自体の形成が不可能となる恐れがある。
次に図１（ｇ）に示すように、無電解でＮｉメッキを行う。このことで電極パッド３上のＺｎメッキ層６上にＮｉバンプ７の形成を行う。このしくみとしては、ＺｎとＮｉのイオン化傾向を利用することで、Ｎｉメッキ液中にＺｎメッキ層６をＺｎイオンとして溶解させ、Ｎｉメッキ液中のＮｉイオンをＺｎメッキ層６上にＮｉバンプ７として形成するいわゆる置換メッキを行う。
このＮｉバンプ７であるが通常５．０μｍ程度に形成する。また上記置換メッキでＺｎメッキ層６はすべてＺｎイオンとして溶解するため、層としての存在は無くなる。ここでＮｉバンプ７を５．０μｍ程度にする理由として、厚膜厚保護膜５を膜厚５．０〜７．０μｍ程度の高さで形成しているため、Ｎｉバンプ７を５．０μｍ以上厚く形成すると厚膜厚保護膜５上にはみ出してしまう可能性があるからである。
その後、図１（ｈ）に示すように、無電解でＡｕメッキを行う。このことで電極パッド３上のＮｉバンプ７上にＡｕメッキ層８の形成を行う。このしくみとしては、ＮｉとＡｕのイオン化傾向を利用することで、無電解Ａｕメッキ液中にＮｉをＮｉイオンとして溶解させ、無電解Ａｕメッキ液中のＡｕイオンをＮｉバンプ７上にＡｕメッキ層８として形成するいわゆる置換メッキを行う。このＡｕメッキ層８であるが通常０．５〜１．０μｍ程度に形成する。
このことで、電極パッド３上にトータル５μｍ程度の厚膜厚の導電性膜（以降、このＮｉバンプ７とＡｕメッキ層８をあわせて厚膜厚導電性膜９と称する）の形成が可能となる。
その後、図１（ｉ）に示すように、上記のようにして作製された半導体装置に対して電気特性の評価を行う。通常、電気特性評価は針状の電気特性測定針１０を用いて評価を行う。この電気特性測定針１０を用いて電極パッド３上の厚膜厚導電性膜９の最上層であるＡｕメッキ層８と電気的接合をとり、その電気特性測定針１０を通じてウェハ状の半導体素子１の内部回路に信号を送ることにより、半導体装置として正常な電気特性を示すか否かの判定を行う。
その際に、従来は直接、電気特性測定針１０を電極パッド３に当てていたため、電気特性測定針１０の針圧１１がトランジスタ２に達し、トランジスタ２の電気動作特性に異常を起こしてしまっていた。
しかし本発明では、トータル５μｍ程度の厚膜厚導電性膜９があるため、電気特性測定針１０の針圧１１がこの厚膜厚導電性膜９で緩和されトランジスタ２に達しにくくなり、電気動作特性に異常を起こしにくくなる効果がある。
また従来は、図２の上図に示すように、無電解Ａｕ／Ｎｉ厚膜厚導電性膜形成方法で厚膜厚導電性膜９を形成した場合、この厚膜厚導電性膜９がその周縁部分Ｄまで横広がりし、厚膜厚導電性膜９どうしでショートする異常が発生しやすかった。
しかし本発明では、図２の下図に示すように、厚膜厚導電性膜９の周囲に厚膜厚保護膜５が存在するため、図２の上図のような厚膜厚導電性膜９の周縁部分Ｄでの横広がりを抑えることができ、厚膜厚導電性膜９どうしでショートするという異常にも対策することができる。
また、図３（ａ）に示すように、従来は電気動作特性に異常があった半導体装置は、半導体素子１の表面を非導電性樹脂膜１２で封止することにより半導体素子１および電極パッド３を非導電にするが、従来の無電解Ａｕ／Ｎｉ厚膜厚導電性膜形成方法での厚膜厚導電性膜９を形成した場合は、非導電性樹脂膜１２が厚膜厚導電性膜を覆いきれず、厚膜厚導電性膜９が剥き出しになる恐れがあった。
しかし本発明では、図３（ｂ）に示すように、厚膜厚導電性膜９の周囲に厚膜厚導電性膜９より高い厚膜厚保護膜５があるため、非導電性樹脂膜１２で厚膜厚導電性膜９を完全に覆うことが可能となるという効果が得られる。
その後、図１（ｊ）に示すように、厚膜厚導電性膜９にメッキ方式や印刷方式などで接合用バンプ１３を形成する。その後、図１（ｋ）に示すように、外部基板１４と組立を行う。
この場合も、従来は図４および図５に示すように、電極パッド３に直接、外部基板１４や接合用バンプ１３を当てていたため、組立時圧力１５がトランジスタ２に達し、トランジスタ２の電気動作特性に異常を起こしてしまっていた。
しかし本発明では、図１（ｋ）に示すように、トータル５μｍ程度の厚膜厚導電性膜９があるため、組立時圧力１５がこの厚膜厚導電性膜９で緩和されトランジスタ２に達しにくくなり、半導体装置として電気動作特性に異常を起こしにくくなるという効果が得られる。
本発明の半導体装置およびその製造方法は、半導体装置に対して電気特性の検査や組立を実施した場合でも、それにより電極パッド下部に形成されたトランジスタにおいて従来発生していた電気動作特性の異常を、起こしにくくすることができるもので、半導体装置の製造方法などに関して有用である。
本発明の実施の形態の半導体装置における電極パッド部分の構造およびその製造方法のプロセスフローを示す断面図 本発明の実施の形態の半導体装置における厚膜厚導電性膜の状態変化の従来半導体装置との比較断面図 本発明の実施の形態の半導体装置における厚膜厚導電性膜の状態変化の従来半導体装置との他の比較断面図 従来の半導体装置およびその製造方法における電気特性の検査方法を説明するための断面図 同従来例の半導体装置における問題点を説明するための断面図
符号の説明
１ 半導体素子
２ トランジスタ
３ 電極パッド
４ 薄膜厚保護膜
５ 厚膜厚保護膜
６ Ｚｎメッキ層
７ Ｎｉバンプ
８ Ａｕメッキ層
９ 厚膜厚導電性膜
１０ 電気特性測定針
１１ 針圧
１２ 非導電性樹脂膜
１３ 接合用バンプ
１４ 外部基板
１５ 組立時圧力

Claims (6)

  1. 半導体素子の表面側で、
    その内部回路を構成するトランジスタの上部に電極パッドが形成され、
    その電極パッド以外の上部が薄膜厚保護膜とさらに厚膜厚保護膜で被われ、
    前記電極パッドの上部には厚膜厚導電性膜が形成された
    ことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記厚膜厚導電性膜上に接合用バンプが形成された
    ことを特徴とする半導体装置。
  3. 請求項１または請求項２記載の半導体装置であって、
    前記薄膜厚保護膜は、その膜厚として略０．５μｍ〜１．０μｍの範囲で形成され、
    前記厚膜厚保護膜は、その膜厚として略５．０μｍ〜７．０μｍの範囲で形成され、
    前記厚膜厚導電性膜は、その膜厚として略５．０μｍの範囲で形成された
    ことを特徴とする半導体装置。
  4. 半導体素子の表面側で、
    その内部回路を構成するトランジスタの上部に電極パッドを形成し、
    その電極パッド以外の上部を薄膜厚保護膜とさらに厚膜厚保護膜で被い、
    前記電極パッドの上部には厚膜厚導電性膜を形成し、
    その後に電気特性の評価を行う
    ことを特徴とする半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法であって、
    前記電気特性の評価をした後に、
    前記厚膜厚導電性膜上に接合用バンプを形成する
    ことを特徴とする半導体装置の製造方法。
  6. 請求項４または請求項５記載の半導体装置の製造方法であって、
    前記薄膜厚保護膜は、その膜厚として略０．５μｍ〜１．０μｍの範囲で形成し、
    前記厚膜厚保護膜は、その膜厚として略５．０μｍ〜７．０μｍの範囲で形成し、
    前記厚膜厚導電性膜は、その膜厚として略５．０μｍの範囲で形成する
    ことを特徴とする半導体装置の製造方法。
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