JP2003338522A - バンプ電極付き電子部品およびその製造方法 - Google Patents
バンプ電極付き電子部品およびその製造方法Info
- Publication number
- JP2003338522A JP2003338522A JP2002143773A JP2002143773A JP2003338522A JP 2003338522 A JP2003338522 A JP 2003338522A JP 2002143773 A JP2002143773 A JP 2002143773A JP 2002143773 A JP2002143773 A JP 2002143773A JP 2003338522 A JP2003338522 A JP 2003338522A
- Authority
- JP
- Japan
- Prior art keywords
- bump
- opening
- insulating film
- electrode pad
- electronic component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
- H05K3/243—Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K7/00—Constructional details common to different types of electric apparatus
- H05K7/02—Arrangements of circuit components or wiring on supporting structure
- H05K7/10—Plug-in assemblages of components, e.g. IC sockets
- H05K7/1053—Plug-in assemblages of components, e.g. IC sockets having interior leads
- H05K7/1061—Plug-in assemblages of components, e.g. IC sockets having interior leads co-operating by abutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05557—Shape in side view comprising protrusions or indentations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/05609—Indium [In] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/05611—Tin [Sn] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/05613—Bismuth [Bi] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/05616—Lead [Pb] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05618—Zinc [Zn] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/0562—Antimony [Sb] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05639—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05655—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05664—Palladium [Pd] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05666—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/1147—Manufacturing methods using a lift-off mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
- H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
- H01L2224/11902—Multiple masking steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13109—Indium [In] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01011—Sodium [Na]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0103—Zinc [Zn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01049—Indium [In]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01051—Antimony [Sb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09736—Varying thickness of a single conductor; Conductors in the same plane having different thicknesses
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/04—Soldering or other types of metallurgic bonding
- H05K2203/043—Reflowing of solder coated conductors, not during connection of components, e.g. reflowing solder paste
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/05—Patterning and lithography; Masks; Details of resist
- H05K2203/0562—Details of resist
- H05K2203/0568—Resist used for applying paste, ink or powder
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/05—Patterning and lithography; Masks; Details of resist
- H05K2203/0562—Details of resist
- H05K2203/0571—Dual purpose resist, e.g. etch resist used as solder resist, solder resist used as plating resist
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/05—Patterning and lithography; Masks; Details of resist
- H05K2203/0562—Details of resist
- H05K2203/0577—Double layer of resist having the same pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
- H05K3/3473—Plating of solder
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
- H05K3/3478—Applying solder preforms; Transferring prefabricated solder patterns
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49147—Assembling terminal to base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49147—Assembling terminal to base
- Y10T29/49149—Assembling terminal to base by metal fusion bonding
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
高さのバンプ部を具備しつつ、製造過程においてオープ
ン不良の発生が適切に低減されるバンプ電極付き電子部
品、および、その製造方法を提供すること。 【解決手段】 バンプ電極付き電子部品X1において、
基材11と、基材11上に設けられている電極パッド1
2と、電極パッド12に対応する開口部13aを有して
基材12上に積層形成されている絶縁膜13と、開口部
13a内において、電極パッド12上に設けられている
導電連絡部14と、導電連絡部14に直接接触して開口
部13aから突出しているバンプ部15とを備えること
とする。
Description
子部品およびその製造方法に関する。より具体的には、
ボールグリッドアレイ(BGA)などのバンプ電極を有
する半導体チップやプリント配線基板などの電子部品、
および、これらの製造方法に関する。
などへの電子部品の実装に関しては、高密度化の要求が
高まっており、かかる要求を満たす方式としてベアチッ
プ実装方式が注目されている。ベアチップ実装方式にお
いては、半導体チップと基板配線との電気的接続をワイ
ヤボンディングを介して達成する従来のフェイスアップ
実装に代わり、半導体チップおよび配線基板の電極パッ
ド間にバンプを介在させることによって達成するフェイ
スダウン実装すなわちフリップチップ接合が採用される
傾向にある。フェイスダウン実装において半導体チップ
および配線基板の電極パッド間にバンプを介在させるべ
く、実装前の半導体チップや配線基板の実装面には、予
めバンプ電極が形成される。
ップの製造方法の一例を表す。従来の方法においては、
まず、図12(a)に示すように、半導体チップ40に
対して所定のメタルマスク44を用意する。半導体チッ
プ40における基材41の表面には、電極パッド42を
含む配線パターン(電極パッド42以外は図示略)が形
成されている。基材41上には、配線パターンを保護す
べく、当該配線パターンの上方から絶縁膜43が更に積
層形成されている。この絶縁膜43は、電極パッド42
の各々に対応する位置に開口部43aを有する。メタル
マスク44は、電極パッド42および開口部43aに対
応した位置に予め形成された開口部44aを有する。
44aと電極パッド42とを位置合わせして、メタルマ
スク44を半導体チップ40の上に載置する。次に、図
12(c)に示すように、メタルマスク44の開口部4
4aおよび絶縁膜43の開口部43aに対して、所定の
ハンダ粉末を含んだハンダペースト45を印刷法により
供給する。次に、図12(d)に示すように、ハンダペ
ースト45を残して半導体チップ40からメタルマスク
44を取り外す。次に、図12(e)に示すように、ハ
ンダペースト45中のハンダ粉末を一旦溶融させるため
の加熱処理を経て、電極パッド42上にバンプ部46を
形成する。
導体チップ40は、図13(a)に示すように、配線基
板50に対してフリップチップ接合される。具体的に
は、半導体チップ40の電極パッド42と、配線基板5
0の電極パッド52とが、バンプ部46を介して電気的
かつ機械的に接続される。そして、このようなフリップ
チップ接合においては、一般に、図13(b)に示すよ
うに、半導体チップ40と配線基板50との間に、接着
剤ないしアンダーフィル剤60が充填される。アンダー
フィル剤60は、電極パッド間を接続するバンプ部46
を保護するとともに、半導体チップ40および配線基板
50の実装面を保護する。このようなアンダーフィル剤
60によって、当該フリップチップ接合における長期間
に渡る接続信頼性が確保される。
を参照して上述した従来のバンプ電極付き電子部品の製
造方法では、バンプ電極構造において、いわゆるオープ
ン(非接触)不良が生じる場合が多い。オープン不良と
は、図12(e)を参照して上述した加熱処理を経る際
にバンプ形成材料が主に絶縁膜43上で球状化して、例
えば図14に示すように、電極パッド42とバンプ部4
6との間に空隙が形成される不具合をいう。オープン不
良が生じると、電極パッド42とバンプ部46との間の
電気的接続が適切に達成されない。図14(a)に示す
オープン不良は、全てのバンプ形成材料が絶縁膜43上
にて球状化した形態をとり、バンプ形成材料として上述
のようにハンダペーストを用いる場合に生じ易い。図1
4(b)に示すオープン不良は、一部を電極パッド42
上に残して他のバンプ形成材料が絶縁膜43上にて球状
化した形態をとり、バンプ形成材料として溶融ハンダや
ハンダめっきを用いる場合に生じ易い。
される電極パッド42は、基材41表面にパターン形成
される配線の一部として、他の配線部位と同一の所定の
厚みを有する。この配線を被覆保護する絶縁膜43につ
いては、当該配線の厚みに応じて一定以上の膜厚が要求
される。配線の保護をより確実にすべく絶縁膜43の膜
厚を大きくするほど、電極パッド42は、絶縁膜43の
開口部43aにおいて、より深部に位置することとな
る。電極パッド42が開口部43aの深部に位置するほ
ど、図14に示すようなオープン不良は発生し易い。こ
れに対し、オープン不良を抑制するために絶縁膜43を
薄くするほど、絶縁膜43に発生するピンホールに起因
して絶縁不良が生じ易くなる。すなわち、配線に対する
絶縁膜43の被覆性が低下してしまう。また、絶縁膜4
3の開口部43aの径を大きくすると、微細なピッチに
対応できなくなる場合がある。
チの制約内において、より高いことが望まれる。接続部
の信頼性を維持するためのアンダーフィル剤60を、図
13(b)に示すように充分に充填するためには、半導
体チップ40および配線基板50の間の隙間を広くする
必要があるからである。より高いバンプ部46すなわち
より大きな体積を有するバンプ部46の表面曲率は、よ
り小さい傾向にあり、従って、より高いバンプ部46で
は、開口部43aに対する進入の程度はより小さい傾向
にある。開口部43aに対するバンプ部46の進入の程
度が小さいほど、図14に示すようなオープン不良は発
生し易い。
は、一定の電極ピッチにおいて、絶縁膜を一定以上に厚
くするとともにバンプ部を一定以上に高くする必要があ
る。そのため、従来のバンプ電極構造では、電極ピッチ
の微細化が進む昨今の電子部品において、図14に示す
ようなオープン不良が生じる場合が多かった。
されたものであって、充分な膜厚の表面保護用絶縁膜お
よび充分な高さのバンプ部を具備しつつ、製造過程にお
いてオープン不良の発生が適切に低減されるバンプ電極
付き電子部品、および、その製造方法を提供することを
目的とする。
るとバンプ電極付き電子部品が提供される。この電子部
品は、基材と、基材上に設けられている電極パッドと、
電極パッドに対応する開口部を有して基材上に積層形成
されている絶縁膜と、開口部内において、電極パッド上
に設けられている導電連絡部と、導電連絡部に直接接触
して開口部から突出しているバンプ部とを備えることを
特徴とする。
は、充分な膜厚の表面保護用絶縁膜および充分な高さの
バンプ部を具備しつつ、その製造過程においてオープン
不良の発生が適切に低減される。第1の側面に係る電子
部品では、電極パッドとバンプ部との間に導電連絡部が
介在している。この導電連絡部は、絶縁膜の開口部内に
おいて、電極パッド上に設けられ且つバンプ部と直接接
触している。適切な厚みないし高さを有する導電連絡部
を備えることによって、電極パッドとバンプ部との間の
オープン不良の発生を抑制しつつ、電子部品における基
材表面の配線パターンを保護するための充分な膜厚を有
する絶縁膜を形成することが可能となり、且つ、開口部
における電極パッド位置の深さに依存せずに、充分な高
さを有するバンプ部を形成することが可能となるのであ
る。
プン不良の低減を目的とする技術が開示されているが、
当該技術は、バンプ部の形成に際して電気めっき法を採
用するものである。そのため、当該技術によると、表面
保護用絶縁膜上において、電気めっきを行うための通電
層の形成、および、そのエッチング除去などを行う必要
があり、バンプ電極付き電子部品を歩留りよく製造する
のが困難である。これに対して本発明では、バンプ部
は、導電連絡部に対して直接接触して形成されている。
すなわち、バンプ部は電気めっき法により形成されるも
のではない。また、特開平4−112537号公報に開
示の技術おいては、基材表面の電極パッドとバンプ部と
の間は、無電解めっき層により電気的に連絡される。良
好な電気めっきバンプ部を形成するためには、当該無電
解めっき層は、絶縁膜と面一状となるまで形成する必要
があり、そのような無電解めっき層の形成には長時間を
要する。したがって、当該公報に開示の技術では、バン
プ電極付き電子部品を歩留りよく製造するのは困難であ
る。
部は、バンプ部と接する引込突部を有する。導電連絡部
における最上表面の高さを一様とせずに、当該最上表面
の一部のみについて充分な高さを確保することによって
も、導電連絡部よる上述の効果は奏される。
Hと、バンプ部と同一の体積を有する真球の開口部に対
する理論進入深さhと、絶縁膜の膜厚Lとは、H+h≧
Lの関係を有する。このような構成によると、オープン
不良を適切に低減することが可能である。
なる積層構造を有する。好ましくは、導電連絡部、また
は、導電連絡部におけるバンプ部と接する層は、Auま
たはSnにより構成されている。好ましくは、導電連絡
部、または、導電連絡部におけるバンプ部と接する層
は、バンプ部の溶融温度以下で溶融可能な材料により構
成されている。これらの構成により、導電連絡部につい
て、多様な態様が可能となり、導電連絡部が良好な電気
的接続を達成するうえで好ましい構成とすることができ
る。
ム、鉛、ビスマス、銀、銅、亜鉛、アンチモンからなる
群より選択される金属材料により構成されている。この
ような金属材料から所望の組成のバンプが形成されるの
が好ましい。
き電子部品の製造方法が提供される。この製造方法は、
電極パッドと、当該電極パッドに対応する開口部を有す
る絶縁膜とが設けられている基材における、当該電極パ
ッドの上に、開口部内において導電連絡部を形成する工
程と、導電連絡部の上に、当該導電連絡部に直接接触し
て開口部から突出するようにバンプ部を形成する工程
と、を含むことを特徴とする。
に係る電子部品を製造することができる。したがって、
第2の側面に係る方法によると、製造過程においてオー
プン不良を低減しつつ、充分な膜厚の表面保護用絶縁膜
および充分な高さのバンプ部を具備するバンプ電極付き
電子部品を製造することができる。
は、無電解めっき法および/または電気めっき法により
行う。好ましくは、導電連絡部を形成する工程では、複
数のめっき材料が順次堆積される。好ましくは、導電連
絡部を形成する工程は、バンプ部形成位置方向へ突出す
る引込突部を形成する工程を含んでいる。これらのよう
な構成により、良好な導電連絡部を形成することができ
る。
する工程は、絶縁膜の上に樹脂膜を積層形成する工程
と、樹脂膜に対して、導電連絡部が露出するように開口
部を形成する工程と、樹脂膜の開口部にハンダペースト
を供給する工程と、加熱処理を経ることによってハンダ
ペーストからバンプ部を形成する工程と、樹脂膜を絶縁
膜から剥離する工程とを含んでいる。これに代えて、バ
ンプ部を形成する工程は、絶縁膜の上に樹脂膜を積層形
成する工程と、樹脂膜に対して、導電連絡部が露出する
ように開口部を形成する工程と、樹脂膜の開口部に溶融
ハンダを供給する工程と、溶融ハンダを冷却してバンプ
部を形成する工程と、樹脂膜を絶縁膜から剥離する工程
とを含んでもよい。これに代えて、バンプ部を形成する
工程は、絶縁膜の上に樹脂膜を積層形成する工程と、樹
脂膜に対して、導電連絡部が露出するように開口部を形
成する工程と、めっき法により、樹脂膜の開口部にハン
ダ材料を堆積させる工程と、加熱処理を経ることによっ
てハンダ材料からバンプ部を形成する工程と、樹脂膜を
絶縁膜から剥離する工程とを含んでもよい。これに代え
て、バンプ部を形成する工程は、絶縁膜の開口部ごとに
ハンダボールを載置する工程と、加熱処理を経ることに
よってハンダボールからバンプ部を形成する工程とを含
んでもよい。バンプ部の形成に際して樹脂膜を利用する
場合、当該樹脂膜は感光性樹脂膜であるのが好ましい。
は、基材からの導電連絡部の高さHと、バンプ部と同一
の体積を有する真球の開口部に対する理論進入深さh
と、絶縁膜の膜厚LとがH+h≧Lの関係を満たすよう
に、導電連絡部およびバンプ部が形成される。
に係るバンプ電極付き電子部品X1の部分断面図であ
る。電子部品X1は、半導体チップやプリント配線基板
などに相当するものであって、基材11と、電極パッド
12と、絶縁膜13と、導電連絡部14と、バンプ部1
5とを備える。基材11の表面には、電極パッド12を
含む配線がパターン形成されている。絶縁膜13は、配
線を被覆保護するために基材11上に設けられており、
電極パッド12に対応する箇所に開口部13aを有す
る。導電連絡部14は、開口部13aにおいて電極パッ
ド12の上に設けられている。バンプ部15は、導電連
絡部14の上面に対して直接接触して設けられており、
開口部13aから外部に突き出ている。
[μm]とし、バンプ部15の理論進入深さをh[μ
m]とし、絶縁膜13の膜厚をL[μm]とすると、本
実施形態においては、高さH、理論進入深さh、および
膜厚Lは、下記式(1)の関係を満たす。ここで、バン
プ部15について理論進入深さhとは、バンプ部15と
同一の体積を有する真球を仮定して、空洞と仮定する開
口部13aを閉塞するように当該真球を載置した場合
に、真球が、開口部13aに対して理論上入り込み得る
最大長さをいう。
m]とし、開口部13aを閉塞するように球状化してい
るバンプ部15と同一の体積を有する真球を仮定して当
該真球の直径をR[μm]とすると、理論進入深さh
[μm]は、下記式(2)で表される。式(2)におい
て、右辺第1項は真球バンプ部の半径であり、右辺第2
項は、真球バンプ部の中心から開口部13aまでの距離
であって三平方の定理により導かれるものである。
14の最上表面までの深さをt[μm]とすると、tは
下記式(3)で表される。
いて電気的なオープン不良が生じないためには、電極パ
ッド12に接続する導電連絡部14と、バンプ部15と
が物理的に接触する必要がある。hおよびtが下記式
(4)を満たす場合には、導電連絡部14とバンプ部1
5とは確実に接触する傾向にある。
れる条件について、式(4)に式(2)および式(3)
を代入して下記式(5)が導かれる。
て真球バンプ部の直径Rが120[μm]である場合、
導電連絡部14の高さHを縦軸にとり、開口部13aの
直径Dを横軸にとると、図2に示す関係図が得られる。
図2において、○プロットは式(5)を満たすことを意
味し、×プロットは式(5)を満たさないことを意味す
る。これらのプロットに基づいて、オープン不良を有意
に抑制可能な条件領域とそうでない条件領域とを区分す
る境界線グラフBを得ることができる。
従来のバンプ電極構造にあっては、導電連絡部がないの
でH=0である。基材からの電極パッドの高さも0と仮
定して、式(5)にH=0を代入して変形し、両辺を等
号のみで連結すると、下記式(6)が得られる。また、
式(6)を変形すると下記式(7)が得られる。
極構造についての式(6)において、右辺のRすなわち
バンプ部サイズを一定とすると、電極ピッチの狭小化に
伴って開口部径Dが小さくなるほど右辺の値は小さくな
り、膜厚Lの値は0に収束していく。これは、従来のバ
ンプ電極構造においては、開口部径Dが小さくなるほ
ど、基材表面の配線に対する絶縁膜の被覆性が低下する
という問題が直接的に誘発される傾向にあることを意味
する。
ンプ電極構造についての式(7)において、右辺のLす
なわち絶縁膜の膜厚を一定とすると、電極ピッチの狭小
化に伴って開口部径Dが小さくなるほど右辺の値は小さ
くなり、バンプ部径Rの値は膜厚Lの値に収束してい
く。バンプ部径Rの値が膜厚Lの値に収束していくこと
は、絶縁膜表面からのバンプ突出高さが0に収束するこ
とに相当する。これは、従来のバンプ電極構造において
は、開口部径Dが小さくなるほど、バンプ部の高さが低
下してアンダーフィル剤の充填が困難化するという問題
が直接的に誘発される傾向にあることを意味する。
導電連絡部14の高さHが、式(6)および式(7)を
参照して上述した従来の傾向を緩和する作用を有するの
である。このような本発明の利点については、電極パッ
ドの高さを考慮しても同様である。
表す。電子部品X1の製造においては、まず、図3
(a)に示すように、表面に電極パッド12が設けられ
ている基材11に対して、電極パッド12を覆うように
絶縁膜13を積層形成する。このとき、図1に示す膜厚
Lについて、最終的に得られる電子部品X1において上
掲の式(1)を満たすように、絶縁膜13を形成する。
絶縁膜13の形成においては、スピンコーティングによ
り又はスクリーンマスクを用いた印刷法により、絶縁膜
形成用の液状の樹脂組成物を基材11に塗布し、これを
乾燥する。或は、絶縁膜13の形成においては、ラミネ
ータなどを使用して、フィルム状の樹脂組成物を基材1
1の上に載置した後、50〜140℃で加熱圧着しても
よい。絶縁膜形成用の樹脂組成物としては、エポキシア
クリレートやポリイミドなどを含む樹脂材料を用いるこ
とができる。
3に対して、各電極パッド12に対応する箇所にて開口
部13aを形成する。開口部13aの形成には、UV−
YAGレーザ、炭酸ガスレーザ、エキシマレーザなどを
用いることができる。感光性を有する絶縁膜13を形成
した場合には、開口部13aの形成にはフォトリソグラ
フィを採用することができる。
3aにおいて電極パッド12の上に導電連絡部14を形
成する。このとき、図1に示す高さHについて、最終的
に得られる電子部品X1において上掲の式(1)を満た
すように、導電連絡部14を形成する。
めっき法により形成することができる。導電連絡部14
の形成において無電解めっき法を採用する場合には、例
えば、まず、図3(b)に示す状態において、開口部1
3a内の少なくとも電極パッド12の表面に、所定の触
媒を付着させる。次に、無電解めっき法により、当該触
媒を核として電極パッド12上に導電連絡部14を堆積
成長させる。導電連絡部14の形成において電気めっき
法を採用する場合には、例えば、まず、図3(b)に示
す状態において、TiやNiなどのスパッタリングなど
により、絶縁膜13および電極パッド12を被覆するよ
うに通電層を形成する。通電層の形成においては、スパ
ッタリングに代えて、絶縁膜13および電極パッド12
を被覆するように全面無電解めっきを施す手法を採用し
てもよい。次に、通電層の上に、めっきレジストをパタ
ーン形成する。このめっきレジストパターンは、開口部
13aに対応して開口している。次に、電気めっき法に
より、開口部13a内に導電連絡部14を堆積成長させ
る。次に、めっきレジストパターンをエッチング除去す
るとともに、絶縁膜13上の通電層をエッチング除去す
る。
ては、Al,Au,In,Sn,Cu,Ag,Pdなど
の単体金属や、Sn,Pb,Ag,Cu,In,Bi,
Zn,Sb,Al,Auなどから選択される複数の単体
金属からなる合金を用いることができる。例えば、In
やSn―Bi合金などの低融点金属により導電連絡部1
4を形成することができる。低融点金属により導電連絡
部14を形成すると、後述する工程において、比較的低
温にてバンプ部15との電気的接続を図ることができる
場合がある。その場合、最終的に得られる電子部品X1
において、加熱によって生じる不具合、例えば基材11
の反りなどを抑制することが可能となる。
とによって、図4に示すような多層構造の導電連絡部1
4を形成してもよい。例えば、図3(c)に示す工程に
おいて、低抵抗のCuを電極パッド12上に厚く堆積さ
せて下層14’を形成し、この後、Cuよりも低融点で
低硬度のSnを下層14’の表面に薄く堆積させて上層
14’’を形成してもよい。このような積層構造を有す
る導電連絡部14では、後述する工程においてバンプ部
15と直接接触するのは、上層14’’であるSnめっ
きである。電気抵抗の小さい金属材料を主体としつつ、
バンプ部15と接触する箇所には比較的低融点または低
硬度の金属材料を用いると、導電連絡部14とバンプ部
15との間の接続において低抵抗の電気的接続を良好に
達成することが可能となる。
に示すように、樹脂膜30を積層形成する。樹脂膜30
の形成においては、フィルム状の樹脂組成物を、積層面
側に載置した後、50〜140℃で加熱しつつ圧着す
る。或は、スピンコートにより又はスクリーンマスクを
用いた印刷法により、液状樹脂組成物を積層面に塗布
し、これを乾燥してもよい。
しては、感光性を有するアクリレート樹脂や非感光性の
樹脂を用いることができる。感光性アクリレート樹脂を
用いる場合、後述の開口部30aの形成の際にフォトリ
ソグラフィを採用することができる。樹脂膜30を形成
するための樹脂組成物は、液状であってもよいし、フィ
ルム状であってもよい。好ましくは、樹脂膜30を形成
するための樹脂組成物は、感光性を有するドライフィル
ムである。感光性ドライフィルムを用いることにより、
樹脂膜30の形成は簡易化される。樹脂膜30は、絶縁
膜13とは基本組成の異なる樹脂組成物により形成され
る。これは、アルカリ剥離液を用いて樹脂膜30を剥離
する後述の工程において、絶縁膜13へのダメージを抑
制するためである。また、微細なピッチで設けられた電
極パッド12の上に高いバンプを形成するという観点か
らは、樹脂膜30の膜厚は30〜150μmとするのが
好ましい。
ように、樹脂膜30に対して、各導電連絡部14に対応
する箇所に開口部30aを形成する。開口部30aの形
成には、UV−YAGレーザ、炭酸ガスレーザ、エキシ
マレーザなどを用いることができる。感光性を有する樹
脂膜30を形成した場合には、開口部30aの形成には
フォトリソグラフィを採用することができる。導電連絡
部14へのダメージを抑制するという観点からは、フォ
トリソグラフィを採用するのが好ましい。フォトリソグ
ラフィを採用する場合には、樹脂膜30に対して、所定
のフォトマスク(図示せず)を介しての露光処理および
その後の現像処理を施すことにより、各導電連絡部14
が露出するように開口部30aを形成する。
0aにハンダペースト31を充填する。ハンダペースト
31の充填は、スキージ(図示略)を用いた印刷法によ
り行う。スキージとしては、樹脂膜30に損傷を与える
ことを回避ないし軽減するためにウレタンゴムスキージ
を用いる。開口部30aに対して所定量のハンダペース
ト31を確実に充填するためには、スキージによるスキ
ージングは2回以上行うのが望ましい。
ックスビヒクルとからなる。ハンダ粉末は、Sn,P
b,Ag,Cu,In,Bi,Zn,Sbなどから選択
される単体金属、または、これらから選択される複数の
単体金属からなる合金を粉末化したものである。ハンダ
ペースト31におけるハンダ粉末の含有量については、
上掲の式(1)を満たす量とする。具体的には、後述の
加熱処理において過渡的に溶融状態とされるバンプ部を
真球と仮定した場合に、当該真球の理論進入深さhが、
最終的に得られる電子部品X1において上掲の式(1)
を満たすように、ハンダペースト31におけるハンダ粉
末の含有量を決定する。
チクソ剤、溶剤を含む。ロジンとしては、例えば、ロジ
ン酸、ロジン酸エステル、ロジン無水物、脂肪酸、アビ
エチン酸、ピマール酸、イソピマール酸、ネオアビエチ
ン酸、ジヒドロアビエチン酸、デヒドロアビエチン酸な
どを用いることができる。活性剤としては、例えば、セ
バシン酸、コハク酸、アジピン酸、グルタル酸、トリエ
タノールアミン、モノエタノールアミン、トリブチルア
ミン、エチレンジアミンなどから選択された1または2
以上の有機酸および/または有機アミンを使用すること
ができる。チクソ剤としては、硬化ヒマシ油、ヒドロキ
システアリン酸などを用いることができる。溶剤として
は、2−メチル−2,4ペンタンジオールやジエチレン
グリコールモノブチルエーテルなどを用いることができ
る。
(b)に示すように、加熱処理を経てバンプ部15を形
成する。具体的には、まず、加熱により開口部30aに
充填されているハンダペースト31を溶融させる。これ
により、ハンダペースト31に含まれているフラックス
ビヒクルが揮発消失するとともに、ハンダ粉末が溶融し
て寄り集まる。その後の冷却によって、パンプ部15が
形成される。
剥離液を作用させることによって、樹脂膜30を除去す
る。アルカリ剥離液としては、水酸化ナトリウム水溶液
などのような強アルカリ剥離液、モノエタノールアミン
水溶液や水酸化テトラメチルアンモニウム水溶液などの
有機アルカリ剥離液、および、これらに所定の添加剤を
加えたものを用いることができる。添加剤としては、剥
離される樹脂膜30を細片に破壊することによって剥離
残りを防止する作用を示すものが好ましい。このとき、
絶縁膜13に対するダメージを適切に回避するために
は、pH11.5以下のアルカリ剥離液を使用するのが
望ましい。このようなアルカリ除去を適切に行うべく、
本実施形態では、当該アルカリ剥離液に対する耐性につ
いて有意な差を有する絶縁膜13および樹脂膜30の組
み合わせを採用する。
は、基材11からの導電連絡部14の高さHと、バンプ
部15の理論進入深さhと、絶縁膜13の膜厚Lとが、
上掲の式(1)を満たすように製造されている。したが
って、電子部品X1は、充分な膜厚の絶縁膜13および
充分な高さのバンプ部15を具備しつつ、電極パッド1
2とバンプ部15との間においてオープン不良を生じて
いない。
電子部品X1は、電子部品X1が例えば半導体チップで
ある場合には、図5(d)に示すように、配線基板32
に対してフリップチップ接合される。具体的には、ま
ず、バンプ部15と配線基板32の電極パッド33とが
対向するように位置合わせをして、電子部品X1を配線
基板32に搭載する。次に、リフロー加熱を行うことに
よって、バンプ部15と電極パッド33を機械的に接合
するとともに電気的に接続する。加熱処理における最高
加熱温度は、当該ハンダの融点よりも例えば10〜50
℃高い温度とする。その後、図5(e)に示すように、
電子部品X1と配線基板32との間にアンダーフィル剤
34を充填し硬化させる。
に続く別の工程を表す。電子部品X1のバンプ部15を
形成するためのハンダ供給材料としては、図5(a)に
示すハンダペースト31に代えて、図6に示すようにハ
ンダボール35を使用することもできる。
に、樹脂膜30の開口部30a内にハンダボール35を
載置する。ハンダボール35は、Sn,Pb,Ag,C
u,In,Bi,Zn,Sbなどから選択される単体金
属、または、これらから選択される複数の単体金属から
なる合金を球形化したものである。次に、図6(b)に
示すように、加熱処理を経てバンプ部15を形成する。
具体的には、ハンダボール35を、加熱により一旦溶融
させることによって、電極パッド12に対して機械的か
つ電気的に接続させる。次に、図6(c)に示すよう
に、図5(c)を参照して上述したのと同様に、アルカ
リ剥離液を作用させることによって、樹脂膜30を除去
する。以上の手法によっても、バンプ部15を形成して
電子部品X1を製造することができる。
に続く別の工程を表す。電子部品X1のバンプ部15を
形成するためのハンダ供給材料としては、ハンダペース
ト31やハンダボール35に代えて、図7に示すように
溶融ハンダ36を使用することもできる。
に、加熱下において、樹脂膜30の開口部30a内に溶
融ハンダ36を充填する。溶融ハンダ36は、Sn,P
b,Ag,Cu,In,Bi,Zn,Sbなどから選択
される単体金属、または、これらから選択される複数の
単体金属からなる合金を加熱溶融したものである。溶融
ハンダ36の供給は、図3(e)の状態の電子部品を溶
融ハンダ浴に浸漬するか、或は、印刷法により達成する
ことができる。次に、図7(b)に示すように、冷却に
よって、電極パッド12上にバンプ部15を形成する。
次に、図7(c)に示すように、図5(c)を参照して
上述したのと同様に、アルカリ剥離液を作用させること
によって、樹脂膜30を除去する。以上の手法によって
も、電子部品X1のバンプ部15を形成することができ
る。また、バンプ部15は、以上の手法に代えて、樹脂
膜30の開口部30aを利用した無電解めっき法により
形成してもよい。
ンプ電極付き電子部品X2の部分断面図である。電子部
品X2は、半導体チップやプリント配線基板などに相当
するものであって、基材21と、電極パッド22と、絶
縁膜23と、導電連絡部24と、バンプ部25とを備え
る。基材21の表面には、電極パッド22を含む配線が
パターン形成されている。絶縁膜23は、配線を被覆保
護するために基材21上に設けられており、電極パッド
22に対応する箇所に開口部23aを有する。導電連絡
部24は、開口部23aにおいて電極パッド22の上に
設けられており、基底部24aと引込突部24bとから
なる。バンプ部25は、導電連絡部24における基底部
24aの上面および引込突部24bに対して直接接触し
て設けられており、開口部23aから外部に突き出てい
る。
部25と接する引込突部24bを有する。この引込突部
24bの作用によって、電子部品X2の製造過程におい
て、バンプ電極構造におけるオープン不良の発生が適切
に抑制されている。具体的には、電子部品X1と同様
に、基材21からの導電連絡部24の高さHと、バンプ
部25の理論進入深さhと、絶縁膜23の膜厚Lとは、
上掲の式(1)を満たす。
を表す。電子部品X2の製造においては、まず、電子部
品X1の製造に関して図3(a)および図3(b)を参
照して上述した工程と同一の工程を経て図9(a)の状
態の電子部品を用意する。具体的には、図9(a)に示
す状態においては、基材21の表面に電極パッド22が
設けられている。更に、基材21に対しては、電極パッ
ド22に対応する箇所にて開口部23aを有する絶縁膜
23が積層形成されている。絶縁膜23は、図8に示す
膜厚Lについて、最終的に得られる電子部品X2におい
て上掲の式(1)を満たすように、形成されている。
(b)に示すように、開口部23aにおいて電極パッド
22の上に導電連絡部24の基底部24aを形成する。
基底部24aは、電子部品X1の導電連絡部14の形成
に関して図3(c)を参照して上述したのと同様に、無
電解めっき法や電気めっき法により形成することができ
る。
示すように、樹脂膜37を積層形成する。樹脂膜37の
形成においては、フィルム状の樹脂組成物を、積層面側
に載置した後、50〜240℃で加熱しつつ圧着する。
或は、液状樹脂組成物を、スピンコートにより積層面に
塗布し、それを乾燥してもよい。樹脂膜37の形成にお
いては、第1の実施形態における樹脂膜30と同様の樹
脂組成物を用いることができる。
ように、樹脂膜37に対して、各基底部24aに対応す
る箇所にて、引込突部24bを形成するための開口部3
7aを形成する。開口部37aの形成には、UV−YA
Gレーザ、炭酸ガスレーザ、エキシマレーザなどを用い
ることができる。感光性を有する樹脂膜37を形成した
場合には、開口部37aの形成にはフォトリソグラフィ
を採用することができる。フォトリソグラフィを採用す
る場合には、樹脂膜37に対して、所定のフォトマスク
(図示せず)を介しての露光処理およびその後の現像処
理を施すことにより、各基底部24aが露出するように
開口部37aを形成する。
37aにおいて基底部24aの上に引込突部24bを形
成する。引込突部24bは、電子部品X1の導電連絡部
14の形成に関して図3(c)を参照して上述したのと
同様に、無電解めっき法や電気めっき法により形成する
ことができる。導電連絡部24の形成においては、図8
に示す高さHについて、最終的に得られる電子部品X2
において上掲の式(1)を満たすように、基底部24a
および引込突部24bを形成する。次に、図10(b)
に示すように、図5(c)を参照して上述したのと同様
に、アルカリ剥離液を作用させることによって、樹脂膜
37を除去する。
38を積層形成する。樹脂膜38の形成においては、フ
ィルム状の樹脂組成物を、積層面側に載置した後、50
〜140℃で加熱しつつ圧着する。或は、液状樹脂組成
物を、スピンコートにより積層面に塗布し、それを乾燥
してもよい。樹脂膜38の形成においては、第1の実施
形態における樹脂膜30と同様の樹脂組成物を用いるこ
とができる。
38に対して、各導電連絡部24に対応する箇所にて、
開口部38aを形成する。開口部38aの形成には、U
V−YAGレーザ、炭酸ガスレーザ、エキシマレーザな
どを用いることができる。感光性を有する樹脂膜38を
形成した場合には、開口部38aの形成にはフォトリソ
グラフィを採用することができる。フォトリソグラフィ
を採用する場合には、樹脂膜38に対して、所定のフォ
トマスク(図示せず)を介しての露光処理およびその後
の現像処理を施すことにより、各導電連絡部24が露出
するように開口部38aを形成する。
38aにハンダペースト31を充填する。ハンダペース
ト31の充填は、スキージ(図示略)を用いた印刷法に
より行う。本工程におけるハンダペースト31の構成材
料、スキージの材質、およびスキージングについては、
第1の実施形態において図5(a)を参照して上述した
のと同様である。
理を経てバンプ部25を形成する。具体的には、まず、
加熱により開口部38aに充填されているハンダペース
ト31を溶融させる。これにより、ハンダペースト31
に含まれているフラックスビヒクルが揮発消失するとと
もに、ハンダ粉末が溶融して寄り集まる。その後の冷却
によって、パンプ部25が形成される。
リ剥離液を作用させることによって、樹脂膜38を除去
する。このとき、絶縁膜23に対するダメージを適切に
回避するためには、pH11.5以下のアルカリ剥離液
を使用するのが望ましい。このようなアルカリ除去を適
切に行うべく、本実施形態では、当該アルカリ剥離液に
対する耐性について有意な差を有する絶縁膜23および
樹脂膜38の組み合わせを採用する。
は、基材21からの導電連絡部24の高さHと、バンプ
部25の理論進入深さhと、絶縁膜23の膜厚Lとが、
上掲の式(1)を満たすように製造されている。したが
って、電子部品X2は、充分な膜厚の絶縁膜23および
充分な高さのバンプ部25を具備しつつ、電極パッド2
2とバンプ部25との間においてオープン不良を生じて
いない。また、このようにして製造されたバンプ電極付
き電子部品X2は、電子部品X2が例えば半導体チップ
である場合には、電子部品X1と同様に配線基板に対し
てフリップチップ接合することができる。
について、部分断面図を参照して説明した。本発明のバ
ンプ電極付き電子部品X1,X2は、工業的生産ライン
において、ウエハなどの大型基板からでも製造すること
ができる。
もに説明する。
110μm、電極ピッチ220μm、電極数3000
個)の表面に対して、電極パッドを覆うように、スクリ
ーン印刷法により、感光性を有する絶縁膜としてのエポ
キシアクリレート樹脂膜を形成した。膜厚は30μmと
した。次に、当該絶縁膜に対し、露光処理およびそれに
続く現像処理を施して、各電極パッドが露出するように
直径90μmの複数の開口部を形成した。現像処理に
は、現像液として1.0%の炭酸ナトリウム(Na 2C
O3)水溶液を使用した。次に、無電解めっき法によ
り、開口部の電極パッド上に厚さ15μmのNiめっき
層を形成した。次に、無電解めっき法により、当該Ni
めっき層の上に厚さ0.1μmのAuめっき層を形成し
た。これにより、電極パッド上にNiめっき層およびA
uめっき層からなる導電連絡部が形成された。
覆うように、感光性を有するアクリレート樹脂膜を積層
形成した。膜厚は50μmとした。次に、当該樹脂膜に
対し、露光処理およびそれに続く現像処理を施して、各
導電連絡部が露出するように直径200μmの複数の開
口部を形成した。現像処理には、現像液として1.0%
Na2CO3水溶液を使用した。次に、この開口部に対し
て、ウレタンゴムスキージの2回のスキージングにより
ハンダペーストを充填した。本実施例のハンダペースト
は、ロジン、活性剤、溶剤、チクソ剤からなる樹脂分1
0と、重量部粒径25μm以下のハンダ粉末(Sn―
3.5%Agハンダ)90重量部とからなり、ハンダ粉
末の体積比率は約54vol%である。次に、最高温度2
40℃の加熱処理を経ることによって、各開口部におい
てハンダペーストからバンプ部を形成した。次に、アル
カリ剥離液としての5%のモノエタノールアミン水溶液
を用いて、アクリレート樹脂膜を除去した。以上の工程
を経た結果、絶縁膜からの高さが100μmであって高
さのばらつきが3μmのバンプ部によるバンプ電極を有
する配線基板を得ることができた。ここで、高さのばら
つきとは、平均高さに対して±3μmのばらつきがある
ことをいう。
極径90μm、電極ピッチ220μm、電極数3000
個)の表面に対して、電極パッドを覆うように、スクリ
ーン印刷法により、感光性を有する絶縁膜としてのエポ
キシアクリレート樹脂膜を形成した。膜厚は10μmと
した。次に、当該絶縁膜に対し、露光処理およびそれに
続く現像処理を施して、各電極パッドが露出するように
直径70μmの複数の開口部を形成した。現像処理に
は、現像液として1%の水酸化テトラメチルアンモニウ
ム(TMAH)水溶液を使用した。次に、無電解めっき
法により、開口部の電極パッド上に厚さ3μmのNiめ
っき層を形成した。次に、無電解めっき法により、当該
Niめっき層の上に厚さ0.1μmのAuめっき層を形
成した。これにより、電極パッド上にNiめっき層およ
びAuめっき層からなる導電連絡部が形成された。
覆うように、感光性を有するアクリレート樹脂膜を積層
形成した。膜厚は150μmとした。次に、当該樹脂膜
に対し、露光処理およびそれに続く現像処理を施して、
各導電連絡部が露出するように直径200μmの複数の
開口部を形成した。現像処理には、現像液として1.0
%Na2CO3水溶液を使用した。次に、この開口部に対
して、粒径25μm以下のハンダ粉末(Sn―3.5%
Agハンダ)を含むハンダペーストを、ウレタンゴムス
キージの2回のスキージングにより充填した。次に、最
高温度240℃の加熱処理を経ることによって、各開口
部においてハンダペーストからバンプ部を形成した。次
に、アルカリ剥離液としての5%のモノエタノールアミ
ン水溶液を用いて、アクリレート樹脂膜を除去した。以
上の工程を経た結果、絶縁膜からの高さが160μmで
あって高さのばらつきが5μmのバンプ部によるバンプ
電極を有する半導体チップを得ることができた。
00μmの開口部を形成するまでは実施例1と同様の工
程を経た実施例1と同一の配線基板を用意し、当該配線
基板における樹脂膜の開口部にて露出する電極パッドに
対して、フラックスを塗布した。次に、フラックスが塗
布された各電極パッド上に直径130μmのハンダボー
ル(Sn―3.5%Agハンダ)を載置した。次に、最
高温度240℃の加熱処理を経ることによって、各開口
部においてハンダボールからバンプ部を形成した。次
に、アルカリ剥離液としての5%のモノエタノールアミ
ン水溶液を用いて、アクリレート樹脂膜を除去した。以
上の工程を経た結果、絶縁膜からの高さが110μmで
あって高さのばらつきが2μmのバンプ部によるバンプ
電極を有する配線基板を得ることができた。
00μmの開口部を形成するまでは実施例2と同様の工
程を経た実施例2と同一の半導体チップを用意し、当該
半導体チップにおける樹脂膜の開口部にて露出する電極
パッドに対して、フラックスを塗布した。次に、フラッ
クスが塗布された各電極パッド上に直径160μmのハ
ンダボール(Sn―3.5%Agハンダ)を載置した。
次に、最高温度240℃の加熱処理を経ることによっ
て、各開口部においてハンダボールからバンプ部を形成
した。次に、アルカリ剥離液としての5%のモノエタノ
ールアミン水溶液を用いて、感光性のアクリレート樹脂
膜を除去した。以上の工程を経た結果、絶縁膜からの高
さが150μmであって高さのばらつきが4μmのバン
プ部によるバンプ電極を有する半導体チップを得ること
ができた。
おいて、厚さ15μmのNiめっき層およびその上の厚
さ0.1μmのAuめっき層に代えて、厚さ15μmの
Cuめっき層およびその上の厚さ0.1μmのSnめっ
き層を形成した以外は実施例1と同様にして、絶縁膜の
形成からバンプ部の形成までの工程を行った。その結
果、絶縁膜からの高さが102μmであって高さのばら
つきが4μmのバンプ部によるバンプ電極を有する配線
基板を得ることができた。
おいて、厚さ15μmのNiめっき層およびその上の厚
さ0.1μmのAuめっき層に代えて、厚さ15μmの
Cuめっき層およびその上の厚さ0.1μmのSnめっ
き層を形成した以外は実施例3と同様にして、絶縁膜の
形成からバンプ部の形成までの工程を行った。その結
果、絶縁膜からの高さが112μmであって高さのばら
つきが2μmのバンプ部によるバンプ電極を有する配線
基板を得ることができた。
極径90μm、電極ピッチ220μm、電極数3000
個)の表面に対して、電極パッドを覆うように、スクリ
ーン印刷法により、感光性を有する絶縁膜としてのエポ
キシアクリレート樹脂膜を形成した。膜厚は10μmと
した。次に、当該絶縁膜に対し、露光処理およびそれに
続く現像処理を施して、各電極パッドが露出するように
直径70μmの複数の開口部を形成した。現像処理に
は、現像液として1%のTMAH水溶液を使用した。次
に、無電解めっき法により、開口部の電極パッド上に厚
さ3μmのNiめっき層を形成した。次に、無電解めっ
き法により、当該Niめっき層の上に厚さ0.1μmの
Auめっき層を形成した。これにより、電極パッド上に
Niめっき層およびAuめっき層からなる導電連絡部が
形成された。
覆うように、感光性を有するアクリレート樹脂膜を積層
形成した。膜厚は150μmとした。次に、当該樹脂膜
に対し、露光処理およびそれに続く現像処理を施して、
各導電連絡部が露出するように直径200μmの複数の
開口部を形成した。現像処理には、現像液として1.0
%Na2CO3水溶液を使用した。次に、樹脂膜の開口部
にて露出する電極パッドに対して、フラックスを塗布し
た。次に、フラックスが塗布された各電極パッド上に直
径180μmのハンダボール(Sn―3.5%Agハン
ダ)を載置した。次に、最高温度240℃の加熱処理を
経ることによって、各開口部においてハンダボールから
バンプ部を形成した。次に、アルカリ剥離液としての5
%のモノエタノールアミン水溶液を用いて、アクリレー
ト樹脂膜を除去した。以上の工程を経た結果、絶縁膜か
らの高さが172μmであって高さのばらつきが4μm
のバンプ部によるバンプ電極を有する半導体チップを得
ることができた。
のハンダボール(Sn―3.5%Agハンダ)に代えて
直径160μmのハンダボール(Sn―3.5%Agハ
ンダ)を樹脂膜の開口部における電極パッド上に載置し
た以外は実施例7と同様にして、絶縁膜の形成からバン
プ部の形成までの工程を行った。その結果、絶縁膜から
の高さが151μmであって高さのばらつきが2μmの
バンプ部によるバンプ電極を有する半導体チップを得る
ことができた。
110μm、電極ピッチ220μm、電極数3000
個)の表面に対して、電極パッドを覆うように、スクリ
ーン印刷法により、感光性を有する絶縁膜としてのエポ
キシアクリレート樹脂膜を形成した。膜厚は30μmと
した。次に、当該絶縁膜に対し、露光処理およびそれに
続く現像処理を施して、各電極パッドが露出するように
直径90μmの複数の開口部を形成した。次に、絶縁膜
上に、当該絶縁膜の開口部を覆うように、感光性を有す
るアクリレート樹脂膜を積層形成した。膜厚は50μm
とした。次に、当該樹脂膜に対し、露光処理およびそれ
に続く現像処理を施して、各導電連絡部が露出するよう
に直径200μmの複数の開口部を形成した。現像処理
には、現像液として1.0%Na2CO3水溶液を使用し
た。次に、この開口部に対して、粒径25μm以下のハ
ンダ粉末(Sn―3.5%Agハンダ)を含むハンダペ
ーストを、ウレタンゴムスキージの2回のスキージング
により充填した。次に、最高温度240℃の加熱処理を
経ることによって、各開口部においてハンダペーストか
らバンプ部を形成した。次に、アルカリ剥離液としての
5%のモノエタノールアミン水溶液を用いて、アクリレ
ート樹脂膜を除去した。以上の工程を経た結果、樹脂膜
の開口部を充填せずに球状化したバンプ部が複数形成さ
れて複数箇所にてオープン不良が生じ、良好なバンプ電
極付き配線基板を得ることができなかった。
極径90μm、電極ピッチ220μm、電極数3000
個)の表面に対して、電極パッドを覆うように、スクリ
ーン印刷法により、感光性を有する絶縁膜としてのエポ
キシアクリレート樹脂膜を形成した。膜厚は10μmと
した。次に、当該絶縁膜に対し、露光処理およびそれに
続く現像処理を施して、各電極パッドが露出するように
直径70μmの複数の開口部を形成した。次に、絶縁膜
上に、当該絶縁膜の開口部を覆うように、感光性を有す
るアクリレート樹脂膜を積層形成した。膜厚は50μm
とした。次に、当該樹脂膜に対し、露光処理およびそれ
に続く現像処理を施して、各導電連絡部が露出するよう
に直径200μmの複数の開口部を形成した。現像処理
には、現像液として1.0%Na2CO3水溶液を使用し
た。次に、この開口部に対して、粒径25μm以下のハ
ンダ粉末(Sn―3.5%Agハンダ)を含むハンダペ
ーストを、ウレタンゴムスキージの2回のスキージング
により充填した。次に、最高温度240℃の加熱処理を
経ることによって、各開口部においてハンダペーストか
らバンプ部を形成した。次に、アルカリ剥離液としての
5%のモノエタノールアミン水溶液を用いて、アクリレ
ート樹脂膜を除去した。以上の工程を経た結果、樹脂膜
の開口部を充填せずに球状化したバンプ部が複数形成さ
れて複数箇所にてオープン不良が生じ、良好なバンプ電
極付き半導体チップを得ることができなかった。
そのバリエーションを以下に付記として列挙する。
ている電極パッドと、前記電極パッドに対応する開口部
を有して前記基材上に積層形成されている絶縁膜と、前
記開口部内において、前記電極パッド上に設けられてい
る導電連絡部と、前記導電連絡部に直接接触して前記開
口部から突出しているバンプ部と、を備えることを特徴
とする、バンプ電極付き電子部品。 (付記2)前記導電連絡部は、前記バンプ部と接する引
込突部を有する、付記1に記載の、バンプ電極付き電子
部品。 (付記3)前記基材からの前記導電連絡部の高さHと、
前記バンプ部と同一の体積を有する真球の前記開口部に
対する理論進入深さhと、前記絶縁膜の膜厚Lとは、H
+h≧Lの関係を有する、付記1または2に記載のバン
プ電極付き電子部品。 (付記4)前記導電連絡部は、複数の層からなる積層構
造を有する、付記1から3のいずれか1つに記載のバン
プ電極付き電子部品。 (付記5)前記導電連絡部、または、前記導電連絡部に
おける前記バンプ部と接する層は、AuまたはSnによ
り構成されている、付記1から4のいずれか1つに記載
のバンプ電極付き電子部品。 (付記6)前記導電連絡部、または、前記導電連絡部に
おける前記バンプ部と接する層は、前記バンプ部の溶融
温度以下で溶融可能な材料により構成されている、付記
1から5のいずれか1つに記載のバンプ電極付き電子部
品。 (付記7)前記バンプ部は、スズ、インジウム、鉛、ビ
スマス、銀、銅、亜鉛、アンチモンからなる群より選択
される金属材料により構成されている、付記1から6の
いずれか1つに記載のバンプ電極付き電子部品。 (付記8)電極パッドと、当該電極パッドに対応する開
口部を有する絶縁膜とが設けられている基材における当
該電極パッドの上に、前記開口部内において導電連絡部
を形成する工程と、前記導電連絡部の上に、当該導電連
絡部に直接接触して前記開口部から突出するようにバン
プ部を形成する工程と、を含むことを特徴とする、バン
プ電極付き電子部品の製造方法。 (付記9)前記導電連絡部を形成する工程は、無電解め
っき法および/または電気めっき法により行う、付記8
に記載のバンプ電極付き電子部品の製造方法。 (付記10)前記導電連絡部を形成する工程では、前記
電極パッド上に複数のめっき材料を順次堆積する、付記
9に記載のバンプ電極付き電子部品の製造方法。 (付記11)前記導電連絡部を形成する工程は、バンプ
部形成位置方向へ突出する引込突部を形成する工程を含
む、付記8から10のいずれか1つに記載の、バンプ電
極付き電子部品の製造方法。 (付記12)前記バンプ部を形成する工程は、前記絶縁
膜の上に樹脂膜を積層形成する工程と、前記樹脂膜に対
して、前記導電連絡部が露出するように開口部を形成す
る工程と、前記樹脂膜の開口部にハンダペーストを供給
する工程と、加熱処理を経ることによって前記ハンダペ
ーストからバンプ部を形成する工程と、前記樹脂膜を前
記絶縁膜から剥離する工程と、を含む、付記8から11
のいずれか1つに記載のバンプ電極付き電子部品の製造
方法。 (付記13)前記バンプ部を形成する工程は、前記絶縁
膜の上に樹脂膜を積層形成する工程と、前記樹脂膜に対
して、前記導電連絡部が露出するように開口部を形成す
る工程と、前記樹脂膜の開口部に溶融ハンダを供給する
工程と、前記溶融ハンダを冷却してバンプ部を形成する
工程と、前記樹脂膜を前記絶縁膜から剥離する工程と、
を含む、付記8から11のいずれか1つに記載のバンプ
電極付き電子部品の製造方法。 (付記14)前記バンプ部を形成する工程は、前記絶縁
膜の上に樹脂膜を積層形成する工程と、前記樹脂膜に対
して、前記導電連絡部が露出するように開口部を形成す
る工程と、めっき法により、前記樹脂膜の開口部にハン
ダ材料を堆積させる工程と、加熱処理を経ることによっ
て前記ハンダ材料からバンプ部を形成する工程と、前記
樹脂膜を前記絶縁膜から剥離する工程と、を含む、付記
8から11のいずれか1つに記載のバンプ電極付き電子
部品の製造方法。 (付記15)前記樹脂膜は感光性樹脂膜である、付記1
1から14のいずれか1つに記載のバンプ電極付き電子
部品の製造方法。 (付記16)前記バンプ部を形成する工程は、前記絶縁
膜の前記開口部ごとにハンダボールを載置する工程と、
加熱処理を経ることによって前記ハンダボールからバン
プ部を形成する工程と、を含む、付記8から11のいず
れか1つに記載のバンプ電極付き電子部品の製造方法。 (付記17)前記基材からの前記導電連絡部の高さH
と、前記バンプ部と同一の体積を有する真球の前記開口
部に対する理論進入深さhと、前記絶縁膜の膜厚Lとが
H+h≧Lの関係を満たすように、導電連絡部およびバ
ンプ部が形成される、付記8から16のいずれか1つに
記載のバンプ電極付き電子部品の製造方法。
れて当該絶縁膜側にバンプ電極を有する半導体チップや
配線基板の製造において、充分な膜厚の絶縁膜および充
分な高さのバンプ部を形成しつつ、当該バンプ電極にお
いてオープン不良が発生するのを適切に防止することが
できる。
電子部品の部分断面図である。
ある。
における一部の工程を表す。
電子部品の部分断面図である。
における一部の工程を表す。
一部の工程を表す。
オープン不良を表す。
Claims (5)
- 【請求項1】 基材と、 前記基材上に設けられている電極パッドと、 前記電極パッドに対応する開口部を有して前記基材上に
積層形成されている絶縁膜と、 前記開口部内において、前記電極パッド上に設けられて
いる導電連絡部と、前記導電連絡部に直接接触して前記
開口部から突出しているバンプ部と、を備えることを特
徴とする、バンプ電極付き電子部品。 - 【請求項2】 前記導電連絡部は、前記バンプ部と接す
る引込突部を有する、請求項1に記載の、バンプ電極付
き電子部品。 - 【請求項3】 前記基材からの前記導電連絡部の高さH
と、前記バンプ部と同一の体積を有する真球の前記開口
部に対する理論進入深さhと、前記絶縁膜の膜厚Lと
は、H+h≧Lの関係を有する、請求項1または2に記
載のバンプ電極付き電子部品。 - 【請求項4】 電極パッドと、当該電極パッドに対応す
る開口部を有する絶縁膜とが設けられている基材におけ
る当該電極パッドの上に、前記開口部内において導電連
絡部を形成する工程と、 前記導電連絡部の上に、当該導電連絡部に直接接触して
前記開口部から突出するようにバンプ部を形成する工程
と、を含むことを特徴とする、バンプ電極付き電子部品
の製造方法。 - 【請求項5】 前記バンプ部を形成する工程は、 前記絶縁膜の上に樹脂膜を積層形成する工程と、 前記樹脂膜に対して、前記導電連絡部が露出するように
開口部を形成する工程と、 前記樹脂膜の開口部にハンダペーストを供給する工程
と、 加熱処理を経ることによって前記ハンダペーストからバ
ンプ部を形成する工程と、 前記樹脂膜を前記絶縁膜から剥離する工程と、を含む、
請求項4に記載のバンプ電極付き電子部品の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002143773A JP3819806B2 (ja) | 2002-05-17 | 2002-05-17 | バンプ電極付き電子部品およびその製造方法 |
US10/434,151 US7189927B2 (en) | 2002-05-17 | 2003-05-09 | Electronic component with bump electrodes, and manufacturing method thereof |
TW092112973A TWI231021B (en) | 2002-05-17 | 2003-05-13 | Electronic component with bump electrodes, and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002143773A JP3819806B2 (ja) | 2002-05-17 | 2002-05-17 | バンプ電極付き電子部品およびその製造方法 |
Related Child Applications (6)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005319233A Division JP4453919B2 (ja) | 2005-11-02 | 2005-11-02 | バンプ電極付き電子部品の製造方法 |
JP2005319229A Division JP2006086542A (ja) | 2005-11-02 | 2005-11-02 | バンプ電極付き電子部品 |
JP2005319232A Division JP2006054498A (ja) | 2005-11-02 | 2005-11-02 | バンプ電極付き電子部品の製造方法 |
JP2005319230A Division JP2006086543A (ja) | 2005-11-02 | 2005-11-02 | バンプ電極付き電子部品 |
JP2005319231A Division JP2006100844A (ja) | 2005-11-02 | 2005-11-02 | バンプ電極付き電子部品 |
JP2006019379A Division JP2006157037A (ja) | 2006-01-27 | 2006-01-27 | バンプ電極付き電子部品の製造方法およびバンプ電極付き電子部品 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003338522A true JP2003338522A (ja) | 2003-11-28 |
JP3819806B2 JP3819806B2 (ja) | 2006-09-13 |
Family
ID=29417051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002143773A Expired - Fee Related JP3819806B2 (ja) | 2002-05-17 | 2002-05-17 | バンプ電極付き電子部品およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7189927B2 (ja) |
JP (1) | JP3819806B2 (ja) |
TW (1) | TWI231021B (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006100552A (ja) * | 2004-09-29 | 2006-04-13 | Rohm Co Ltd | 配線基板および半導体装置 |
JP2007067147A (ja) * | 2005-08-31 | 2007-03-15 | Shinko Electric Ind Co Ltd | プリント配線基板およびその製造方法 |
JP2007134418A (ja) * | 2005-11-09 | 2007-05-31 | Matsushita Electric Ind Co Ltd | 半導体実装方法 |
JP2008108798A (ja) * | 2006-10-24 | 2008-05-08 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2009508326A (ja) * | 2005-09-02 | 2009-02-26 | インターナショナル レクティファイアー コーポレイション | 半導体デバイスの電極のための保護バリア層 |
JP2010283404A (ja) * | 2010-09-27 | 2010-12-16 | Rohm Co Ltd | 半導体装置 |
JP2011216475A (ja) * | 2010-03-18 | 2011-10-27 | Furukawa Electric Co Ltd:The | 導電性ペースト、及びその製造方法、並びに導電接続部材 |
JP7118426B2 (ja) | 2016-01-08 | 2022-08-16 | リロツリー,エル.エル.シー. | プリント回路の表面仕上げ、使用方法、及びそれから製造されるアセンブリ |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040232562A1 (en) * | 2003-05-23 | 2004-11-25 | Texas Instruments Incorporated | System and method for increasing bump pad height |
DE102004047730B4 (de) * | 2004-09-30 | 2017-06-22 | Advanced Micro Devices, Inc. | Ein Verfahren zum Dünnen von Halbleitersubstraten zur Herstellung von dünnen Halbleiterplättchen |
US7215031B2 (en) * | 2004-11-10 | 2007-05-08 | Oki Electric Industry Co., Ltd. | Multi chip package |
JP2006202969A (ja) * | 2005-01-20 | 2006-08-03 | Taiyo Yuden Co Ltd | 半導体装置およびその実装体 |
US20060211167A1 (en) * | 2005-03-18 | 2006-09-21 | International Business Machines Corporation | Methods and systems for improving microelectronic i/o current capabilities |
US7375431B1 (en) * | 2005-03-18 | 2008-05-20 | National Semiconductor Corporation | Solder bump formation in electronics packaging |
TWI307613B (en) * | 2005-03-29 | 2009-03-11 | Phoenix Prec Technology Corp | Circuit board formed conductor structure method for fabrication |
US7153765B2 (en) * | 2005-03-31 | 2006-12-26 | Intel Corporation | Method of assembling soldered packages utilizing selective solder deposition by self-assembly of nano-sized solder particles |
CN101826496B (zh) * | 2005-05-23 | 2015-03-18 | 揖斐电株式会社 | 印刷线路板及其制造方法 |
WO2007004658A1 (ja) * | 2005-06-30 | 2007-01-11 | Ibiden Co., Ltd. | プリント配線板 |
CN101171894B (zh) * | 2005-06-30 | 2010-05-19 | 揖斐电株式会社 | 印刷线路板 |
TW200717743A (en) * | 2005-10-03 | 2007-05-01 | Rohm Co Ltd | Semiconductor device |
US20070155154A1 (en) * | 2005-12-29 | 2007-07-05 | Mengzhi Pang | System and method for solder bumping using a disposable mask and a barrier layer |
TW200746964A (en) * | 2006-01-27 | 2007-12-16 | Ibiden Co Ltd | Method of manufacturing printed wiring board |
JP4979598B2 (ja) * | 2006-05-29 | 2012-07-18 | 株式会社フジクラ | 配線基板 |
US8779300B2 (en) * | 2007-07-19 | 2014-07-15 | Unimicron Technology Corp. | Packaging substrate with conductive structure |
TWI378544B (en) * | 2007-07-19 | 2012-12-01 | Unimicron Technology Corp | Package substrate with electrically connecting structure |
US20090079057A1 (en) * | 2007-09-24 | 2009-03-26 | Infineon Technologies Ag | Integrated circuit device |
US7952207B2 (en) * | 2007-12-05 | 2011-05-31 | International Business Machines Corporation | Flip-chip assembly with organic chip carrier having mushroom-plated solder resist opening |
US20090206480A1 (en) * | 2008-02-20 | 2009-08-20 | Atmel Corporation | Fabricating low cost solder bumps on integrated circuit wafers |
JP5337404B2 (ja) * | 2008-05-21 | 2013-11-06 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
US8345435B2 (en) * | 2009-08-07 | 2013-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Terminal structure and manufacturing method thereof, and electronic device and manufacturing method thereof |
TWI402003B (zh) * | 2009-10-16 | 2013-07-11 | Princo Corp | 軟性多層基板之金屬層結構及其製造方法 |
KR101620350B1 (ko) * | 2010-03-29 | 2016-05-13 | 삼성전자주식회사 | 이중 범프 구조를 갖는 반도체 칩 및 이를 포함하는 스마트 카드 |
US20120175772A1 (en) * | 2011-01-07 | 2012-07-12 | Leung Andrew K | Alternative surface finishes for flip-chip ball grid arrays |
US8564030B2 (en) | 2011-06-10 | 2013-10-22 | Advanced Micro Devices | Self-aligned trench contact and local interconnect with replacement gate process |
US8716124B2 (en) | 2011-11-14 | 2014-05-06 | Advanced Micro Devices | Trench silicide and gate open with local interconnect with replacement gate process |
JP2013149948A (ja) * | 2011-12-20 | 2013-08-01 | Ngk Spark Plug Co Ltd | 配線基板及びその製造方法 |
US9313881B2 (en) * | 2013-01-11 | 2016-04-12 | Qualcomm Incorporated | Through mold via relief gutter on molded laser package (MLP) packages |
JP6210619B2 (ja) * | 2013-04-09 | 2017-10-11 | 昭和電工株式会社 | はんだ回路基板の製造方法、はんだ回路基板及び電子部品の実装方法 |
US9484291B1 (en) * | 2013-05-28 | 2016-11-01 | Amkor Technology Inc. | Robust pillar structure for semicondcutor device contacts |
US9786517B2 (en) * | 2013-09-09 | 2017-10-10 | Intel Corporation | Ablation method and recipe for wafer level underfill material patterning and removal |
JP6387522B2 (ja) * | 2014-12-03 | 2018-09-12 | パナソニックIpマネジメント株式会社 | 実装構造体 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR910006949B1 (ko) * | 1987-09-24 | 1991-09-14 | 가부시키가이샤 도시바 | 범프 및 그 형성방법 |
US5060844A (en) * | 1990-07-18 | 1991-10-29 | International Business Machines Corporation | Interconnection structure and test method |
JPH04112537A (ja) | 1990-08-31 | 1992-04-14 | Shimadzu Corp | はんだバンプ製造方法 |
JPH0828583B2 (ja) * | 1992-12-23 | 1996-03-21 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 多層プリント回路基板およびその製作方法、およびボール・ディスペンサ |
US5591941A (en) * | 1993-10-28 | 1997-01-07 | International Business Machines Corporation | Solder ball interconnected assembly |
US6123145A (en) * | 1995-06-12 | 2000-09-26 | Georgia Tech Research Corporation | Synthetic jet actuators for cooling heated bodies and environments |
US5929521A (en) * | 1997-03-26 | 1999-07-27 | Micron Technology, Inc. | Projected contact structure for bumped semiconductor device and resulting articles and assemblies |
JPH11340270A (ja) | 1998-05-29 | 1999-12-10 | Matsushita Electric Ind Co Ltd | はんだバンプ形成方法及び半導体モジュールの製造方法 |
US6028011A (en) | 1997-10-13 | 2000-02-22 | Matsushita Electric Industrial Co., Ltd. | Method of forming electric pad of semiconductor device and method of forming solder bump |
JP3859403B2 (ja) * | 1999-09-22 | 2006-12-20 | 株式会社東芝 | 半導体装置及びその製造方法 |
KR100311975B1 (ko) * | 1999-12-16 | 2001-10-17 | 윤종용 | 반도체소자 및 그 제조방법 |
US6605353B2 (en) * | 1999-12-28 | 2003-08-12 | Kaneka Corporation | Epoxy-modified polyimide, photosensitive composition, coverlay film, solder resist, and printed wiring board using the epoxy-modified polyimide |
JP3910363B2 (ja) * | 2000-12-28 | 2007-04-25 | 富士通株式会社 | 外部接続端子 |
US6426556B1 (en) * | 2001-01-16 | 2002-07-30 | Megic Corporation | Reliable metal bumps on top of I/O pads with test probe marks |
-
2002
- 2002-05-17 JP JP2002143773A patent/JP3819806B2/ja not_active Expired - Fee Related
-
2003
- 2003-05-09 US US10/434,151 patent/US7189927B2/en not_active Expired - Fee Related
- 2003-05-13 TW TW092112973A patent/TWI231021B/zh not_active IP Right Cessation
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006100552A (ja) * | 2004-09-29 | 2006-04-13 | Rohm Co Ltd | 配線基板および半導体装置 |
JP2007067147A (ja) * | 2005-08-31 | 2007-03-15 | Shinko Electric Ind Co Ltd | プリント配線基板およびその製造方法 |
JP2009508326A (ja) * | 2005-09-02 | 2009-02-26 | インターナショナル レクティファイアー コーポレイション | 半導体デバイスの電極のための保護バリア層 |
JP2007134418A (ja) * | 2005-11-09 | 2007-05-31 | Matsushita Electric Ind Co Ltd | 半導体実装方法 |
JP2008108798A (ja) * | 2006-10-24 | 2008-05-08 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2011216475A (ja) * | 2010-03-18 | 2011-10-27 | Furukawa Electric Co Ltd:The | 導電性ペースト、及びその製造方法、並びに導電接続部材 |
JP2010283404A (ja) * | 2010-09-27 | 2010-12-16 | Rohm Co Ltd | 半導体装置 |
JP7118426B2 (ja) | 2016-01-08 | 2022-08-16 | リロツリー,エル.エル.シー. | プリント回路の表面仕上げ、使用方法、及びそれから製造されるアセンブリ |
Also Published As
Publication number | Publication date |
---|---|
US20030214795A1 (en) | 2003-11-20 |
JP3819806B2 (ja) | 2006-09-13 |
TWI231021B (en) | 2005-04-11 |
TW200308072A (en) | 2003-12-16 |
US7189927B2 (en) | 2007-03-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3819806B2 (ja) | バンプ電極付き電子部品およびその製造方法 | |
JP3615206B2 (ja) | 半導体装置の製造方法 | |
KR101175482B1 (ko) | 플립 칩 실장 방법 및 범프 형성 방법 | |
JP5808403B2 (ja) | はんだ堆積物を基板上に形成する方法 | |
US20100132998A1 (en) | Substrate having metal post and method of manufacturing the same | |
JP2009158593A (ja) | バンプ構造およびその製造方法 | |
JP5173214B2 (ja) | 導電性樹脂組成物とこれを用いた電極間の接続方法及び電子部品と回路基板の電気接続方法 | |
WO2006098196A1 (ja) | 半導体チップを備えた実装体およびその製造方法 | |
JP2007287712A (ja) | 半導体装置、半導体装置の実装構造、及びそれらの製造方法 | |
JP2006245189A (ja) | 半導体素子のフリップチップ実装方法及び実装構造体 | |
JP4453919B2 (ja) | バンプ電極付き電子部品の製造方法 | |
JP2007251053A (ja) | 半導体装置の実装構造及びその実装構造の製造方法 | |
JP2009004454A (ja) | 電極構造体及びその形成方法と電子部品及び実装基板 | |
JP2006100844A (ja) | バンプ電極付き電子部品 | |
JP4115306B2 (ja) | 半導体装置の製造方法 | |
JP4047251B2 (ja) | 配線基板および配線基板の製造方法 | |
JP2006086542A (ja) | バンプ電極付き電子部品 | |
JP4025322B2 (ja) | 半導体装置の製造方法 | |
JP2006086543A (ja) | バンプ電極付き電子部品 | |
JP2006054498A (ja) | バンプ電極付き電子部品の製造方法 | |
JP2006157037A (ja) | バンプ電極付き電子部品の製造方法およびバンプ電極付き電子部品 | |
JP2016127066A (ja) | バンプ付きプリント配線板およびその製造方法 | |
JP2013077726A (ja) | 半導体パッケージの製造方法 | |
JP2007141973A (ja) | 半導体部品付き配線基板 | |
JP4367630B2 (ja) | バンプ形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041001 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050906 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051102 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051129 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060127 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060314 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060508 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060522 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060613 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060615 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100623 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110623 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120623 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120623 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130623 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130623 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |