JPH01179334A - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法Info
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- JPH01179334A JPH01179334A JP63000459A JP45988A JPH01179334A JP H01179334 A JPH01179334 A JP H01179334A JP 63000459 A JP63000459 A JP 63000459A JP 45988 A JP45988 A JP 45988A JP H01179334 A JPH01179334 A JP H01179334A
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- H01L2924/181—Encapsulation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高密度実装に対応する半導体素子の超小型パッ
ケージングにおける実装方法に関するものである。
ケージングにおける実装方法に関するものである。
晶
〔従来の技術と 〕
電子機器の軽薄短小化への要求と高密度実装への要求か
ら電子部品のより小型で薄型なバクケージング技術が重
要であり、表面実装に対応する半導体素子パッケージが
多用されつつある。従来の表面実装用パッケージ、例え
ばスモール＠アウ）ライン・パッケージ（ＳＯＰ）、ク
アド・フラット・パッケージ（ＱＦＰ）、プラスチック
・リープイド・チップ・キャリア（ＰＬＣＣ）等は、半
導体素子チップサイズに比較するとその外形寸法はかな
り大型である。
ら電子部品のより小型で薄型なバクケージング技術が重
要であり、表面実装に対応する半導体素子パッケージが
多用されつつある。従来の表面実装用パッケージ、例え
ばスモール＠アウ）ライン・パッケージ（ＳＯＰ）、ク
アド・フラット・パッケージ（ＱＦＰ）、プラスチック
・リープイド・チップ・キャリア（ＰＬＣＣ）等は、半
導体素子チップサイズに比較するとその外形寸法はかな
り大型である。
従って同パッケージを回路基板等に実装した場合、同パ
ッケージが実装面積或は体積を太き（占有スルノで、同
パッケージのサイズは高密度実装に必ずしも適したもの
ではない。その理由のひとつとして、半導体素子電極の
外部接続用リードフレームがパッケージ側部から突出し
た構造を持つことが上げられる。
ッケージが実装面積或は体積を太き（占有スルノで、同
パッケージのサイズは高密度実装に必ずしも適したもの
ではない。その理由のひとつとして、半導体素子電極の
外部接続用リードフレームがパッケージ側部から突出し
た構造を持つことが上げられる。
第４図は表面実装用パッケージとして最も一般的なＳＯ
Ｐ型パッケージの断面図であるが、半導体製子１４を封
止した封止材１５の側部からリードフレーム４１が突出
し、また封止材１５はボンディングワイヤー４０を覆う
ようにするためとリードフレーム４１の厚さのために高
さ方向に封止材が厚くなることから、同パッケージは実
装面に対し水平方向にも垂直方向にも面積或は体積を占
有シてしまう。パッケージサイズの小型化を計る方法と
しては、リードピッチを微細化するリードフレーム部を
簡略或は省略する、或は半導体素子チップの実装スペー
スを小さくする等が考えられる。
Ｐ型パッケージの断面図であるが、半導体製子１４を封
止した封止材１５の側部からリードフレーム４１が突出
し、また封止材１５はボンディングワイヤー４０を覆う
ようにするためとリードフレーム４１の厚さのために高
さ方向に封止材が厚くなることから、同パッケージは実
装面に対し水平方向にも垂直方向にも面積或は体積を占
有シてしまう。パッケージサイズの小型化を計る方法と
しては、リードピッチを微細化するリードフレーム部を
簡略或は省略する、或は半導体素子チップの実装スペー
スを小さくする等が考えられる。
現在、表面実装用パッケージのリードフレーム用の板厚
は０．１〜０．２朋のニッケルー鉄合金系のものが多用
されている。ピッチの微細化を計りリードピッチを０．
５ ｍｍ以下にしようとするとリード幅は０．２ ｍｒ
ｘ前後になるが、このとき板厚を薄くしないとエツチン
グによるバターニングができない。
は０．１〜０．２朋のニッケルー鉄合金系のものが多用
されている。ピッチの微細化を計りリードピッチを０．
５ ｍｍ以下にしようとするとリード幅は０．２ ｍｒ
ｘ前後になるが、このとき板厚を薄くしないとエツチン
グによるバターニングができない。
しかし、板厚を薄（して同様のリードフレームを形成す
るとリード強度が低下して取扱いが複雑になる等の問題
点がある。
るとリード強度が低下して取扱いが複雑になる等の問題
点がある。
本発明の目的は上記のような問題点に着目して、リード
部の厚さが十分薄く、微細ピッチでありながらも比較的
強固なリード構造を有し、半導体素子の多ピン化に対応
できる高密度実装に適した超小型・超薄型パッケージの
実装方法を提供することにある。
部の厚さが十分薄く、微細ピッチでありながらも比較的
強固なリード構造を有し、半導体素子の多ピン化に対応
できる高密度実装に適した超小型・超薄型パッケージの
実装方法を提供することにある。
上記目的を達成するため本発明の半導体素子の実装方法
においては、金属等のベース基板上に半導体素子電極の
外部接続用リードパターンを形成し、その上に半導体素
子ペアチップをフェイスダウンボンディング等の方法で
ボンディングした後、この半導体素子を樹脂等の封止材
により封止する。
においては、金属等のベース基板上に半導体素子電極の
外部接続用リードパターンを形成し、その上に半導体素
子ペアチップをフェイスダウンボンディング等の方法で
ボンディングした後、この半導体素子を樹脂等の封止材
により封止する。
次にリードパターンを形成したベース基板のみをエツチ
ング或はビーリング等により除去することで、封止材と
リードパターンとが一体化したパッケージを形成させる
。
ング或はビーリング等により除去することで、封止材と
リードパターンとが一体化したパッケージを形成させる
。
このパッケージング法では、ベース基板除去の容易さ及
び封止材とリードパターンとの密着性を強固にすること
が作業性及びリード部分に要求される強度のうえからポ
イントとなる。ベース基板除去の容易さの点については
エツチングによる除去の場合、リードパターン及びベー
ス基板の材料に応じてベース基板のみを選択エツチング
できるエツチング剤を使用すれば良い。またピーリング
による除去の場合では、ベース基板材料とパターン材料
或は封止材料との密着力が弱い材料を選択するか、或は
ベース基板上に剥離層を設ける等の方法で同様の効果を
もたらせばよい。
び封止材とリードパターンとの密着性を強固にすること
が作業性及びリード部分に要求される強度のうえからポ
イントとなる。ベース基板除去の容易さの点については
エツチングによる除去の場合、リードパターン及びベー
ス基板の材料に応じてベース基板のみを選択エツチング
できるエツチング剤を使用すれば良い。またピーリング
による除去の場合では、ベース基板材料とパターン材料
或は封止材料との密着力が弱い材料を選択するか、或は
ベース基板上に剥離層を設ける等の方法で同様の効果を
もたらせばよい。
例えば、リードパターンを銅メツキで形成させる場合、
銅との密着力が弱い材料としてはチタニウム等があるの
でベース基板上に剥離層としてのチタニウム層を形成し
、その上に銅メツキ層を形成しバターニングを行なえば
後工程においてベース基板の除去が容易となる。封止材
とリードパターンとの密着性を強固にする点については
封止材とリードパターンとの密着性が強固な材料を選択
するか、或はリードパターン層を封止材と機械的に耐剥
離力を増加させる（例えば封止材に食い込む様な）形状
で形成させること等でリードを強固に保持する事が可能
である。
銅との密着力が弱い材料としてはチタニウム等があるの
でベース基板上に剥離層としてのチタニウム層を形成し
、その上に銅メツキ層を形成しバターニングを行なえば
後工程においてベース基板の除去が容易となる。封止材
とリードパターンとの密着性を強固にする点については
封止材とリードパターンとの密着性が強固な材料を選択
するか、或はリードパターン層を封止材と機械的に耐剥
離力を増加させる（例えば封止材に食い込む様な）形状
で形成させること等でリードを強固に保持する事が可能
である。
以下図面に基づき本発明の詳細な説明する。
第１図はフェイスダウンボンディングによす半導体素子
を実装する場合のパッケージング工程を示した断面図で
ある。第１図（ａ）に示すように銅、アルミニウム、ス
テンレス等の材質で厚さ０．１〜３朋程のベース基板１
００片面に導体リードパターン形成用の感光性樹脂であ
るレジスト１１を形成した後に、このレジスト１１に導
体リードパターン形成用の開口部を形成し、同開口部に
電解メツキ等の方法で厚さ５〜５０μｍ程の銅、アルミ
ニウムあるいはこれらの合金等からなる導体リードパタ
ーン１２を形成する。
を実装する場合のパッケージング工程を示した断面図で
ある。第１図（ａ）に示すように銅、アルミニウム、ス
テンレス等の材質で厚さ０．１〜３朋程のベース基板１
００片面に導体リードパターン形成用の感光性樹脂であ
るレジスト１１を形成した後に、このレジスト１１に導
体リードパターン形成用の開口部を形成し、同開口部に
電解メツキ等の方法で厚さ５〜５０μｍ程の銅、アルミ
ニウムあるいはこれらの合金等からなる導体リードパタ
ーン１２を形成する。
次に第１図（ｂ）に示すよラレジスト１１除去後に半田
、導電ペースト等の導電接合材１６を用いて半導体素子
１４を導体リード部くターン１２上へフェイスダウンボ
ンディングする。その後、第１図［Ｃ１に示すように樹
脂系材料等の封止材１５によって半導体素子１４全体を
覆い、かつ半導体素子１４とベース基板１（）との間を
埋めるように封止する。
、導電ペースト等の導電接合材１６を用いて半導体素子
１４を導体リード部くターン１２上へフェイスダウンボ
ンディングする。その後、第１図［Ｃ１に示すように樹
脂系材料等の封止材１５によって半導体素子１４全体を
覆い、かつ半導体素子１４とベース基板１（）との間を
埋めるように封止する。
次にベース基板１０を除去し、第１図（ｄ）に示すよう
に半導体素子のパッケージを完成する。ベース基板１０
の除去方法は、機械的ビーリング、酸類等の薬品による
湿式エツチングやりアクティブ・イオン・エツチング（
ＲＩＥ）等による乾式エツチングなどどの様な方法でも
よい。
に半導体素子のパッケージを完成する。ベース基板１０
の除去方法は、機械的ビーリング、酸類等の薬品による
湿式エツチングやりアクティブ・イオン・エツチング（
ＲＩＥ）等による乾式エツチングなどどの様な方法でも
よい。
第１図における導体リードパターン１２はパッケージの
回路基板上へのボンディングの仕様に応じて、半導体素
子の外部引き出し用電極と同じ配置、封止材の外周より
も外側に引き出した配置、半導体素子の外部引き出し用
電極よりも内側に引き出した配置或はそれらを組み合わ
せた配置に形成することができる。このことを第２図に
示す。
回路基板上へのボンディングの仕様に応じて、半導体素
子の外部引き出し用電極と同じ配置、封止材の外周より
も外側に引き出した配置、半導体素子の外部引き出し用
電極よりも内側に引き出した配置或はそれらを組み合わ
せた配置に形成することができる。このことを第２図に
示す。
第２図（ａ）、（ｂ）、（Ｃ）は導体リードパターンの
リードの引き出し方法を示す平面図、及び第２図（ｄ）
、ｔｅｌ、（ｆｌはそれぞれ第２図（ａｌ、（ｂｌ、（
Ｃ１の引き出し方法に対応して製造される半導体素子の
パッケージの断面図である。第２図（ａ）は、後工程で
形成される封止材の外周１６よりも内側の半導体素子の
外部引き出し用電極と同じ配置の導体リードパターン１
２ａを形成した実施例で、この場合製造される半導体素
子のパッケージは第２図（ｄｌに示す断面形状のように
なる。第２図（ｂ）は、後工程で形成される封止材の外
周１６よりも外側に、導体リードパターン１２ｂを引き
出す形状にした実施例で、この場合製造される半導体素
子のパッケージは第２図（ｅ）に示す断面形状になる。
リードの引き出し方法を示す平面図、及び第２図（ｄ）
、ｔｅｌ、（ｆｌはそれぞれ第２図（ａｌ、（ｂｌ、（
Ｃ１の引き出し方法に対応して製造される半導体素子の
パッケージの断面図である。第２図（ａ）は、後工程で
形成される封止材の外周１６よりも内側の半導体素子の
外部引き出し用電極と同じ配置の導体リードパターン１
２ａを形成した実施例で、この場合製造される半導体素
子のパッケージは第２図（ｄｌに示す断面形状のように
なる。第２図（ｂ）は、後工程で形成される封止材の外
周１６よりも外側に、導体リードパターン１２ｂを引き
出す形状にした実施例で、この場合製造される半導体素
子のパッケージは第２図（ｅ）に示す断面形状になる。
このとき封止材１５から外部へ引き出された導体リード
パターン１２ｂはパッケージの回路基板上へのボンディ
ングの仕様に応じて、切断或は折り曲げ等の加工をする
ことも可能となる。第２図＋ＩＪは、後工程で形成され
る封止材の全周１６よりも内側の半導体素子の外部引き
出し用電極よりも更に内側に、導体リードパターン１２
Ｃを引き出す形状にした実施例で、この場合製造される
半導体素子のパッケージは第２図（ｆ）に示す断面形状
になる。
パターン１２ｂはパッケージの回路基板上へのボンディ
ングの仕様に応じて、切断或は折り曲げ等の加工をする
ことも可能となる。第２図＋ＩＪは、後工程で形成され
る封止材の全周１６よりも内側の半導体素子の外部引き
出し用電極よりも更に内側に、導体リードパターン１２
Ｃを引き出す形状にした実施例で、この場合製造される
半導体素子のパッケージは第２図（ｆ）に示す断面形状
になる。
また、上記第２図（ａ）、（ｂ）、（Ｃ）の導体リード
パターン形状は組み合わせることも可能である。
パターン形状は組み合わせることも可能である。
第３図はベース基板除去を容易にするために剥離層を設
け、また封止材によってリードバター・ンを強固に保持
させる構造にする実施例を示した工程断面図である。
け、また封止材によってリードバター・ンを強固に保持
させる構造にする実施例を示した工程断面図である。
まず第３図（ａ）に示すようにベース基板１０上に剥離
層６０を形成する。剥離層６０は後工程で形成する導体
リードパターン１２と剥離し易い材料、例えば導体リー
ドパターン１２を銅メツキで、形成させる場合、銅との
密着力が弱い材料としてのチ゛タニウムを用いて蒸着、
スパッタリング等により厚さ１〜５μｍ程で形成する。
層６０を形成する。剥離層６０は後工程で形成する導体
リードパターン１２と剥離し易い材料、例えば導体リー
ドパターン１２を銅メツキで、形成させる場合、銅との
密着力が弱い材料としてのチ゛タニウムを用いて蒸着、
スパッタリング等により厚さ１〜５μｍ程で形成する。
更に第３図（Ｉ））に示すように剥離層６０上にメツキ
のレジスト１１を形成させ、メツキのレジスト１１の開
口部に導体リードパターン１２を頭部が１〜５μｍ程横
方向に突き出た形状になるように銅、アルミニウムある
いはこれらの合金等からなる厚さ１〜５μｍ程でメツキ
形成する。メツキのレジスト１１を除去した後、第３図
（Ｃ）に示すように半導体素子１４を導体リードパター
ン１２上に導電接合材１３を用いて接合する。続いて第
３図（ｄ）に示すように、半導体素子１４全体を覆うよ
うに封止材１５で封止する。
のレジスト１１を形成させ、メツキのレジスト１１の開
口部に導体リードパターン１２を頭部が１〜５μｍ程横
方向に突き出た形状になるように銅、アルミニウムある
いはこれらの合金等からなる厚さ１〜５μｍ程でメツキ
形成する。メツキのレジスト１１を除去した後、第３図
（Ｃ）に示すように半導体素子１４を導体リードパター
ン１２上に導電接合材１３を用いて接合する。続いて第
３図（ｄ）に示すように、半導体素子１４全体を覆うよ
うに封止材１５で封止する。
このとき先に形成した導体リードパターン１２の横方向
に突き出た頭部の下側にも封止材１５が回り込み導体リ
ードパターン１２はより強固に封止材１５と一体化保持
されることになる。更にベース基板１０及び剥離層６０
を封止材１５と剥離層６０との界面から除去し、第３図
［ｅ）に示すようにパッケージを完成する。ベース基板
１０及び剥離層６０の除去方法は、機械的ビーリング、
酸類等の薬品による湿式エツチングやりアクティブ・イ
オン・エツチング（ＲＩＥ）等による乾式エツチングな
どどの様な方法でもよい。
に突き出た頭部の下側にも封止材１５が回り込み導体リ
ードパターン１２はより強固に封止材１５と一体化保持
されることになる。更にベース基板１０及び剥離層６０
を封止材１５と剥離層６０との界面から除去し、第３図
［ｅ）に示すようにパッケージを完成する。ベース基板
１０及び剥離層６０の除去方法は、機械的ビーリング、
酸類等の薬品による湿式エツチングやりアクティブ・イ
オン・エツチング（ＲＩＥ）等による乾式エツチングな
どどの様な方法でもよい。
本発明によるパッケージでは、第４図に示す従来のパッ
ケージに見られるような封止材１５から突出したリード
フレーム４１が無（、またボンディングワイヤー４０お
よびリードフレーム４１の厚さによって高さ方向に封止
材が厚くなることも無いので、より半導体素子サイズに
近いパッケージを提供することが可能である。
ケージに見られるような封止材１５から突出したリード
フレーム４１が無（、またボンディングワイヤー４０お
よびリードフレーム４１の厚さによって高さ方向に封止
材が厚くなることも無いので、より半導体素子サイズに
近いパッケージを提供することが可能である。
上述のように本発明による半導体素子の実装方法では、
従来の表面実装用半導体素子パッケージに比較してパッ
ケージの実装面積或は体積を小さくすることができるた
め表面実装において効率的な実装方法を提供することが
できる。更にリードパターンを封止材料と一体化させ保
持することで強度を持たせながらリードパターン厚を５
〜５０μｍ程度に薄（微細ピッチで形成することが可能
なので、半導体素子の多ピン化へ対応できる実装方法を
可能とする。
従来の表面実装用半導体素子パッケージに比較してパッ
ケージの実装面積或は体積を小さくすることができるた
め表面実装において効率的な実装方法を提供することが
できる。更にリードパターンを封止材料と一体化させ保
持することで強度を持たせながらリードパターン厚を５
〜５０μｍ程度に薄（微細ピッチで形成することが可能
なので、半導体素子の多ピン化へ対応できる実装方法を
可能とする。
従って高密度な表面実装に適応した半導体装置を提供す
る上に、更にはベア・チップの使いに（い多チツプ搭載
ボード製品、例えばＩＣカード、メモリーカード等の実
装に有効といった効果がある。
る上に、更にはベア・チップの使いに（い多チツプ搭載
ボード製品、例えばＩＣカード、メモリーカード等の実
装に有効といった効果がある。
第１図、第３図はいずれも本発明の実施例における製造
工程を示す断面図、第２図（ａ）、ｔｂｌ、（Ｃ１およ
び（ｄ）、（ｅ）、（ｆ）は本発明の実施例におけるそ
れぞれ平面図および断面図、第４図は従来例を示す断面
図である。 １０・・・・・・ベース基板、 １１・・・・・・レジスト、 １２・・・・・・導体リードパターン、１６・・・・・
・導電接合材、 １４・・・・・・半導体素子、 １５・・・・・・封止材、 １６・・・・・・封止材の外周部、 ６０・・・・・・剥離層、 ４０・・・・・・ボンディングワイヤー、４１・・・・
・・ＩＪ−トフレーム。 ＼＼−−メ／ 第１図 第２図 第２図 第３図
工程を示す断面図、第２図（ａ）、ｔｂｌ、（Ｃ１およ
び（ｄ）、（ｅ）、（ｆ）は本発明の実施例におけるそ
れぞれ平面図および断面図、第４図は従来例を示す断面
図である。 １０・・・・・・ベース基板、 １１・・・・・・レジスト、 １２・・・・・・導体リードパターン、１６・・・・・
・導電接合材、 １４・・・・・・半導体素子、 １５・・・・・・封止材、 １６・・・・・・封止材の外周部、 ６０・・・・・・剥離層、 ４０・・・・・・ボンディングワイヤー、４１・・・・
・・ＩＪ−トフレーム。 ＼＼−−メ／ 第１図 第２図 第２図 第３図
Claims (1)
- ベース基板上の全面にレジストを塗布する工程と、所
定形状の半導体素子電極の外部接続のためのリードパタ
ーン形成用の開口部を前記レジストに形成する工程と、
前記リードパターン形成用の開口部に導電層を形成する
工程と、前記レジストを除去する工程と、前記リードパ
ターン上に前記半導体素子を導電接合材により接続する
工程と、封止材により前記ベース基板の片側を前記半導
体素子を覆うように封止する工程と、前記ベース基板を
除去する工程とを有することを特徴とする半導体素子の
実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63000459A JPH01179334A (ja) | 1988-01-05 | 1988-01-05 | 半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63000459A JPH01179334A (ja) | 1988-01-05 | 1988-01-05 | 半導体素子の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01179334A true JPH01179334A (ja) | 1989-07-17 |
Family
ID=11474385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63000459A Pending JPH01179334A (ja) | 1988-01-05 | 1988-01-05 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01179334A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5518957A (en) * | 1991-10-10 | 1996-05-21 | Samsung Electronics Co., Ltd. | Method for making a thin profile semiconductor package |
| US5656863A (en) * | 1993-02-18 | 1997-08-12 | Mitsubishi Denki Kabushiki Kaisha | Resin seal semiconductor package |
| EP0773584A3 (en) * | 1995-11-08 | 2000-02-02 | Fujitsu Limited | Device having resin package and method of producing the same |
| US6071755A (en) * | 1994-12-14 | 2000-06-06 | Mitsubushi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
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| EP1168440A1 (en) * | 1995-10-24 | 2002-01-02 | Oki Electric Industry Co., Ltd. | Semiconductor device having an improved structure for preventing cracks, improved small-sized semiconductor and method of manufacturing the same |
| WO2002001634A2 (de) * | 2000-06-27 | 2002-01-03 | Infineon Technologies Ag | Systemträger für halbleiterchips und elektronische bauteile sowie herstellungsverfahren für einen systemträger und für elektronische bauteile |
| US6573121B2 (en) | 1995-11-08 | 2003-06-03 | Fujitsu Limited | Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame |
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| KR100558269B1 (ko) * | 2002-11-23 | 2006-03-10 | 이규한 | 금속 칩 스케일 반도체패키지 및 그 제조방법 |
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| JP2008047836A (ja) * | 2006-08-21 | 2008-02-28 | Hamamatsu Photonics Kk | 半導体装置および半導体装置製造方法 |
| JP2008047832A (ja) * | 2006-08-21 | 2008-02-28 | Hamamatsu Photonics Kk | 半導体装置および半導体装置製造方法 |
-
1988
- 1988-01-05 JP JP63000459A patent/JPH01179334A/ja active Pending
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