JP3773803B2 - 半導体素子実装用パッケージおよび半導体素子実装方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子実装用パッケージおよび半導体素子実装方法に関する。
【０００２】
【従来の技術】
図５は半導体素子実装用パッケージの従来例の構造を示す断面図である。
【０００３】
１はフレーム、１１はフレーム１の上部の開口部、１２はフレーム１の中空部、１３はフレーム１の貫通孔、２は半導体素子、２１は半導体素子２上の配線、３は配線基板、３１は配線基板３上の平面導波路配線、３２は配線基板３の中央に設けたキャビティ（穴）、４はシールキャップ、５は高周波ガラス同軸ビーズ、５１はガラス同軸ビーズ５の中心導体、５２はガラス同軸ビーズ５の誘電体、１０はボンディングワイヤである。
【０００４】
この従来技術による半導体素子実装用パッケージでは、フレーム１として金属筐体を用いている。また、この金属フレーム１の側壁には、高周波同軸コネクタの構成部品である同軸端子、すなわち、ガラス同軸ビーズ５が設けられている。半導体素子２の実装後に、シールキャップ４をシーム溶接、ろう付け、あるいは接着等の手段によってフレーム１の上面に接続することで気密性を確保する。フレーム１内部には、半導体素子２を搭載するためのキャビティ３２を中央に設けた配線基板３が配置され、配線基板３上には、マイクロストリップ、グランデッドコプレーナ等の平面導波路配線３１が配置されている。配線基板３上の平面導波路配線３１と、同軸ビーズ５の中心導体５１とは、はんだ、あるいは銀ペースト等によって、電気的・機械的に接続されている。
【０００５】
【発明が解決しようとする課題】
この半導体素子実装用パッケージでは、半導体素子２上の配線２１と、配線基板３上の平面導波路配線３１との接続には、ボンディングワイヤ１０またはボンディングリボンが用いられていた。このため、これらのボンディングワイヤ１０またはボンディングリボンのボンディング部において、インピーダンス不整合が生じ、ボンディング部での信号の反射損失および挿入損失が大きかった。したがって、準ミリ波帯以上の高周波半導体素子を実装するためには、この信号の反射損失や挿入損失を極力抑えるために、半導体素子２と配線基板３との段差を数十μｍ以内に抑えたり、ボンディングワイヤ１０またはボンディングリボンの長さを数百μｍに抑えるなどの多大な労力が必要であった。
【０００６】
このように従来技術においては、半導体素子２上の配線２１と配線基板３上の平面導波路配線３１との接続に、ボンディングワイヤ１０またはボンディングリボンが用いられていたために、信号の反射損失や挿入損失が通常大きく、使用周波数帯が準ミリ波帯以下に限られ、それ以上の高周波性能を有する半導体素子２を実装した場合には、ボンディングワイヤ１０またはボンディングリボンのボンディング部のインピーダンス不整合のために、十分にその性能が引き出せないという課題があった。
【０００７】
本発明の目的は、上記課題を解決し、半導体素子と配線基板間のインピーダンス整合を図り、両者の接続点での信号損失を低減させ得る半導体素子実装用パッケージおよび半導体素子実装方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明では、半導体素子および配線基板の上部に、半導体素子と配線基板との電気接続を行うための電極端子が設けられた第２配線基板を設け、半導体素子および配線基板と第２配線基板との接続にバンプボンディングを用いることを要旨とする。
【００１０】
すなわち、本発明の半導体素子実装用パッケージは、上部と下部に開口部を有し、中空部を有し、側壁に少なくとも１個の同軸端子を有するフレームと、前記中空部内に収納し、キャビティを有し、前記同軸端子と電気的に接続する配線を有する第１配線基板と、前記キャビティ内に収納した半導体素子と、前記半導体素子の下に位置し、前記半導体素子を載置する半導体素子支持部材と、上部と下部の前記開口部を覆うキャップと、前記半導体素子および前記第１配線基板の上に位置し、前記半導体素子上の配線と前記第１の配線基板上の配線とを電気的に接続する電極端子を有する第２配線基板とを備え、前記半導体素子上の配線および前記第１配線基板上の配線と、前記第２配線基板の前記電極端子とをバンプボンディングにより接続したことを特徴とする。
【００１１】
また、本発明の半導体素子実装用パッケージは、前記第２配線基板が、半導体材料、セラミック、ガラス、ガラスセラミック、ポリテトラフルオロエチレン、もしくは絶縁性樹脂からなることを特徴とする。
【００１２】
また、本発明の半導体素子実装用パッケージは、前記第２配線基板が、ポリイミドまたは液晶ポリマーからなることを特徴とする。
【００１３】
また、本発明の半導体素子実装用パッケージは、前記半導体素子支持部材と、下部の前記キャップとの間に、弾性を有する緩衝層を有することを特徴とする。
【００１４】
また、本発明の半導体素子実装方法は、上部と下部に開口部を有し、中空部を有し、側壁に少なくとも１個の同軸端子を有するフレームに、キャビティを有する第１配線基板を前記フレーム内に挿入し、該第１配線基板の配線を前記同軸端子と電気的に接続する第１工程と、前記半導体素子および前記第１配線基板と電気的接続を行う電極端子を有する第２配線基板を、前記第１配線基板にバンプボンディングにより電気的・機械的に接続する第２工程と、前記第２配線基板に前記半導体素子を、前記バンプボンディングのバンプよりも低い温度で溶融するバンプを用いてバンプボンディングにより電気的・機械的に接続する第３工程と、前記フレームの下方から、前記半導体素子を載置する半導体素子支持部材を挿入し、該半導体素子支持部材と前記半導体素子とを接続する第４工程と、上部と下部の前記開口部をキャップで覆う第５の工程とを含むことを特徴とする。
【００１５】
本発明では、配線基板上に形成されたマイクロストリップ、グランデッドコプレーナ等の平面導波路配線と、パッケージフレームに設けられた同軸端子の中心導体とは、はんだ、あるいは銀ペ一スト等によって電気的に接続され、インピーダンス不整合が十分に抑えられている。また、半導体素子と配線基板とは、平面導波路配線が形成された第２配線基板を介してバンプボンディングにより電気的に接続されるため、インピーダンス整合が図られている。したがって、準ミリ波帯・ミリ波帯およびそれ以上の高周波特性を有する半導体素子を実装した場合でも、半導体素子と配線基板間の接続点での信号の反射損失および挿入損失を低減させ、十分にその性能を引き出すことができる。また、高周波入出力端子が多い半導体素子でも、少ない労力で実装することが可能である。
【００１６】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１７】
実施の形態１
図１は本発明の実施の形態１の半導体素子実装用パッケージの構造を示す断面図である。
【００１８】
１はフレーム、１１、１４はフレーム１の上部および下部の開口部、１２はフレーム１の中空部、１３はフレーム１の貫通孔、２は半導体素子、２１は半導体素子２上の配線、３は第１配線基板、３１は第１配線基板３上の平面導波路配線、３２は第１配線基板３の中央に設けたキャビティ（穴）、４、４０はシールキャップ、５は高周波ガラス同軸ビーズ、５１はガラス同軸ビーズ５の中心導体、５２はガラス同軸ビーズ５の誘電体、６は第２配線基板、６１は第２配線基板６の平面導波路配線、７は半導体素子支持部材（リッド）、２６、３６はバンプである。
【００１９】
フレーム１は、例えば、銅、銅タングステン、アルミニウム、ステンレス鋼、コバール、チタン、モリブデン、インバーなどの金属筐体からなる。この金属フレーム１の側壁には、高周波同軸コネクタの構成部品である同軸端子、すなわち、ガラス同軸ビーズ５が設けられている。フレーム１の内部には、第１配線基板３が配置されている。第１配線基板３は、例えば、シリコン、炭化珪素、砒化ガリウム、窒化ガリウムなどの半導体、またはアルミナ、窒化アルミニウム、酸化ベリリウム、炭化珪素、ガラスセラミックなどのセラミックからなる。また、第１配線基板３の中央には、半導体素子２を搭載するためのキャビティが設けられている。また、第１配線基板３上には、銅、金、タングステン、またはこれらの合金などの薄膜を用いて、マイクロストリップ、グランデッドコプレーナ等の平面導波路配線３１が形成されている。この第１配線基板３上の平面導波路配線３１と、フレーム１の側壁に配置された同軸ビーズ５の中心導体５１とは、はんだ、あるいは銀ペ一スト等によって電気的・機械的に接続されている。
【００２０】
第２配線基板６は、シリコン、炭化珪素、砒化ガリウム、窒化ガリウムなどの半導体、あるいはアルミナ、窒化アルミニウム、酸化ベリリウム、炭化珪素、ガラスセラミックなどのセラミック、あるいはガラス、テフロン、絶縁性樹脂等からなる。第２配線基板６は、第１配線基板３と同様に、マイクロストリップ、グランデッドコプレーナ等の平面導波路配線６１が形成されている。第２配線基板６には、第１配線基板３および半導体素子２とバンプボンディングするための電極（図示省略）が形成されている。また、第１配線基板３および半導体素子２上にも、同様に電極（図示省略）が形成されており、第２配線基板６とバンプ３６、２６を介してバンプボンディングされる。
【００２１】
半導体素子２の下部には、フレーム１と同様に金属からなる半導体素子支持部材７が配置されている。半導体素子支持部材７は、フレーム１の下方の開口部１４から挿入され、はんだ、銀ペースト、あるいはグリース等によって、半導体素子２と機械的に接続される。この半導体素子実装パッケージでは、シールキャップ４およびシールキャップ４０をシーム溶接、ろう付け、あるいは接着等の手段によってフレーム１の上面および下面に接続することで気密性を確保する。
【００２２】
このように、本実施の形態１の半導体素子実装用パッケージは、開口部１１と中空部１２と同軸端子であるガラス同軸ビーズ５を有するフレーム１と、中空部１２内に収納し、同軸ビーズ５と電気的に接続した第１配線基板３と、中空部１２内に収納した半導体素子２と、開口部１１、１４を覆うキャップ４、４０と、中空部１２内に収納し、半導体素子２と第１の配線基板３とを電気的に接続する第２配線基板６とを備え、半導体素子２および第１配線基板３と、第２配線基板６とをバンプボンディングにより接続した。
【００２３】
さらに詳しくは、上部と下部に開口部１１、１４を有し、中空部１２を有し、側壁に少なくとも１個の同軸端子である同軸ビーズ５を有するフレーム１と、中空部１２内に収納し、キャビティ３２を有し、同軸ビーズ５と電気的に接続する配線３１を有する第１配線基板３と、キャビティ１２内に収納した半導体素子２と、半導体素子２の下に位置し、半導体素子２を載置する半導体素子支持部材７と、上部と下部の開口部１１、１４を覆うキャップ４、４０と、半導体素子２および第１配線基板３の上に位置し、半導体素子２上の配線２１と第１の配線基板３上の配線３１とを電気的に接続する電極端子（図示省略）を有する第２配線基板６とを備え、半導体素子２上の配線２１および第１配線基板３上の配線３１と、第２配線基板６の前記電極端子とをバンプボンディングにより接続したものである。
【００２４】
本実施の形態１の半導体実装用パッケージでは、高周波同軸コネクタから入出力する高周波信号は、従来のワイヤボンディング、リボンボンディングなどによるボンディングのように大きなインピーダンス不整合を介することなく、半導体素子２に接続されているので、反射損失および挿入損失が低減し、ミリ波帯以上の高周波半導体素子の性能を十分に引き出すことが可能である。
【００２５】
実施の形態２
図２は本発明の実施の形態２の半導体素子実装用パッケージの構造を示す断面図である。
【００２６】
６０は第２配線基板である。
【００２７】
本実施の形態２では、第２配線基板６０として、例えばポリイミド、液晶ポリマーなどを基板素材とする１０〜３００μｍ厚さのテープ状の基板を用いたものである。第２配線基板６０上（図２では、第２配線基板の下面）には、銅、金などの金属薄膜でマイクロストリップ、グランデッドコプレーナ等の平面導波路配線６１が形成されている。また、第２配線基板６０上（図２では、第２配線基板の下面）には、第１配線基板３および半導体素子２とバンプボンディングするための電極（図示省略）が形成されている。
【００２８】
本実施の形態２のように、第２配線基板６０として、テープ状の基板を用いることで、バンプボンディング部への応力集中を緩和することが可能となり、信頼性を高めることができる。
【００２９】
実施の形態３
図３は本発明の実施の形態３の半導体素子実装用パッケージの構造を示す断面図である。
【００３０】
８は緩衝層である。
【００３１】
本実施の形態３では、半導体素子支持部材７と下部シールキャップ４０との間に、例えば１０〜５００μｍ厚さのゴム状フィルム、樹脂、ぺ一スト材などの弾性を有する緩衝層８を挿入したものである。
【００３２】
本実施の形態３のように、このような緩衝層８を挿入することで、バンプボンディング部への応力集中を緩和することが可能となり、信頼性を高めることができる。
【００３３】
実施の形態４
図４（ａ）〜（ｄ）は本発明の実施の形態４の半導体素子実装方法を示す工程断面図である。本実施の形態４は、上記実施の形態１の半導体素子実装用パッケージを用いた実装方法である。
【００３４】
まず、図４（ａ）に示すように、所定の金属加工プロセスを用いて作製され、側壁には高周波同軸コネクタの構成部品である同軸ビーズ５が設けられているフレーム１の内部に、半導体またはセラミックなどで作製され、半導体素子２を搭載するためのキャビティ３２が設けられた第１配線基板３を配置する。第１配線基板３は、はんだ、あるいは銀ペースト等によってフレーム１に接着されると共に、第１配線基板３上の平面導波路配線３１と、同軸ビーズ５の中心導体５１とを、はんだ、あるいは銀ペ一スト等によって、電気的・機械的に接続する。
【００３５】
なお、図４（ｂ）に示すように、第２配線基板６上には、マイクロストリップ、グランデッドコプレーナ等の平面導波路配線６１と共に、第１配線基板３および半導体素子２とバンプボンディングするための電極（図示省略）が形成されている。ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕ、およびこれらの共晶などの金属を、蒸着法、金属薄膜のパンチングなどにより電極部へ配置し、またはボール形状金属塊などを電極部へ配置して、第２配線基板６の電極上にバンプ３６を形成し、第１配線基板３に接続する。
【００３６】
第２配線基板６と第１配線基板３とを接続した後、図４（ｃ）に示すように、上記バンプの作製と同様に、ＩｎＳｎ（共晶温度１１７℃）、ＳｎＢｉ（同１３９℃）、ＳｎＺｎ（同１９８℃）、ＳｎＡｕ（同２８０℃）、ＳｎＣｕ（同２２７℃）などや、これらの共晶などの金属を、蒸着法、金属薄膜のパンチングなどにより電極部へ配置し、またはボール形状金属塊などを電極部へ配置して、半導体素子２上の電極上にバンプ２６を形成し、半導体素子２に接続する。ここで、バンプ２６は、パンブ３６よりも共晶温度の低い材料を選択する。これは、バンプ２６はバンプ３６より後に形成するため、バンプ２６による第２配線基板６と半導体素子２との接続中に、先に作製したバンプ３６が溶融してしまうのを避けるためである。例えば、バンプ３６にＳｎＡｕ（Ａｕ７０％、共晶温度２８０℃）を用い、バンプ２６にＳｎＡｕ（Ａｕ５％、共晶温度２１７℃）を用いる（参考文献：特願２０００−２２１９８０）。
【００３７】
次に、図４（ｄ）に示すように、半導体素子２の搭載後、フレーム１の下方から半導体素子支持部材７を挿入し、半導体素子支持部材７の上部と半導体素子２の下部とを、はんだ、銀ペースト、あるいはシリコン系ペースト材等によって接着する。
【００３８】
最後に、フレーム１の上部および下部に、シーム溶接、ろう付け、あるいは接着等の手段によって、シールキャップ４、４０を接続することで気密性を保持して、半導体素子実装が完了する。
【００３９】
このように、本実施の形態４の半導体素子実装方法は、上部と下部に開口部１１、１４を有し、中空部１２を有し、側壁に少なくとも１個の同軸端子である同軸ビーズ５を有するフレーム１に、キャビティ３２を有する第１配線基板３をフレーム１内に挿入し、該第１配線基板３の配線３１を同軸ビーズ５と電気的に接続する第１工程と、半導体素子２および第１配線基板３と電気的接続を行う電極端子（図示省略）を有する第２配線基板６を、第１配線基板３にバンプボンディングにより電気的・機械的に接続する第２工程と、第２配線基板６に半導体素子２を、前記バンプボンディングのバンプよりも低い温度で溶融するバンプを用いてバンプボンディングにより電気的・機械的に接続する第３工程と、フレーム１の下方から、半導体素子２を載置する半導体素子支持部材７を挿入し、該半導体素子支持部材７と半導体素子２とを機械的に接続する第４工程と、上部と下部の開口部１１、１４をキャップ４、４０で覆う第５の工程とを含む。なお、上部のキャップ４は、第２配線基板６を第１配線基板３に接続した後、すぐに（すなわち、第２工程と第３工程との間で）接続することも可能である。
【００４０】
これにより、半導体素子２と配線基板３間のインピーダンス整合を図り、両者の接続点での信号損失を低減させ得る半導体素子実装用パッケージを作製することができる。また、高周波入出力端子が多い半導体素子２でも、少ない労力で実装することが可能となる。
【００４１】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。例えば、図１〜図４の半導体素子実装用パッケージおよび実装方法において、半導体素子支持部材７と下部のキャップ４０を設けないで、半導体素子２をフレーム１上に機械的に接続することも可能である。図４の実施の形態４では、第１配線基板３、第２配線基板６、半導体素子２の順で実装したが、この場合は、第１配線基板３、半導体素子２、第２配線基板６の順で実装することになる。しかし、半導体素子支持部材７と下部のキャップ４０を設ける方が、バンプ２６、３６の接続を確実にする上で望ましい。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、半導体素子および配線基板の上部に、半導体素子および配線基板と電気接続を行うための電極端子が設けられた第２配線基板を設け、半導体素子および配線基板と第２配線との接続にバンプボンディングを用いることで、超高周波半導体素子の特性を十分に引き出すことが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体素子実装用パッケージの構造を示す断面図である。
【図２】本発明の実施の形態２の半導体素子実装用パッケージの構造を示す断面図である。
【図３】本発明の実施の形態３の半導体素子実装用パッケージの構造を示す断面図である。
【図４】（ａ）〜（ｄ）は本発明の実施の形態４の半導体素子実装方法を示す工程断面図である。
【図５】従来の半導体素子実装用パッケージの構造を示す断面図である。
【符号の説明】
１…フレーム、２…半導体素子、３…第１配線基板、４、４０…シールキャップ、５…ガラス同軸ビーズ、６…第２配線基板、７…半導体素子支持部材、８…緩衝層、１１、１４…フレームの開口部、１２…フレームの中空部、１３…フレームの貫通孔、２１…半導体素子上の配線、２６、３６…バンプ、３１…配線基板上の平面導波路配線、３２…配線基板のキャビティ、５１…ガラス同軸ビーズの中心導体、５２…ガラス同軸ビーズの誘電体、６０…第２配線基板、６１…第２配線基板の平面導波路配線。
【発明の属する技術分野】
本発明は、半導体素子実装用パッケージおよび半導体素子実装方法に関する。
【０００２】
【従来の技術】
図５は半導体素子実装用パッケージの従来例の構造を示す断面図である。
【０００３】
１はフレーム、１１はフレーム１の上部の開口部、１２はフレーム１の中空部、１３はフレーム１の貫通孔、２は半導体素子、２１は半導体素子２上の配線、３は配線基板、３１は配線基板３上の平面導波路配線、３２は配線基板３の中央に設けたキャビティ（穴）、４はシールキャップ、５は高周波ガラス同軸ビーズ、５１はガラス同軸ビーズ５の中心導体、５２はガラス同軸ビーズ５の誘電体、１０はボンディングワイヤである。
【０００４】
この従来技術による半導体素子実装用パッケージでは、フレーム１として金属筐体を用いている。また、この金属フレーム１の側壁には、高周波同軸コネクタの構成部品である同軸端子、すなわち、ガラス同軸ビーズ５が設けられている。半導体素子２の実装後に、シールキャップ４をシーム溶接、ろう付け、あるいは接着等の手段によってフレーム１の上面に接続することで気密性を確保する。フレーム１内部には、半導体素子２を搭載するためのキャビティ３２を中央に設けた配線基板３が配置され、配線基板３上には、マイクロストリップ、グランデッドコプレーナ等の平面導波路配線３１が配置されている。配線基板３上の平面導波路配線３１と、同軸ビーズ５の中心導体５１とは、はんだ、あるいは銀ペースト等によって、電気的・機械的に接続されている。
【０００５】
【発明が解決しようとする課題】
この半導体素子実装用パッケージでは、半導体素子２上の配線２１と、配線基板３上の平面導波路配線３１との接続には、ボンディングワイヤ１０またはボンディングリボンが用いられていた。このため、これらのボンディングワイヤ１０またはボンディングリボンのボンディング部において、インピーダンス不整合が生じ、ボンディング部での信号の反射損失および挿入損失が大きかった。したがって、準ミリ波帯以上の高周波半導体素子を実装するためには、この信号の反射損失や挿入損失を極力抑えるために、半導体素子２と配線基板３との段差を数十μｍ以内に抑えたり、ボンディングワイヤ１０またはボンディングリボンの長さを数百μｍに抑えるなどの多大な労力が必要であった。
【０００６】
このように従来技術においては、半導体素子２上の配線２１と配線基板３上の平面導波路配線３１との接続に、ボンディングワイヤ１０またはボンディングリボンが用いられていたために、信号の反射損失や挿入損失が通常大きく、使用周波数帯が準ミリ波帯以下に限られ、それ以上の高周波性能を有する半導体素子２を実装した場合には、ボンディングワイヤ１０またはボンディングリボンのボンディング部のインピーダンス不整合のために、十分にその性能が引き出せないという課題があった。
【０００７】
本発明の目的は、上記課題を解決し、半導体素子と配線基板間のインピーダンス整合を図り、両者の接続点での信号損失を低減させ得る半導体素子実装用パッケージおよび半導体素子実装方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明では、半導体素子および配線基板の上部に、半導体素子と配線基板との電気接続を行うための電極端子が設けられた第２配線基板を設け、半導体素子および配線基板と第２配線基板との接続にバンプボンディングを用いることを要旨とする。
【００１０】
すなわち、本発明の半導体素子実装用パッケージは、上部と下部に開口部を有し、中空部を有し、側壁に少なくとも１個の同軸端子を有するフレームと、前記中空部内に収納し、キャビティを有し、前記同軸端子と電気的に接続する配線を有する第１配線基板と、前記キャビティ内に収納した半導体素子と、前記半導体素子の下に位置し、前記半導体素子を載置する半導体素子支持部材と、上部と下部の前記開口部を覆うキャップと、前記半導体素子および前記第１配線基板の上に位置し、前記半導体素子上の配線と前記第１の配線基板上の配線とを電気的に接続する電極端子を有する第２配線基板とを備え、前記半導体素子上の配線および前記第１配線基板上の配線と、前記第２配線基板の前記電極端子とをバンプボンディングにより接続したことを特徴とする。
【００１１】
また、本発明の半導体素子実装用パッケージは、前記第２配線基板が、半導体材料、セラミック、ガラス、ガラスセラミック、ポリテトラフルオロエチレン、もしくは絶縁性樹脂からなることを特徴とする。
【００１２】
また、本発明の半導体素子実装用パッケージは、前記第２配線基板が、ポリイミドまたは液晶ポリマーからなることを特徴とする。
【００１３】
また、本発明の半導体素子実装用パッケージは、前記半導体素子支持部材と、下部の前記キャップとの間に、弾性を有する緩衝層を有することを特徴とする。
【００１４】
また、本発明の半導体素子実装方法は、上部と下部に開口部を有し、中空部を有し、側壁に少なくとも１個の同軸端子を有するフレームに、キャビティを有する第１配線基板を前記フレーム内に挿入し、該第１配線基板の配線を前記同軸端子と電気的に接続する第１工程と、前記半導体素子および前記第１配線基板と電気的接続を行う電極端子を有する第２配線基板を、前記第１配線基板にバンプボンディングにより電気的・機械的に接続する第２工程と、前記第２配線基板に前記半導体素子を、前記バンプボンディングのバンプよりも低い温度で溶融するバンプを用いてバンプボンディングにより電気的・機械的に接続する第３工程と、前記フレームの下方から、前記半導体素子を載置する半導体素子支持部材を挿入し、該半導体素子支持部材と前記半導体素子とを接続する第４工程と、上部と下部の前記開口部をキャップで覆う第５の工程とを含むことを特徴とする。
【００１５】
本発明では、配線基板上に形成されたマイクロストリップ、グランデッドコプレーナ等の平面導波路配線と、パッケージフレームに設けられた同軸端子の中心導体とは、はんだ、あるいは銀ペ一スト等によって電気的に接続され、インピーダンス不整合が十分に抑えられている。また、半導体素子と配線基板とは、平面導波路配線が形成された第２配線基板を介してバンプボンディングにより電気的に接続されるため、インピーダンス整合が図られている。したがって、準ミリ波帯・ミリ波帯およびそれ以上の高周波特性を有する半導体素子を実装した場合でも、半導体素子と配線基板間の接続点での信号の反射損失および挿入損失を低減させ、十分にその性能を引き出すことができる。また、高周波入出力端子が多い半導体素子でも、少ない労力で実装することが可能である。
【００１６】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１７】
実施の形態１
図１は本発明の実施の形態１の半導体素子実装用パッケージの構造を示す断面図である。
【００１８】
１はフレーム、１１、１４はフレーム１の上部および下部の開口部、１２はフレーム１の中空部、１３はフレーム１の貫通孔、２は半導体素子、２１は半導体素子２上の配線、３は第１配線基板、３１は第１配線基板３上の平面導波路配線、３２は第１配線基板３の中央に設けたキャビティ（穴）、４、４０はシールキャップ、５は高周波ガラス同軸ビーズ、５１はガラス同軸ビーズ５の中心導体、５２はガラス同軸ビーズ５の誘電体、６は第２配線基板、６１は第２配線基板６の平面導波路配線、７は半導体素子支持部材（リッド）、２６、３６はバンプである。
【００１９】
フレーム１は、例えば、銅、銅タングステン、アルミニウム、ステンレス鋼、コバール、チタン、モリブデン、インバーなどの金属筐体からなる。この金属フレーム１の側壁には、高周波同軸コネクタの構成部品である同軸端子、すなわち、ガラス同軸ビーズ５が設けられている。フレーム１の内部には、第１配線基板３が配置されている。第１配線基板３は、例えば、シリコン、炭化珪素、砒化ガリウム、窒化ガリウムなどの半導体、またはアルミナ、窒化アルミニウム、酸化ベリリウム、炭化珪素、ガラスセラミックなどのセラミックからなる。また、第１配線基板３の中央には、半導体素子２を搭載するためのキャビティが設けられている。また、第１配線基板３上には、銅、金、タングステン、またはこれらの合金などの薄膜を用いて、マイクロストリップ、グランデッドコプレーナ等の平面導波路配線３１が形成されている。この第１配線基板３上の平面導波路配線３１と、フレーム１の側壁に配置された同軸ビーズ５の中心導体５１とは、はんだ、あるいは銀ペ一スト等によって電気的・機械的に接続されている。
【００２０】
第２配線基板６は、シリコン、炭化珪素、砒化ガリウム、窒化ガリウムなどの半導体、あるいはアルミナ、窒化アルミニウム、酸化ベリリウム、炭化珪素、ガラスセラミックなどのセラミック、あるいはガラス、テフロン、絶縁性樹脂等からなる。第２配線基板６は、第１配線基板３と同様に、マイクロストリップ、グランデッドコプレーナ等の平面導波路配線６１が形成されている。第２配線基板６には、第１配線基板３および半導体素子２とバンプボンディングするための電極（図示省略）が形成されている。また、第１配線基板３および半導体素子２上にも、同様に電極（図示省略）が形成されており、第２配線基板６とバンプ３６、２６を介してバンプボンディングされる。
【００２１】
半導体素子２の下部には、フレーム１と同様に金属からなる半導体素子支持部材７が配置されている。半導体素子支持部材７は、フレーム１の下方の開口部１４から挿入され、はんだ、銀ペースト、あるいはグリース等によって、半導体素子２と機械的に接続される。この半導体素子実装パッケージでは、シールキャップ４およびシールキャップ４０をシーム溶接、ろう付け、あるいは接着等の手段によってフレーム１の上面および下面に接続することで気密性を確保する。
【００２２】
このように、本実施の形態１の半導体素子実装用パッケージは、開口部１１と中空部１２と同軸端子であるガラス同軸ビーズ５を有するフレーム１と、中空部１２内に収納し、同軸ビーズ５と電気的に接続した第１配線基板３と、中空部１２内に収納した半導体素子２と、開口部１１、１４を覆うキャップ４、４０と、中空部１２内に収納し、半導体素子２と第１の配線基板３とを電気的に接続する第２配線基板６とを備え、半導体素子２および第１配線基板３と、第２配線基板６とをバンプボンディングにより接続した。
【００２３】
さらに詳しくは、上部と下部に開口部１１、１４を有し、中空部１２を有し、側壁に少なくとも１個の同軸端子である同軸ビーズ５を有するフレーム１と、中空部１２内に収納し、キャビティ３２を有し、同軸ビーズ５と電気的に接続する配線３１を有する第１配線基板３と、キャビティ１２内に収納した半導体素子２と、半導体素子２の下に位置し、半導体素子２を載置する半導体素子支持部材７と、上部と下部の開口部１１、１４を覆うキャップ４、４０と、半導体素子２および第１配線基板３の上に位置し、半導体素子２上の配線２１と第１の配線基板３上の配線３１とを電気的に接続する電極端子（図示省略）を有する第２配線基板６とを備え、半導体素子２上の配線２１および第１配線基板３上の配線３１と、第２配線基板６の前記電極端子とをバンプボンディングにより接続したものである。
【００２４】
本実施の形態１の半導体実装用パッケージでは、高周波同軸コネクタから入出力する高周波信号は、従来のワイヤボンディング、リボンボンディングなどによるボンディングのように大きなインピーダンス不整合を介することなく、半導体素子２に接続されているので、反射損失および挿入損失が低減し、ミリ波帯以上の高周波半導体素子の性能を十分に引き出すことが可能である。
【００２５】
実施の形態２
図２は本発明の実施の形態２の半導体素子実装用パッケージの構造を示す断面図である。
【００２６】
６０は第２配線基板である。
【００２７】
本実施の形態２では、第２配線基板６０として、例えばポリイミド、液晶ポリマーなどを基板素材とする１０〜３００μｍ厚さのテープ状の基板を用いたものである。第２配線基板６０上（図２では、第２配線基板の下面）には、銅、金などの金属薄膜でマイクロストリップ、グランデッドコプレーナ等の平面導波路配線６１が形成されている。また、第２配線基板６０上（図２では、第２配線基板の下面）には、第１配線基板３および半導体素子２とバンプボンディングするための電極（図示省略）が形成されている。
【００２８】
本実施の形態２のように、第２配線基板６０として、テープ状の基板を用いることで、バンプボンディング部への応力集中を緩和することが可能となり、信頼性を高めることができる。
【００２９】
実施の形態３
図３は本発明の実施の形態３の半導体素子実装用パッケージの構造を示す断面図である。
【００３０】
８は緩衝層である。
【００３１】
本実施の形態３では、半導体素子支持部材７と下部シールキャップ４０との間に、例えば１０〜５００μｍ厚さのゴム状フィルム、樹脂、ぺ一スト材などの弾性を有する緩衝層８を挿入したものである。
【００３２】
本実施の形態３のように、このような緩衝層８を挿入することで、バンプボンディング部への応力集中を緩和することが可能となり、信頼性を高めることができる。
【００３３】
実施の形態４
図４（ａ）〜（ｄ）は本発明の実施の形態４の半導体素子実装方法を示す工程断面図である。本実施の形態４は、上記実施の形態１の半導体素子実装用パッケージを用いた実装方法である。
【００３４】
まず、図４（ａ）に示すように、所定の金属加工プロセスを用いて作製され、側壁には高周波同軸コネクタの構成部品である同軸ビーズ５が設けられているフレーム１の内部に、半導体またはセラミックなどで作製され、半導体素子２を搭載するためのキャビティ３２が設けられた第１配線基板３を配置する。第１配線基板３は、はんだ、あるいは銀ペースト等によってフレーム１に接着されると共に、第１配線基板３上の平面導波路配線３１と、同軸ビーズ５の中心導体５１とを、はんだ、あるいは銀ペ一スト等によって、電気的・機械的に接続する。
【００３５】
なお、図４（ｂ）に示すように、第２配線基板６上には、マイクロストリップ、グランデッドコプレーナ等の平面導波路配線６１と共に、第１配線基板３および半導体素子２とバンプボンディングするための電極（図示省略）が形成されている。ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕ、およびこれらの共晶などの金属を、蒸着法、金属薄膜のパンチングなどにより電極部へ配置し、またはボール形状金属塊などを電極部へ配置して、第２配線基板６の電極上にバンプ３６を形成し、第１配線基板３に接続する。
【００３６】
第２配線基板６と第１配線基板３とを接続した後、図４（ｃ）に示すように、上記バンプの作製と同様に、ＩｎＳｎ（共晶温度１１７℃）、ＳｎＢｉ（同１３９℃）、ＳｎＺｎ（同１９８℃）、ＳｎＡｕ（同２８０℃）、ＳｎＣｕ（同２２７℃）などや、これらの共晶などの金属を、蒸着法、金属薄膜のパンチングなどにより電極部へ配置し、またはボール形状金属塊などを電極部へ配置して、半導体素子２上の電極上にバンプ２６を形成し、半導体素子２に接続する。ここで、バンプ２６は、パンブ３６よりも共晶温度の低い材料を選択する。これは、バンプ２６はバンプ３６より後に形成するため、バンプ２６による第２配線基板６と半導体素子２との接続中に、先に作製したバンプ３６が溶融してしまうのを避けるためである。例えば、バンプ３６にＳｎＡｕ（Ａｕ７０％、共晶温度２８０℃）を用い、バンプ２６にＳｎＡｕ（Ａｕ５％、共晶温度２１７℃）を用いる（参考文献：特願２０００−２２１９８０）。
【００３７】
次に、図４（ｄ）に示すように、半導体素子２の搭載後、フレーム１の下方から半導体素子支持部材７を挿入し、半導体素子支持部材７の上部と半導体素子２の下部とを、はんだ、銀ペースト、あるいはシリコン系ペースト材等によって接着する。
【００３８】
最後に、フレーム１の上部および下部に、シーム溶接、ろう付け、あるいは接着等の手段によって、シールキャップ４、４０を接続することで気密性を保持して、半導体素子実装が完了する。
【００３９】
このように、本実施の形態４の半導体素子実装方法は、上部と下部に開口部１１、１４を有し、中空部１２を有し、側壁に少なくとも１個の同軸端子である同軸ビーズ５を有するフレーム１に、キャビティ３２を有する第１配線基板３をフレーム１内に挿入し、該第１配線基板３の配線３１を同軸ビーズ５と電気的に接続する第１工程と、半導体素子２および第１配線基板３と電気的接続を行う電極端子（図示省略）を有する第２配線基板６を、第１配線基板３にバンプボンディングにより電気的・機械的に接続する第２工程と、第２配線基板６に半導体素子２を、前記バンプボンディングのバンプよりも低い温度で溶融するバンプを用いてバンプボンディングにより電気的・機械的に接続する第３工程と、フレーム１の下方から、半導体素子２を載置する半導体素子支持部材７を挿入し、該半導体素子支持部材７と半導体素子２とを機械的に接続する第４工程と、上部と下部の開口部１１、１４をキャップ４、４０で覆う第５の工程とを含む。なお、上部のキャップ４は、第２配線基板６を第１配線基板３に接続した後、すぐに（すなわち、第２工程と第３工程との間で）接続することも可能である。
【００４０】
これにより、半導体素子２と配線基板３間のインピーダンス整合を図り、両者の接続点での信号損失を低減させ得る半導体素子実装用パッケージを作製することができる。また、高周波入出力端子が多い半導体素子２でも、少ない労力で実装することが可能となる。
【００４１】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。例えば、図１〜図４の半導体素子実装用パッケージおよび実装方法において、半導体素子支持部材７と下部のキャップ４０を設けないで、半導体素子２をフレーム１上に機械的に接続することも可能である。図４の実施の形態４では、第１配線基板３、第２配線基板６、半導体素子２の順で実装したが、この場合は、第１配線基板３、半導体素子２、第２配線基板６の順で実装することになる。しかし、半導体素子支持部材７と下部のキャップ４０を設ける方が、バンプ２６、３６の接続を確実にする上で望ましい。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、半導体素子および配線基板の上部に、半導体素子および配線基板と電気接続を行うための電極端子が設けられた第２配線基板を設け、半導体素子および配線基板と第２配線との接続にバンプボンディングを用いることで、超高周波半導体素子の特性を十分に引き出すことが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体素子実装用パッケージの構造を示す断面図である。
【図２】本発明の実施の形態２の半導体素子実装用パッケージの構造を示す断面図である。
【図３】本発明の実施の形態３の半導体素子実装用パッケージの構造を示す断面図である。
【図４】（ａ）〜（ｄ）は本発明の実施の形態４の半導体素子実装方法を示す工程断面図である。
【図５】従来の半導体素子実装用パッケージの構造を示す断面図である。
【符号の説明】
１…フレーム、２…半導体素子、３…第１配線基板、４、４０…シールキャップ、５…ガラス同軸ビーズ、６…第２配線基板、７…半導体素子支持部材、８…緩衝層、１１、１４…フレームの開口部、１２…フレームの中空部、１３…フレームの貫通孔、２１…半導体素子上の配線、２６、３６…バンプ、３１…配線基板上の平面導波路配線、３２…配線基板のキャビティ、５１…ガラス同軸ビーズの中心導体、５２…ガラス同軸ビーズの誘電体、６０…第２配線基板、６１…第２配線基板の平面導波路配線。
Claims (5)
- 上部と下部に開口部を有し、中空部を有し、側壁に少なくとも１個の同軸端子を有するフレームと、
前記中空部内に収納し、キャビティを有し、前記同軸端子と電気的に接続する配線を有する第１配線基板と、
前記キャビティ内に収納した半導体素子と、
前記半導体素子の下に位置し、前記半導体素子を載置する半導体素子支持部材と、
上部と下部の前記開口部を覆うキャップと、
前記半導体素子および前記第１配線基板の上に位置し、前記半導体素子上の配線と前記第１の配線基板上の配線とを電気的に接続する電極端子を有する第２配線基板とを備え、
前記半導体素子上の配線および前記第１配線基板上の配線と、前記第２配線基板の前記電極端子とをバンプボンディングにより接続したことを特徴とする半導体素子実装用パッケージ。 - 前記第２配線基板が、半導体材料、セラミック、ガラス、ガラスセラミック、ポリテトラフルオロエチレン、もしくは絶縁性樹脂からなることを特徴とする請求項１記載の半導体素子実装用パッケージ。
- 前記第２配線基板が、ポリイミドまたは液晶ポリマーからなることを特徴とする請求項１記載の半導体素子実装用パッケージ。
- 前記半導体素子支持部材と、下部の前記キャップとの間に、弾性を有する緩衝層を有することを特徴とする請求項１記載の半導体素子実装用パッケージ。
- 上部と下部に開口部を有し、中空部を有し、側壁に少なくとも１個の同軸端子を有するフレームに、
キャビティを有する第１配線基板を前記フレーム内に挿入し、該第１配線基板の配線を前記同軸端子と電気的に接続する第１工程と、
前記半導体素子および前記第１配線基板と電気的接続を行う電極端子を有する第２配線基板を、前記第１配線基板にバンプボンディングにより電気的・機械的に接続する第２工程と、
前記第２配線基板に前記半導体素子を、前記バンプボンディングのバンプよりも低い温度で溶融するバンプを用いてバンプボンディングにより電気的・機械的に接続する第３工程と、
前記フレームの下方から、前記半導体素子を載置する半導体素子支持部材を挿入し、該半導体素子支持部材と前記半導体素子とを接続する第４工程と、
上部と下部の前記開口部をキャップで覆う第５の工程とを含むことを特徴とする半導体素子実装方法。
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