JPH10189825A - 高周波回路装置およびそれを用いた通信機器 - Google Patents
高周波回路装置およびそれを用いた通信機器Info
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Abstract
(57)【要約】
【課題】 高周波集積回路チップが搭載されたパッケー
ジの基板に設けたビアホール配線を利用して配線経路を
構成する場合でも、高周波信号の反射損失を小さくし
て、高周波特性の劣化を防止することおよびビアホール
の狭ピッチ化が可能な高周波回路装置およびそれを用い
た通信機器を提供する。 【解決手段】 パッケージ基板１に形成されたビアホー
ル１１の内壁の一部分のみに、パッケージ基板１１の表
面及び裏面に各々形成された配線パターン２とアウター
リード１３とを接続する導体１２を形成する。
ジの基板に設けたビアホール配線を利用して配線経路を
構成する場合でも、高周波信号の反射損失を小さくし
て、高周波特性の劣化を防止することおよびビアホール
の狭ピッチ化が可能な高周波回路装置およびそれを用い
た通信機器を提供する。 【解決手段】 パッケージ基板１に形成されたビアホー
ル１１の内壁の一部分のみに、パッケージ基板１１の表
面及び裏面に各々形成された配線パターン２とアウター
リード１３とを接続する導体１２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、基板の表面及び裏
面に各々形成された配線パターンとアウターリードと
が、基板に形成されたビアホール内の導体を介して接続
されたパッケージに高周波集積回路チップが搭載された
高周波回路装置に関する。
面に各々形成された配線パターンとアウターリードと
が、基板に形成されたビアホール内の導体を介して接続
されたパッケージに高周波集積回路チップが搭載された
高周波回路装置に関する。
【０００２】
【従来の技術】最近、高周波回路装置として、高周波領
域で使用するＬＳＩ（半導体集積回路装置）が注目をあ
びてきている。この高周波用ＬＳＩは、約２０ＧＨｚ前
後のマイクロ波帯で用いられ、例えば光伝送通信機器の
分野において広く採用されている。
域で使用するＬＳＩ（半導体集積回路装置）が注目をあ
びてきている。この高周波用ＬＳＩは、約２０ＧＨｚ前
後のマイクロ波帯で用いられ、例えば光伝送通信機器の
分野において広く採用されている。
【０００３】
【発明が解決しようとする課題】このようなＬＳＩにお
ける表面実装型パッケージの一例として、絶縁材料から
なるパッケージ基板上に集積回路チップをダイボンディ
ングし、この集積回路チップのパッド電極をパッケージ
基板の表面に形成された配線パターンにボンディングワ
イヤを介して導通させるとともに、その配線パターンを
パッケージ基板の裏面に形成した外部電極とビアホール
配線を介して接続させるようにした構造が知られてい
る。
ける表面実装型パッケージの一例として、絶縁材料から
なるパッケージ基板上に集積回路チップをダイボンディ
ングし、この集積回路チップのパッド電極をパッケージ
基板の表面に形成された配線パターンにボンディングワ
イヤを介して導通させるとともに、その配線パターンを
パッケージ基板の裏面に形成した外部電極とビアホール
配線を介して接続させるようにした構造が知られてい
る。
【０００４】例えば、日経ＢＰ社発行、「ＶＬＳＩパッ
ケージング技術（下）」、１９９３年５月３１日発行、
Ｐ１７４には、そのようにパッケージ基板の表面及び裏
面に各々形成した配線パターンと外部電極の一例として
のバンプ状電極とを、ビアホール配線を介して接続した
構造のパッケージが示されている。
ケージング技術（下）」、１９９３年５月３１日発行、
Ｐ１７４には、そのようにパッケージ基板の表面及び裏
面に各々形成した配線パターンと外部電極の一例として
のバンプ状電極とを、ビアホール配線を介して接続した
構造のパッケージが示されている。
【０００５】また、特開平６−２３６８１５号公報に
は、その図６乃至図９に、ビアホール内の円柱状導体１
３、あるいはビアホール内の円柱状導体５と基板側面に
形成された略半円柱状導体３８との並列接続体を信号線
の接続に用いたパッケージが示されている。
は、その図６乃至図９に、ビアホール内の円柱状導体１
３、あるいはビアホール内の円柱状導体５と基板側面に
形成された略半円柱状導体３８との並列接続体を信号線
の接続に用いたパッケージが示されている。
【０００６】しかしながら、このようにパッケージ基板
の表面及び裏面に各々形成した配線パターン（パッケー
ジ内配線）と外部電極（パッケージ外配線）とに高低差
がある構造のパッケージでは、高周波用のＬＳＩに適用
した場合に、外部電極→ビアホール配線→配線パターン
に至る配線経路の物理的形状が大きく変化するため、イ
ンピーダンス不整合を起こしやすいので、高周波特性を
劣化させる可能性がある。
の表面及び裏面に各々形成した配線パターン（パッケー
ジ内配線）と外部電極（パッケージ外配線）とに高低差
がある構造のパッケージでは、高周波用のＬＳＩに適用
した場合に、外部電極→ビアホール配線→配線パターン
に至る配線経路の物理的形状が大きく変化するため、イ
ンピーダンス不整合を起こしやすいので、高周波特性を
劣化させる可能性がある。
【０００７】特に、高周波領域で使用されるＬＳＩは、
動作時における信号の伝送損失を軽減するため、実装基
板に実装する場合には信号伝送線路の特性インピーダン
スである５０Ωに整合をとることが重要になる。これに
関し、ビアホール配線は円柱状の導体により配線が構成
されており、自己インダクタンスが小さくなるので、５
０Ωのインピーダンス整合するためには隣接するビアホ
ール配線とのキャパシタンスの影響を小さくする必要が
ある。このことは、隣接するビアホール間の距離を大き
く取らなければならないことを意味しており、ビアホー
ルの狭ピッチ化は望めなくなる。
動作時における信号の伝送損失を軽減するため、実装基
板に実装する場合には信号伝送線路の特性インピーダン
スである５０Ωに整合をとることが重要になる。これに
関し、ビアホール配線は円柱状の導体により配線が構成
されており、自己インダクタンスが小さくなるので、５
０Ωのインピーダンス整合するためには隣接するビアホ
ール配線とのキャパシタンスの影響を小さくする必要が
ある。このことは、隣接するビアホール間の距離を大き
く取らなければならないことを意味しており、ビアホー
ルの狭ピッチ化は望めなくなる。
【０００８】本発明の目的は、ビアホール配線を利用し
て配線経路を構成する場合でも、高周波信号の反射損失
を小さくして、高周波特性の劣化を防止することおよび
ビアホールの狭ピッチ化が可能な技術を提供することに
ある。
て配線経路を構成する場合でも、高周波信号の反射損失
を小さくして、高周波特性の劣化を防止することおよび
ビアホールの狭ピッチ化が可能な技術を提供することに
ある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００１１】本発明の高周波回路装置は、基板の表面に
形成された配線パターンと、前記基板の裏面に形成され
たアウターリードとが基板に形成されたビアホール内の
導体を介して接続されたパッケージの基板表面に高周波
集積回路チップが搭載された高周波回路装置であって、
前記ビアホールの内壁の一部分のみに前記配線パターン
とアウターリードとを接続する導体が形成されている。
形成された配線パターンと、前記基板の裏面に形成され
たアウターリードとが基板に形成されたビアホール内の
導体を介して接続されたパッケージの基板表面に高周波
集積回路チップが搭載された高周波回路装置であって、
前記ビアホールの内壁の一部分のみに前記配線パターン
とアウターリードとを接続する導体が形成されている。
【００１２】以下、本発明について、図面を参照して実
施の形態とともに詳細に説明する。
施の形態とともに詳細に説明する。
【００１３】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００１４】
（実施形態１）図１は本発明の実施例１による半導体集
積回路装置を実装した状態を示す平面図で、図２は図１
のＡ−Ａ断面図である。例えばアルミナ、窒化アルミニ
ウム、シリコンカーバイド等のセラミックから構成され
るパッケージ基板１の表面には、例えば金／ニッケル／
銅（Ａｕ／Ｎｉ／Ｃｕ）のような積層金属からなる複数
の配線パターン２が形成されている。一例として、パッ
ケージ基板１は上板１ａと下板１ｂとが積層されて形成
されている。
積回路装置を実装した状態を示す平面図で、図２は図１
のＡ−Ａ断面図である。例えばアルミナ、窒化アルミニ
ウム、シリコンカーバイド等のセラミックから構成され
るパッケージ基板１の表面には、例えば金／ニッケル／
銅（Ａｕ／Ｎｉ／Ｃｕ）のような積層金属からなる複数
の配線パターン２が形成されている。一例として、パッ
ケージ基板１は上板１ａと下板１ｂとが積層されて形成
されている。
【００１５】パッケージ基板１のほぼ中央位置には、凹
部３が形成されてこの凹部３には例えばＧａＡｓからな
る高周波集積回路チップ４がボンディングされている。
高周波集積回路チップ４のパッド電極５と配線パターン
２との間は例えば金線からなるワイヤ６がボンディング
されて導通されている。
部３が形成されてこの凹部３には例えばＧａＡｓからな
る高周波集積回路チップ４がボンディングされている。
高周波集積回路チップ４のパッド電極５と配線パターン
２との間は例えば金線からなるワイヤ６がボンディング
されて導通されている。
【００１６】パッケージ基板１の表面の外周端には前記
のようなセラミックから構成された枠体７がろう付けさ
れ、この枠体７の裏面には、配線パターン２と同様な金
属からなる配線パターン８が形成されて、配線パターン
２と導通している。枠体７の表面には例えば４２アロイ
で知られるＦｅ−Ｎｉ系合金からなるキャップ９が、枠
体７の開口部１０を塞ぐように例えばＡｕ−Ｓｎ合金の
ような接着材を介して取り付けられており、これによっ
て高周波集積回路チップ４は外部雰囲気から気密封止さ
れている。
のようなセラミックから構成された枠体７がろう付けさ
れ、この枠体７の裏面には、配線パターン２と同様な金
属からなる配線パターン８が形成されて、配線パターン
２と導通している。枠体７の表面には例えば４２アロイ
で知られるＦｅ−Ｎｉ系合金からなるキャップ９が、枠
体７の開口部１０を塞ぐように例えばＡｕ−Ｓｎ合金の
ような接着材を介して取り付けられており、これによっ
て高周波集積回路チップ４は外部雰囲気から気密封止さ
れている。
【００１７】パッケージ基板１の所望位置にはビアホー
ル１１が形成されて、このビアホール１１の内壁の一部
のみに例えば配線パターン２と同様な金属からなる導体
１２が形成されている。図３は、ビアホール１１の拡大
形状を示している。ビアホール１１は例えば、深さ約
１．０ｍｍ、直径約０．１ｍｍに形成され、この内壁に
厚さ約０．０２５ｍｍの導体１２が約０．１ｍｍの幅に
わたって形成されている。なお、図示の寸法は実際の大
小関係を反映していない。この導体１２はビアホール１
１の内壁だけでなく、この周囲にも広がるように形成さ
れて配線の一部として働くようになっている。また、パ
ッケージ基板１の裏面にはビアホール１１内の導体１２
と導通するように、例えばＦｅ−Ｎｉ系合金からなるア
ウターリード１３が形成されている。
ル１１が形成されて、このビアホール１１の内壁の一部
のみに例えば配線パターン２と同様な金属からなる導体
１２が形成されている。図３は、ビアホール１１の拡大
形状を示している。ビアホール１１は例えば、深さ約
１．０ｍｍ、直径約０．１ｍｍに形成され、この内壁に
厚さ約０．０２５ｍｍの導体１２が約０．１ｍｍの幅に
わたって形成されている。なお、図示の寸法は実際の大
小関係を反映していない。この導体１２はビアホール１
１の内壁だけでなく、この周囲にも広がるように形成さ
れて配線の一部として働くようになっている。また、パ
ッケージ基板１の裏面にはビアホール１１内の導体１２
と導通するように、例えばＦｅ−Ｎｉ系合金からなるア
ウターリード１３が形成されている。
【００１８】これらパッケージ基板１、枠体７及びキャ
ップ９によってパッケージ１４が構成されて、半導体チ
ップ４を封止している。
ップ９によってパッケージ１４が構成されて、半導体チ
ップ４を封止している。
【００１９】１５はパッケージ１４が実装される実装基
板で、この実装基板１５は例えばアルミナ、窒化アルミ
ニウム、シリコンカーバイド等のセラミックから構成さ
れ、パッケージ基板１の裏面に形成されているアウター
リード１３が接続される位置には配線パターン１６が形
成されている。各アウターリード１３は例えば半田付け
によって対応して配線パターン１６に接続される。
板で、この実装基板１５は例えばアルミナ、窒化アルミ
ニウム、シリコンカーバイド等のセラミックから構成さ
れ、パッケージ基板１の裏面に形成されているアウター
リード１３が接続される位置には配線パターン１６が形
成されている。各アウターリード１３は例えば半田付け
によって対応して配線パターン１６に接続される。
【００２０】次に、本実施形態の半導体集積回路装置の
製造方法を、図４乃至図７を参照して工程順に説明す
る。
製造方法を、図４乃至図７を参照して工程順に説明す
る。
【００２１】まず、図４に示すように、その表面に複数
の配線パターン２が形成され、ほぼ中央位置に凹部３が
形成されるとともに、所望位置にビアホール１１が形成
されて、このビアホール１１の内壁の一部分のみに例え
ば配線パターン２と同様に例えば金／ニッケル／銅（Ａ
ｕ／Ｎｉ／Ｃｕ）のような積層金属からなる導体１２が
形成されたパッケージ基板１を用意する。ビアホール１
１は例えば、深さ約１．０ｍｍ、直径約０．１ｍｍに形
成し、この内壁に厚さ約０．０２５ｍｍの導体１２を約
０．１ｍｍの幅にわたって形成する。
の配線パターン２が形成され、ほぼ中央位置に凹部３が
形成されるとともに、所望位置にビアホール１１が形成
されて、このビアホール１１の内壁の一部分のみに例え
ば配線パターン２と同様に例えば金／ニッケル／銅（Ａ
ｕ／Ｎｉ／Ｃｕ）のような積層金属からなる導体１２が
形成されたパッケージ基板１を用意する。ビアホール１
１は例えば、深さ約１．０ｍｍ、直径約０．１ｍｍに形
成し、この内壁に厚さ約０．０２５ｍｍの導体１２を約
０．１ｍｍの幅にわたって形成する。
【００２２】このパッケージ基板１は、予めグリーンシ
ート状態の２枚のセラミック材料を用いて、ドリル加工
などによりビアホール１１を形成した後、このビアホー
ル１１内に印刷法などにより例えば金／ニッケル／銅
（Ａｕ／Ｎｉ／Ｃｕ）を含む導電性ペーストを印刷し、
続いて焼結処理を施すことにより形成する。
ート状態の２枚のセラミック材料を用いて、ドリル加工
などによりビアホール１１を形成した後、このビアホー
ル１１内に印刷法などにより例えば金／ニッケル／銅
（Ａｕ／Ｎｉ／Ｃｕ）を含む導電性ペーストを印刷し、
続いて焼結処理を施すことにより形成する。
【００２３】同時に、裏面にパッケージ基板１の複数の
配線パターン２に対応した複数の配線パターン８が形成
されセラミックからなる枠体７を用意して、パッケージ
基板１の表面の外周端に焼結処理する。
配線パターン２に対応した複数の配線パターン８が形成
されセラミックからなる枠体７を用意して、パッケージ
基板１の表面の外周端に焼結処理する。
【００２４】また、パッケージ基板１の裏面に例えばＣ
ｕにＡｕメッキをほどこした材料からなるアウターリー
ド１３をろう付けして、ビアホール１１内の導体１２と
導通するように接続する。
ｕにＡｕメッキをほどこした材料からなるアウターリー
ド１３をろう付けして、ビアホール１１内の導体１２と
導通するように接続する。
【００２５】次に、図５に示すように、パッケージ基板
１の凹部３に高周波集積回路チップ４を接着剤を介して
ダイボンディングした後、この高周波集積回路チップ４
のパット電極５と配線パターン２との間に金線からなる
ワイヤ６をボンディングする。
１の凹部３に高周波集積回路チップ４を接着剤を介して
ダイボンディングした後、この高周波集積回路チップ４
のパット電極５と配線パターン２との間に金線からなる
ワイヤ６をボンディングする。
【００２６】次に、図６に示すように、枠体７の表面に
例えば４２アロイで知られるＦｅ−Ｎｉ系合金からなる
キャップ９を例えばＡｕ−Ｓｎ合金のような接着材を介
して取り付ける。
例えば４２アロイで知られるＦｅ−Ｎｉ系合金からなる
キャップ９を例えばＡｕ−Ｓｎ合金のような接着材を介
して取り付ける。
【００２７】これにより、パッケージ１４が構成され
て、開口部１０はキャップ９によって塞がれて半導体チ
ップ４は外部雰囲気から機密封止される。
て、開口部１０はキャップ９によって塞がれて半導体チ
ップ４は外部雰囲気から機密封止される。
【００２８】続いて、図７に示すように、表面に配線パ
ターン１６が形成された実装基板１５を用意し、パッケ
ージ１４をこの上方に配置して、配線パターン１６に対
応したアウターリード１３を半田付けすることにより、
パッケージ１４を実装する。
ターン１６が形成された実装基板１５を用意し、パッケ
ージ１４をこの上方に配置して、配線パターン１６に対
応したアウターリード１３を半田付けすることにより、
パッケージ１４を実装する。
【００２９】図８（ａ）は本実施形態１において、５０
Ωのインピーダンス整合する場合のビアホールに狭ピッ
チ化が図れる様子を説明するもので、シミュレーション
による解析結果を示している。信号線用のビアホール１
１Ａの両側にグランド用のビアホール１１Ｂを配置した
場合、ビアホールのピッチは約０．２ｍｍに狭くするこ
とができた。一方、図８（ｂ）は従来例におけるシミュ
レーションによる解析結果を示しており、５０Ωのイン
ピーダンス整合には約０．５ｍｍのピッチが必要とな
る。
Ωのインピーダンス整合する場合のビアホールに狭ピッ
チ化が図れる様子を説明するもので、シミュレーション
による解析結果を示している。信号線用のビアホール１
１Ａの両側にグランド用のビアホール１１Ｂを配置した
場合、ビアホールのピッチは約０．２ｍｍに狭くするこ
とができた。一方、図８（ｂ）は従来例におけるシミュ
レーションによる解析結果を示しており、５０Ωのイン
ピーダンス整合には約０．５ｍｍのピッチが必要とな
る。
【００３０】従って、両者を比較すれば明らかなよう
に、本実施形態１では従来の約２．５分の１のビアホー
ルの狭ピッチ化を図ることができるようになり、これに
伴いパッケージ基板の小型化が容易となる。
に、本実施形態１では従来の約２．５分の１のビアホー
ルの狭ピッチ化を図ることができるようになり、これに
伴いパッケージ基板の小型化が容易となる。
【００３１】図９は、本実施形態１によって得られた反
射損失（縦軸）と周波数（横軸）との関係を示す特性図
で、従来例と比較して示しており、（ａ）は本実施例、
（ｂ）は従来例である。両特性図を比較して明らかなよ
うに、本実施例では全帯域にわたって反射損失は著しく
小さくなっている。
射損失（縦軸）と周波数（横軸）との関係を示す特性図
で、従来例と比較して示しており、（ａ）は本実施例、
（ｂ）は従来例である。両特性図を比較して明らかなよ
うに、本実施例では全帯域にわたって反射損失は著しく
小さくなっている。
【００３２】以上のような本実施形態１によれば次のよ
うな効果が得られる。
うな効果が得られる。
【００３３】パッケージ基板１に形成されたビアホール
１１の内壁の一部分のみに、パッケージ基板１１の表面
及び裏面に各々形成された配線パターン２とアウターリ
ード１３とを接続する導体１２が形成されているので、
配線経路の物理的形状が大きく変化しないため、ビアホ
ール配線を利用して配線経路を構成する場合でも、高周
波信号の反射損失を小さくして、高周波特性の劣化を防
止することが可能となる。また、ビアホールのピッチを
狭くすることが可能となる。
１１の内壁の一部分のみに、パッケージ基板１１の表面
及び裏面に各々形成された配線パターン２とアウターリ
ード１３とを接続する導体１２が形成されているので、
配線経路の物理的形状が大きく変化しないため、ビアホ
ール配線を利用して配線経路を構成する場合でも、高周
波信号の反射損失を小さくして、高周波特性の劣化を防
止することが可能となる。また、ビアホールのピッチを
狭くすることが可能となる。
【００３４】（実施形態２）図１０は本発明の実施形態
２による半導体集積回路装置を実装した状態を示す断面
図である。本実施形態の半導体集積回路装置は、実施形
態１に比較して高周波集積回路チップ４をボンディング
ワイヤを不要となして、パッケージ基板１にフェースダ
ウンボンディングした構造を特徴としている。高周波集
積回路チップ４のパッド電極は、例えば金、半田のよう
なバンプ状電極１７を介してパッケージ基板１の配線パ
ターン２に接続されている。
２による半導体集積回路装置を実装した状態を示す断面
図である。本実施形態の半導体集積回路装置は、実施形
態１に比較して高周波集積回路チップ４をボンディング
ワイヤを不要となして、パッケージ基板１にフェースダ
ウンボンディングした構造を特徴としている。高周波集
積回路チップ４のパッド電極は、例えば金、半田のよう
なバンプ状電極１７を介してパッケージ基板１の配線パ
ターン２に接続されている。
【００３５】このような実施形態２によれば、実施形態
１と同様に、パッケージ基板１に形成されたビアホール
１１の内壁の一部分のみに導体１２が形成されているの
で、実施形態１と同様な効果を得ることができる。これ
に加えて、ワイヤボンディングが不要になるのでこの分
工程を簡略化することができる。
１と同様に、パッケージ基板１に形成されたビアホール
１１の内壁の一部分のみに導体１２が形成されているの
で、実施形態１と同様な効果を得ることができる。これ
に加えて、ワイヤボンディングが不要になるのでこの分
工程を簡略化することができる。
【００３６】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００３７】例えば、前記実施例では各パッケージ、実
装基板などを構成する材料は一例を示したものであり、
これに限らず任意の絶縁性材料を選択することができ
る。
装基板などを構成する材料は一例を示したものであり、
これに限らず任意の絶縁性材料を選択することができ
る。
【００３８】また、パッケージ基板に形成するビアホー
ルの数や、パッケージ基板に実装する高周波集積回路チ
ップの数は必要に応じて任意に設定することができる。
ルの数や、パッケージ基板に実装する高周波集積回路チ
ップの数は必要に応じて任意に設定することができる。
【００３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路装置の技術に適用した場合について説明した
が、それに限定されるものではない。本発明は、少なく
ともパッケージの配線経路の一部をビアホール配線を利
用して行うことを条件とするものには適用できる。
なされた発明をその背景となった利用分野である半導体
集積回路装置の技術に適用した場合について説明した
が、それに限定されるものではない。本発明は、少なく
ともパッケージの配線経路の一部をビアホール配線を利
用して行うことを条件とするものには適用できる。
【００４０】（実施形態３）図１１は本発明の実施形態
３による実施基板１５に組んだ光伝送通信機器の光→デ
ジタル変換部（受信側）の構成を示す図である。入力信
号を伝える光ファイバー１８、ピンホトダイオード１
９、プリアンプ２０、ＡＧＣアンプ２１、タイミング抽
出回路（全波整流器２２、リミットアンプ２３、ＳＡＷ
フィルター２４）、識別回路２５、分離回路２６などか
ら構成されている。光ファイバー１８を通って受信側に
入ってきた、複数の情報信号が合成された光信号は、ピ
ンホトダイオード１８により、アナログ電気信号電流に
変換される。その電流はプリアンプ２０により、電圧に
変換され、ＡＧＣアンプ２１により一定振幅まで増幅さ
れる。その後、識別回路２５でアナログ信号からデジタ
ル信号へ変換され、分離回路２６により、情報信号に基
づく信号に分離される。その後、各端末に送られる。ま
た、タイミング抽出回路は、ＡＧＣアンプ２１からのア
ナログ電気信号を受けて識別回路２５及び分離回路２６
に、情報信号に基づく信号を抽出するためのタイミング
信号を出力する。このような通信機器において、実施形
態１の半導体集積回路装置をＡＧＣアンプ２１、全波整
流器２２、リミットアンプ２３で用いた場合、伝送特性
が良好となるため、ＩＣ相互間の信号の反射による共振
などを防ぐことができる。
３による実施基板１５に組んだ光伝送通信機器の光→デ
ジタル変換部（受信側）の構成を示す図である。入力信
号を伝える光ファイバー１８、ピンホトダイオード１
９、プリアンプ２０、ＡＧＣアンプ２１、タイミング抽
出回路（全波整流器２２、リミットアンプ２３、ＳＡＷ
フィルター２４）、識別回路２５、分離回路２６などか
ら構成されている。光ファイバー１８を通って受信側に
入ってきた、複数の情報信号が合成された光信号は、ピ
ンホトダイオード１８により、アナログ電気信号電流に
変換される。その電流はプリアンプ２０により、電圧に
変換され、ＡＧＣアンプ２１により一定振幅まで増幅さ
れる。その後、識別回路２５でアナログ信号からデジタ
ル信号へ変換され、分離回路２６により、情報信号に基
づく信号に分離される。その後、各端末に送られる。ま
た、タイミング抽出回路は、ＡＧＣアンプ２１からのア
ナログ電気信号を受けて識別回路２５及び分離回路２６
に、情報信号に基づく信号を抽出するためのタイミング
信号を出力する。このような通信機器において、実施形
態１の半導体集積回路装置をＡＧＣアンプ２１、全波整
流器２２、リミットアンプ２３で用いた場合、伝送特性
が良好となるため、ＩＣ相互間の信号の反射による共振
などを防ぐことができる。
【００４１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【００４２】パッケージ基板に形成されたビアホールの
内壁の一部分のみに、パッケージ基板の表面及び裏面に
各々形成された配線パターンとアウターリードとを接続
する導体が形成されているので、配線経路の物理的形状
が大きく変化しなくなる。従って、ビアホール配線を利
用して配線経路を構成する場合でも、高周波信号の反射
損失を小さくして、高周波特性の劣化を防止することお
よびビアホールのピッチを狭くすることが可能となる。
内壁の一部分のみに、パッケージ基板の表面及び裏面に
各々形成された配線パターンとアウターリードとを接続
する導体が形成されているので、配線経路の物理的形状
が大きく変化しなくなる。従って、ビアホール配線を利
用して配線経路を構成する場合でも、高周波信号の反射
損失を小さくして、高周波特性の劣化を防止することお
よびビアホールのピッチを狭くすることが可能となる。
【図１】本発明の実施形態１による半導体集積回路装置
を実装した状態を示す平面図である。
を実装した状態を示す平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】本発明の実施形態１による半導体集積回路装置
の主要部の拡大構造を示す斜視図である。
の主要部の拡大構造を示す斜視図である。
【図４】本発明の実施形態１による半導体集積回路装置
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図５】本発明の実施形態１による半導体集積回路装置
の製造方法の他の工程を示す断面図である。
の製造方法の他の工程を示す断面図である。
【図６】本発明の実施形態１による半導体集積回路装置
の製造方法のその他の工程を示す断面図である。
の製造方法のその他の工程を示す断面図である。
【図７】本発明の実施形態１による半導体集積回路装置
の製造方法のその他の工程を示す断面図である。
の製造方法のその他の工程を示す断面図である。
【図８】本発明の実施形態１による半導体集積回路装置
におけるインピーダンス整合の効果を説明する図で、
（ａ）は本発明のシミュレーションによる解析結果、
（ｂ）は従来例におけるシミュレーションによる解析結
果である。
におけるインピーダンス整合の効果を説明する図で、
（ａ）は本発明のシミュレーションによる解析結果、
（ｂ）は従来例におけるシミュレーションによる解析結
果である。
【図９】本発明の実施形態１による半導体集積回路装置
及び従来例によって得られた反射損失と周波数との関係
を示す特性図である。
及び従来例によって得られた反射損失と周波数との関係
を示す特性図である。
【図１０】本発明の実施形態２による半導体集積回路装
置を実装した状態を示す断面図である。
置を実装した状態を示す断面図である。
【図１１】本発明の実施形態３による光伝送通信機器の
受信側の構成図である。
受信側の構成図である。
１、１Ａ、１Ｂ…パッケージ基板、２、８、１６…配線
パターン、３…凹部、４…高周波集積回路チップ、５…
パッド電極、６…ボンディングワイヤ、７…枠体、９…
キャップ、１０…開口部、１１、１１Ａ、１１Ｂ…ビア
ホール、１２…導体、１３…アウターリード、１４…パ
ッケージ、１５…実装基板、１７…バンプ状電極、１８
…光ファイバ、１９…ピンホトダイオード、２０…プリ
アンプ、２１…ＡＧＣアンプ、２２…全波整流回路、２
３…リミットアンプ、２４…ＳＡＷフィルター、２５…
識別回路、２６…分離回路。
パターン、３…凹部、４…高周波集積回路チップ、５…
パッド電極、６…ボンディングワイヤ、７…枠体、９…
キャップ、１０…開口部、１１、１１Ａ、１１Ｂ…ビア
ホール、１２…導体、１３…アウターリード、１４…パ
ッケージ、１５…実装基板、１７…バンプ状電極、１８
…光ファイバ、１９…ピンホトダイオード、２０…プリ
アンプ、２１…ＡＧＣアンプ、２２…全波整流回路、２
３…リミットアンプ、２４…ＳＡＷフィルター、２５…
識別回路、２６…分離回路。
Claims (2)
- 【請求項１】 基板の表面に形成された配線パターン
と、前記基板の裏面に形成されたアウターリードとが前
記基板に形成されたビアホール内の導体を介して接続さ
れたパッケージと、該パッケージの前記基板表面に搭載
せれた高周波集積回路チップを有する高周波回路装置に
おいて、前記ビアホールの内壁の一部分のみに前記配線
パターンとアウターリードとを接続する導体を形成した
ことを特徴とする高周波回路装置。 - 【請求項２】 複数の情報信号が合成された光入力信号
をアナログ電気信号に変換する光電変換手段と、前記ア
ナログ電気信号を増幅するＡＧＣアンプと、前記増幅さ
れたアナログ電気信号をデジタル電気信号に変換する識
別回路と、前記デジタル電気信号を前記情報信号に基づ
く信号に分離する分離回路と、前記増幅されたアナログ
電気信号を受けて前記識別回路および前記分離回路に前
記情報信号に基づく信号を抽出するためのタイミング信
号を出力するタイミング抽出回路を有する通信機器にお
いて、前記ＡＧＣアンプおよび前記タイミング抽出回路
の少なくとも１つは請求項１記載の高周波回路装置を実
装基板に実装した状態で有していることを特徴とする通
信機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8345429A JPH10189825A (ja) | 1996-12-25 | 1996-12-25 | 高周波回路装置およびそれを用いた通信機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8345429A JPH10189825A (ja) | 1996-12-25 | 1996-12-25 | 高周波回路装置およびそれを用いた通信機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189825A true JPH10189825A (ja) | 1998-07-21 |
Family
ID=18376538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8345429A Pending JPH10189825A (ja) | 1996-12-25 | 1996-12-25 | 高周波回路装置およびそれを用いた通信機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189825A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010283407A (ja) * | 2010-09-29 | 2010-12-16 | Toshiba Corp | 高周波セラミックパッケージおよびその作製方法 |
| US8476755B2 (en) | 2008-07-28 | 2013-07-02 | Kabushiki Kaisha Toshiba | High frequency ceramic package and fabrication method for the same |
-
1996
- 1996-12-25 JP JP8345429A patent/JPH10189825A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8476755B2 (en) | 2008-07-28 | 2013-07-02 | Kabushiki Kaisha Toshiba | High frequency ceramic package and fabrication method for the same |
| JP2010283407A (ja) * | 2010-09-29 | 2010-12-16 | Toshiba Corp | 高周波セラミックパッケージおよびその作製方法 |
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