JP2003258160A - セラミック積層基板およびこれを用いたセラミック積層電子部品 - Google Patents
セラミック積層基板およびこれを用いたセラミック積層電子部品Info
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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Abstract
(57)【要約】
【課題】 接続信頼性に優れ、低配線抵抗を有する多層
セラミックス回路基板を提供する。 【解決手段】 相対向する第１および第２の主面と当該
主面間を連結する側面を備え複数のセラミック層を積層
してなるセラミック積層基板であって、半導体素子を搭
載する第１の金属導体層と、前記第２の主面に形成され
た第２の金属導体層と、前記第１の金属導体層と前記第
２の金属導体層とを接続するように連続して配置される
複数のビアホールと、前記セラミック層に形成された内
部金属導体層とを具備し、前記内部金属導体層でセラミ
ック層毎に形成された複数のビアホールを電気的に接続
することを特徴とした。
セラミックス回路基板を提供する。 【解決手段】 相対向する第１および第２の主面と当該
主面間を連結する側面を備え複数のセラミック層を積層
してなるセラミック積層基板であって、半導体素子を搭
載する第１の金属導体層と、前記第２の主面に形成され
た第２の金属導体層と、前記第１の金属導体層と前記第
２の金属導体層とを接続するように連続して配置される
複数のビアホールと、前記セラミック層に形成された内
部金属導体層とを具備し、前記内部金属導体層でセラミ
ック層毎に形成された複数のビアホールを電気的に接続
することを特徴とした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体などの発熱
性を有する電子部品を搭載するセラミック積層基板に関
する。
性を有する電子部品を搭載するセラミック積層基板に関
する。
【０００２】
【従来の技術】従来からプラスチックやセラミックスな
どからなる回路基板の表面に、トランジスタ、ＦＥＴ、
ダイオード、ＩＣ等の半導体素子や抵抗素子、コンデン
サ素子、インダクタ素子などの電子部品を搭載した回路
基板が知られている。この様な回路基板は、一般的に半
導体素子や電子部品の機械的応力からの保護、電気的特
性の向上、熱的な保護が要求されるが、最近になり、半
導体素子の動作時発熱が大きくなるにつれ、前記発熱が
半導体素子自身及び、他の電子部品の動作に影響を及ぼ
すことから、前記発熱を効率的に放熱することが回路基
板の重要な課題の一つとなっている。一般的に用いられ
ている回路基板の放熱構造としては、半導体素子が実装
される回路基板に伝熱用ビアホール（以下サーマルビア
と呼ぶ）を設け、前記サーマルビアを回路基板の実装面
側まで延出させ、実装基板とはんだ接合して熱容量の大
きな実装基板に熱を逃す構造がある。
どからなる回路基板の表面に、トランジスタ、ＦＥＴ、
ダイオード、ＩＣ等の半導体素子や抵抗素子、コンデン
サ素子、インダクタ素子などの電子部品を搭載した回路
基板が知られている。この様な回路基板は、一般的に半
導体素子や電子部品の機械的応力からの保護、電気的特
性の向上、熱的な保護が要求されるが、最近になり、半
導体素子の動作時発熱が大きくなるにつれ、前記発熱が
半導体素子自身及び、他の電子部品の動作に影響を及ぼ
すことから、前記発熱を効率的に放熱することが回路基
板の重要な課題の一つとなっている。一般的に用いられ
ている回路基板の放熱構造としては、半導体素子が実装
される回路基板に伝熱用ビアホール（以下サーマルビア
と呼ぶ）を設け、前記サーマルビアを回路基板の実装面
側まで延出させ、実装基板とはんだ接合して熱容量の大
きな実装基板に熱を逃す構造がある。
【０００３】上述したような高性能化された半導体素子
を実装する回路基板においては、他のプラスチックなど
の樹脂材料と比べ放熱性、電気的特性、信頼性等をはじ
めとして総合的に優れたセラミックスが、回路基板材料
として多用され、前記セラミックスとして主にＡｌ2 Ｏ
3 が用いられて来た。しかしながら、近年、携帯電話な
どの移動体通信分野においては、前記回路基板の小型化
要求が強く、さらにコンデンサ素子、インダクタ素子な
どの前記電子部品の一部をＬＴＣＣ（low temperature
co-fired ceramics）技術により回路基板に内蔵させる
ことが行われるようになってきた。このような回路基板
では、後述するように低抵抗のＡｇやＣｕなどの導体ペ
ーストを用いるため、焼成温度が千数百度にもなるＡｌ
2Ｏ3を用いることができない。このため、１０００℃以
下で焼結可能な低温焼結セラミックス材料を用いて構成
される。低温焼結セラミックス材料をドクターブレード
等によりキャリアフィルムに塗こう形成してセラミック
スグリーンシートとし、所望形状に切断した前記シート
に、コンデンサ素子やインダクタンス素子を構成する所
望の回路パターンをＡｇやＣｕなどの導体ペーストで形
成し、さらに孔開け装置によりシートの上下を貫通する
ビアホールを形成する。次いで、各シートに形成したビ
アホールに、前記回路パターンを形成した導体パターン
と同じＡｇやＣｕなどの金属を主成分とする導体ペース
トを印刷充填する。このようにして形成したセラミック
スグリーンシートを必要枚数重ね、積層、圧着する。そ
の後、必要な寸法に切断し、脱脂しセラミックスグリー
ンシートと導体ペーストとの同時焼成を行うことによっ
て回路基板が得られる。以下このようなＬＴＣＣ技術を
用いて構成した回路基板をセラミック積層基板と呼ぶ。
を実装する回路基板においては、他のプラスチックなど
の樹脂材料と比べ放熱性、電気的特性、信頼性等をはじ
めとして総合的に優れたセラミックスが、回路基板材料
として多用され、前記セラミックスとして主にＡｌ2 Ｏ
3 が用いられて来た。しかしながら、近年、携帯電話な
どの移動体通信分野においては、前記回路基板の小型化
要求が強く、さらにコンデンサ素子、インダクタ素子な
どの前記電子部品の一部をＬＴＣＣ（low temperature
co-fired ceramics）技術により回路基板に内蔵させる
ことが行われるようになってきた。このような回路基板
では、後述するように低抵抗のＡｇやＣｕなどの導体ペ
ーストを用いるため、焼成温度が千数百度にもなるＡｌ
2Ｏ3を用いることができない。このため、１０００℃以
下で焼結可能な低温焼結セラミックス材料を用いて構成
される。低温焼結セラミックス材料をドクターブレード
等によりキャリアフィルムに塗こう形成してセラミック
スグリーンシートとし、所望形状に切断した前記シート
に、コンデンサ素子やインダクタンス素子を構成する所
望の回路パターンをＡｇやＣｕなどの導体ペーストで形
成し、さらに孔開け装置によりシートの上下を貫通する
ビアホールを形成する。次いで、各シートに形成したビ
アホールに、前記回路パターンを形成した導体パターン
と同じＡｇやＣｕなどの金属を主成分とする導体ペース
トを印刷充填する。このようにして形成したセラミック
スグリーンシートを必要枚数重ね、積層、圧着する。そ
の後、必要な寸法に切断し、脱脂しセラミックスグリー
ンシートと導体ペーストとの同時焼成を行うことによっ
て回路基板が得られる。以下このようなＬＴＣＣ技術を
用いて構成した回路基板をセラミック積層基板と呼ぶ。
【０００４】
【発明が解決しようとする課題】ところで、前記低温焼
結セラミックス材料として、例えば低誘電率（比誘電率
５〜１０）のＡｌ−Ｍｇ−Ｓｉ−Ｇｄ−Ｏ系誘電体材
料、Ｍｇ２ＳＯ４からなる結晶相とＳｉ−Ｂａ−Ｌａ−
Ｂ−Ｏ系からなるガラス等からなる誘電体材料、Ａｌ−
Ｓｉ−Ｓｒ−Ｏ系誘電体材料、Ａｌ−Ｓｉ−Ｂａ−Ｏ系
誘電体材料、高誘電率（比誘電率５０以上）のＢｉ−Ｃ
ａ−Ｎｂ−Ｏ系誘電体材料、等様々な材料が開発されて
いる。セラミック積層基板には、これらの低温焼結セラ
ミックス材料を単独で使用する場合もあるし、インダク
タンス素子、コンデンサ素子を構成するセラミック層に
応じて低誘電率の材料、高誘電率の材料を選択的に用い
る場合もある。
結セラミックス材料として、例えば低誘電率（比誘電率
５〜１０）のＡｌ−Ｍｇ−Ｓｉ−Ｇｄ−Ｏ系誘電体材
料、Ｍｇ２ＳＯ４からなる結晶相とＳｉ−Ｂａ−Ｌａ−
Ｂ−Ｏ系からなるガラス等からなる誘電体材料、Ａｌ−
Ｓｉ−Ｓｒ−Ｏ系誘電体材料、Ａｌ−Ｓｉ−Ｂａ−Ｏ系
誘電体材料、高誘電率（比誘電率５０以上）のＢｉ−Ｃ
ａ−Ｎｂ−Ｏ系誘電体材料、等様々な材料が開発されて
いる。セラミック積層基板には、これらの低温焼結セラ
ミックス材料を単独で使用する場合もあるし、インダク
タンス素子、コンデンサ素子を構成するセラミック層に
応じて低誘電率の材料、高誘電率の材料を選択的に用い
る場合もある。
【０００５】このようなセラミック積層基板では、前記
のように半導体素子からの発熱量の増大に伴って、放熱
性が特に重要視されるようになってきた。しかしなが
ら、これら低温焼結セラミックス材料は、Ａｌ2Ｏ3と比
較し、その熱伝導度は数十分の１程度しかなく、このた
め半導体素子からの発熱を実装基板へ放熱するために、
多くのサーマルビアを設ける必要がある。また半導体素
子の特性は、その接地インダクタンスに大きく影響され
る。このため、十分に低い接地インダクタンス、高い放
熱性を実現するため、サーマルビアを太くかつ数多く形
成する必要があった。
のように半導体素子からの発熱量の増大に伴って、放熱
性が特に重要視されるようになってきた。しかしなが
ら、これら低温焼結セラミックス材料は、Ａｌ2Ｏ3と比
較し、その熱伝導度は数十分の１程度しかなく、このた
め半導体素子からの発熱を実装基板へ放熱するために、
多くのサーマルビアを設ける必要がある。また半導体素
子の特性は、その接地インダクタンスに大きく影響され
る。このため、十分に低い接地インダクタンス、高い放
熱性を実現するため、サーマルビアを太くかつ数多く形
成する必要があった。
【０００６】このように、サーマルビアを太くかつ数多
く形成すると、焼成時に低温焼結セラミックスと、１０
００℃以下の比較的低融点の金属材料であるＡｇやＣｕ
等の低融点金属との熱膨張係数の相違から、セラミック
積層基板にそりが生じたり、サーマルビアの周辺に亀裂
が生じたりするなどの問題があった。
く形成すると、焼成時に低温焼結セラミックスと、１０
００℃以下の比較的低融点の金属材料であるＡｇやＣｕ
等の低融点金属との熱膨張係数の相違から、セラミック
積層基板にそりが生じたり、サーマルビアの周辺に亀裂
が生じたりするなどの問題があった。
【０００７】またサーマルビア径を０．３ｍｍ超、０．
１ｍｍ未満にすると、サーマルビアへの導体ベーストの
充填不良が発生しやすいという問題がある。具体的に
は、多数のサーマルビアの内、一部において導体ペース
トが十分に充填されなかったり、サーマビア内部で局部
的な空隙が生じ、サーマルビア間の接続不良を招き、電
気抵抗の増加や伝熱性も劣化する。
１ｍｍ未満にすると、サーマルビアへの導体ベーストの
充填不良が発生しやすいという問題がある。具体的に
は、多数のサーマルビアの内、一部において導体ペース
トが十分に充填されなかったり、サーマビア内部で局部
的な空隙が生じ、サーマルビア間の接続不良を招き、電
気抵抗の増加や伝熱性も劣化する。
【０００８】さらには、サーマルビアに充填された導体
ペーストと、セラミックグリーンシートの圧縮変形能が
異なることから、セラミックスグリーンシートを必要枚
数重ね、積層、圧着する際に、前記サーマルビアが変形
を阻害し、圧着が十分になされず、その結果セラミック
積層基板に層間剥離（デラミネーション）が生じ、サー
マルビア間の接続不良を招き、電気抵抗の増加や伝熱性
も劣化するといった問題もあった。そこで本発明の目的
は、このような課題に対処するためになされたものであ
り、比較的小径のサーマルビアであっても、サーマルビ
ア間の接続不良による電気抵抗の増大や、伝熱性の低下
を防止することが出来るセラミック積層基板とこれを用
いたセラミック積層電子部品を提供することである。
ペーストと、セラミックグリーンシートの圧縮変形能が
異なることから、セラミックスグリーンシートを必要枚
数重ね、積層、圧着する際に、前記サーマルビアが変形
を阻害し、圧着が十分になされず、その結果セラミック
積層基板に層間剥離（デラミネーション）が生じ、サー
マルビア間の接続不良を招き、電気抵抗の増加や伝熱性
も劣化するといった問題もあった。そこで本発明の目的
は、このような課題に対処するためになされたものであ
り、比較的小径のサーマルビアであっても、サーマルビ
ア間の接続不良による電気抵抗の増大や、伝熱性の低下
を防止することが出来るセラミック積層基板とこれを用
いたセラミック積層電子部品を提供することである。
【０００９】
【課題を解決するための手段】第１の発明は、相対向す
る第１および第２の主面と当該主面間を連結する側面を
備え複数のセラミック層を積層してなるセラミック積層
基板であって、半導体素子を搭載する第１の金属導体層
と、前記第２の主面に形成された第２の金属導体層と、
前記第１の金属導体層と前記第２の金属導体層とを接続
するように連続して配置される複数のビアホールと、前
記セラミック層に形成された内部金属導体層とを具備
し、前記内部金属導体層でセラミック層毎に形成された
複数のビアホールを電気的に接続するセラミック積層基
板である。本発明において、前記第１の主面に凹部を形
成し、該凹部の底面に前記第１の金属導体層を形成し、
これに半導体素子を搭載すれば、実装基板迄の距離を短
く出来、電気抵抗の低下や伝熱性の向上において好まし
い。また、前記サーマルビアの一方の開口部面積（Ｓ
２）が他方の開口部面積（Ｓ１）より大きく略円錐形状
に構成すれば、導体ペーストの充填不良が生じにくくな
るので好ましい。第２の発明は、第１の発明のセラミッ
ク積層基板の凹部に電子部品をフェースダウン実装した
セラミック積層電子部品である。
る第１および第２の主面と当該主面間を連結する側面を
備え複数のセラミック層を積層してなるセラミック積層
基板であって、半導体素子を搭載する第１の金属導体層
と、前記第２の主面に形成された第２の金属導体層と、
前記第１の金属導体層と前記第２の金属導体層とを接続
するように連続して配置される複数のビアホールと、前
記セラミック層に形成された内部金属導体層とを具備
し、前記内部金属導体層でセラミック層毎に形成された
複数のビアホールを電気的に接続するセラミック積層基
板である。本発明において、前記第１の主面に凹部を形
成し、該凹部の底面に前記第１の金属導体層を形成し、
これに半導体素子を搭載すれば、実装基板迄の距離を短
く出来、電気抵抗の低下や伝熱性の向上において好まし
い。また、前記サーマルビアの一方の開口部面積（Ｓ
２）が他方の開口部面積（Ｓ１）より大きく略円錐形状
に構成すれば、導体ペーストの充填不良が生じにくくな
るので好ましい。第２の発明は、第１の発明のセラミッ
ク積層基板の凹部に電子部品をフェースダウン実装した
セラミック積層電子部品である。
【００１０】
【発明の実施の形態】以下、本発明の実施例について図
面を参照して具体的に説明する。図１は、本発明の一実
施例によるセラミック積層基板の要部構造を示す断面図
である。また図２は、本発明の一実施例によるセラミッ
ク積層電子部品の斜視図である。図２に示すセラミック
積層電子部品１００は、相対向する第１および第２の主
面と当該主面間を連結する側面を備えるセラミック積層
基板１と、前記第１の主面に形成された凹部１０ａ、１
０ｂと、この凹部に形成された第１の金属導体層７に実
装される半導体素子３０と、前記第１の主面に搭載され
るチップインダクタやチップコンデンサ、チップ抵抗な
どの電子部品５０を備える。セラミック積層基板１は焼
成により多層一体化された複数のセラミックス層２０、
例えば６層のセラミックス層２０ａ〜２０ｆと、前記凹
部の底面に形成され半導体を搭載する第１の金属導体層
７と、前記第２の主面に形成された第２の金属導体層８
と、前記第１の金属導体層７と前記第２の金属導体層８
とを接続する連続配置される複数のサーマルビア５と、
各セラミック層に形成された内部金属導体層６ａ〜６ｄ
と、コンデンサ素子やインダクタンス素子を構成する電
極パターン（図示せず）や、これらを電気的に接続する
接続線路、ビアホール（図示せず）が設けられ、セラミ
ックス積層基板１の第１の主面に電子部品を搭載するよ
うに形成した接続パッド（図示せず）や実装基板との接
続パッド（図示せず）と適宜電気的に接続されている。
面を参照して具体的に説明する。図１は、本発明の一実
施例によるセラミック積層基板の要部構造を示す断面図
である。また図２は、本発明の一実施例によるセラミッ
ク積層電子部品の斜視図である。図２に示すセラミック
積層電子部品１００は、相対向する第１および第２の主
面と当該主面間を連結する側面を備えるセラミック積層
基板１と、前記第１の主面に形成された凹部１０ａ、１
０ｂと、この凹部に形成された第１の金属導体層７に実
装される半導体素子３０と、前記第１の主面に搭載され
るチップインダクタやチップコンデンサ、チップ抵抗な
どの電子部品５０を備える。セラミック積層基板１は焼
成により多層一体化された複数のセラミックス層２０、
例えば６層のセラミックス層２０ａ〜２０ｆと、前記凹
部の底面に形成され半導体を搭載する第１の金属導体層
７と、前記第２の主面に形成された第２の金属導体層８
と、前記第１の金属導体層７と前記第２の金属導体層８
とを接続する連続配置される複数のサーマルビア５と、
各セラミック層に形成された内部金属導体層６ａ〜６ｄ
と、コンデンサ素子やインダクタンス素子を構成する電
極パターン（図示せず）や、これらを電気的に接続する
接続線路、ビアホール（図示せず）が設けられ、セラミ
ックス積層基板１の第１の主面に電子部品を搭載するよ
うに形成した接続パッド（図示せず）や実装基板との接
続パッド（図示せず）と適宜電気的に接続されている。
【００１１】前記内部金属導体層６（６ａ〜６ｄ）は、
図３のセラミック層の一部平面視図に示すようにセラミ
ック層２０に形成された複数のサーマルビアを電気的接
続するように広がりをもって形成されている。このよう
に構成することで、導体ペーストが十分に充填されなか
った場合や、セラミック層の積層ずれが発生しサーマル
ビア間の接続が不安定となる場合であっても、内部金属
導体層６により、導体ペーストが十分に充填された他の
サーマルビアに接続されるので、サーマルビア間の電気
的、熱的な接続が不良となることが無い。また、前記第
１の金属導体層７、第２の金属導体層８も内部金属導体
層６と同様に複数のサーマルビアを電気的接続するよう
に広がりをもって形成され、このため、第１の金属導体
層７における高周波電流を均一化でき、セラミック積層
基板１の凹部に搭載された半導体素子のグランドを安定
化できるとともに、前記半導体素子からの発熱が局所的
に偏在せず、半導体素子の動作が安定化する。
図３のセラミック層の一部平面視図に示すようにセラミ
ック層２０に形成された複数のサーマルビアを電気的接
続するように広がりをもって形成されている。このよう
に構成することで、導体ペーストが十分に充填されなか
った場合や、セラミック層の積層ずれが発生しサーマル
ビア間の接続が不安定となる場合であっても、内部金属
導体層６により、導体ペーストが十分に充填された他の
サーマルビアに接続されるので、サーマルビア間の電気
的、熱的な接続が不良となることが無い。また、前記第
１の金属導体層７、第２の金属導体層８も内部金属導体
層６と同様に複数のサーマルビアを電気的接続するよう
に広がりをもって形成され、このため、第１の金属導体
層７における高周波電流を均一化でき、セラミック積層
基板１の凹部に搭載された半導体素子のグランドを安定
化できるとともに、前記半導体素子からの発熱が局所的
に偏在せず、半導体素子の動作が安定化する。
【００１２】セラミック積層基板１は複数の厚さを有す
るセラミック層で構成される。例えば、コンデンサ素子
を構成する回路パターンが形成されるセラミック層２０
は、２０μｍ程度の厚さであり、インダクタンス素子を
構成する回路パターンや、回路素子間を接続する接続線
路等が形成されたセラミック層２０は、２００μｍ程度
の厚さを有している。コンデンサ素子を構成する回路パ
ターンが形成されるセラミック層２０は、より大容量の
コンデンサ素子を構成するように、さらに薄く形成され
る場合がある。この様に薄いセラミック層を形成するセ
ラミックスグリーンシートでは、サーマルビアによる変
形の阻害により圧着圧力に対して十分な変形量が得られ
にくく圧着が困難となる。しかしながら前記の如く内部
金属導体層６をセラミック層２０間に配置することで、
比較的均一にセラミック層２０に圧着圧力を加えること
が出来るので層間剥離（デラミネーション）が生じるこ
となく、サーマルビア間の接続も良好となる。
るセラミック層で構成される。例えば、コンデンサ素子
を構成する回路パターンが形成されるセラミック層２０
は、２０μｍ程度の厚さであり、インダクタンス素子を
構成する回路パターンや、回路素子間を接続する接続線
路等が形成されたセラミック層２０は、２００μｍ程度
の厚さを有している。コンデンサ素子を構成する回路パ
ターンが形成されるセラミック層２０は、より大容量の
コンデンサ素子を構成するように、さらに薄く形成され
る場合がある。この様に薄いセラミック層を形成するセ
ラミックスグリーンシートでは、サーマルビアによる変
形の阻害により圧着圧力に対して十分な変形量が得られ
にくく圧着が困難となる。しかしながら前記の如く内部
金属導体層６をセラミック層２０間に配置することで、
比較的均一にセラミック層２０に圧着圧力を加えること
が出来るので層間剥離（デラミネーション）が生じるこ
となく、サーマルビア間の接続も良好となる。
【００１３】前記サーマルビアは、図４にサーマルビア
部の断面拡大図として示すように、一方の開口部の面積
が他方の開口部の面積より大きくし円錐状形状に構成す
るのが好ましい。このように構成し、面積が大きい開口
部側から面積が小さい開口部に向けて導体ペーストを充
填することによって、面積が小さい開口部まで十分に充
填圧力が伝わりスルーホール内に高密度に導体ペースト
を充填することができる。また導体ペーストをスクリー
ン印刷法等でスキージを用いてサーマルビアに充填する
際に、例えばストレート形状（円柱形状）のサーマルビ
アでは印刷面の裏面側から導体ペーストがたれ、サーマ
ルビアの部分的な充填不良やスルーホール内部での局部
的な空洞化を生じさせることがある。この現象は導体ペ
ーストの備えるチクソ性にもよるが、これを防ぐには大
面積開口部の開口面積をＳ２ 、小面積開口部の開口面積
をＳ１としたとき、Ｓ２≧ 1.1Ｓ１を満足させることが
好ましい。Ｓ２がＳ１の 1.1倍未満であると、導体ペー
ストの充填性効果が選られにくく、また導体ペーストの
たれも発生しやすくなる。
部の断面拡大図として示すように、一方の開口部の面積
が他方の開口部の面積より大きくし円錐状形状に構成す
るのが好ましい。このように構成し、面積が大きい開口
部側から面積が小さい開口部に向けて導体ペーストを充
填することによって、面積が小さい開口部まで十分に充
填圧力が伝わりスルーホール内に高密度に導体ペースト
を充填することができる。また導体ペーストをスクリー
ン印刷法等でスキージを用いてサーマルビアに充填する
際に、例えばストレート形状（円柱形状）のサーマルビ
アでは印刷面の裏面側から導体ペーストがたれ、サーマ
ルビアの部分的な充填不良やスルーホール内部での局部
的な空洞化を生じさせることがある。この現象は導体ペ
ーストの備えるチクソ性にもよるが、これを防ぐには大
面積開口部の開口面積をＳ２ 、小面積開口部の開口面積
をＳ１としたとき、Ｓ２≧ 1.1Ｓ１を満足させることが
好ましい。Ｓ２がＳ１の 1.1倍未満であると、導体ペー
ストの充填性効果が選られにくく、また導体ペーストの
たれも発生しやすくなる。
【００１４】各セラミックスグリーンシートに、略円錐
形状を有するビアホールを形成するには、以下に示すよ
うな孔開け法を適用することで容易に得ることができ
る。即ち、図５に示すように大出力のレーザ光、例えば
ＣＯ２レーザ等を用いれば、セラミックスグリーンシー
トにビアホールを精度良く形成することが出来る。サー
マルビアの大面積開口部はレーザのスポット径により決
定され、小面積開口部はレーザに出力により適宜可変で
きる。セラミックスグリーンシートはキャリアフィルム
（ＰＥＴフィルム）とともに孔開けされるが、セラミッ
クスグリーンシート及び支持フィルムは可撓性を有する
ものであるから、前記孔開けの際には、非可撓性の支持
板２０２を用い、前記支持板２０２に支持フィルム２０
１一体のセラミックスグリーンシート２００を配置し、
セラミックスグリーンシート側からレーザを照射するの
が好ましい。
形状を有するビアホールを形成するには、以下に示すよ
うな孔開け法を適用することで容易に得ることができ
る。即ち、図５に示すように大出力のレーザ光、例えば
ＣＯ２レーザ等を用いれば、セラミックスグリーンシー
トにビアホールを精度良く形成することが出来る。サー
マルビアの大面積開口部はレーザのスポット径により決
定され、小面積開口部はレーザに出力により適宜可変で
きる。セラミックスグリーンシートはキャリアフィルム
（ＰＥＴフィルム）とともに孔開けされるが、セラミッ
クスグリーンシート及び支持フィルムは可撓性を有する
ものであるから、前記孔開けの際には、非可撓性の支持
板２０２を用い、前記支持板２０２に支持フィルム２０
１一体のセラミックスグリーンシート２００を配置し、
セラミックスグリーンシート側からレーザを照射するの
が好ましい。
【００１５】セラミック層が厚くなると、サーマルビア
への導体ペースト充填も困難となる。セラミック層が１
５０μｍを超える場合には、大面積開口部の開口面積Ｓ
２と小面積開口部の開口面積Ｓ１との差はＳ２≧ 1.2Ｓ
１を満足させることがより好ましい。また具体的なサー
マルビア５の開口径は、導体ペーストの充填性や電気的
な接続の確保、そして十分な伝熱性を得るためには、小
面積開口部の開口面積Ｓ１を１００μm以上にするのが
好ましい。また大面積開口部の開口面積Ｓ２はセラミッ
ク層との熱膨張係数の整合と導体ペーストの充填性から
３００μm以下にするのが好ましい。
への導体ペースト充填も困難となる。セラミック層が１
５０μｍを超える場合には、大面積開口部の開口面積Ｓ
２と小面積開口部の開口面積Ｓ１との差はＳ２≧ 1.2Ｓ
１を満足させることがより好ましい。また具体的なサー
マルビア５の開口径は、導体ペーストの充填性や電気的
な接続の確保、そして十分な伝熱性を得るためには、小
面積開口部の開口面積Ｓ１を１００μm以上にするのが
好ましい。また大面積開口部の開口面積Ｓ２はセラミッ
ク層との熱膨張係数の整合と導体ペーストの充填性から
３００μm以下にするのが好ましい。
【００１６】前記のように、セラミック層は様々な厚さ
のものが用いられるが、セラミック層が薄いものほど本
発明の効果を発揮し易い。サーマルビアの開口径Ｓ２と
の関係においては、サーマルビアの開口径Ｓ２とセラミ
ックス層２０の厚さ（ｔ）により決定されるサーマルビ
アのアスペクト比（ｔ／Ｓ１）が３以下であるのが好ま
しい。
のものが用いられるが、セラミック層が薄いものほど本
発明の効果を発揮し易い。サーマルビアの開口径Ｓ２と
の関係においては、サーマルビアの開口径Ｓ２とセラミ
ックス層２０の厚さ（ｔ）により決定されるサーマルビ
アのアスペクト比（ｔ／Ｓ１）が３以下であるのが好ま
しい。
【００１７】図１では ６層のセラミック層により構成
された多層セラミックス基板１を示したが、本発明のセ
ラミックス積層基板は、特にセラミックス層の層数に限
定されるものではなく、サーマルビアが２層以上にわた
り複数のセラミックス層に連続形成されたものであれば
よい。
された多層セラミックス基板１を示したが、本発明のセ
ラミックス積層基板は、特にセラミックス層の層数に限
定されるものではなく、サーマルビアが２層以上にわた
り複数のセラミックス層に連続形成されたものであれば
よい。
【００１８】図１に示したセラミックス積層基板１は、
半導体素子やコンデンサ素子等の電子部品を搭載すると
ともに、その一部を内蔵して高周波増幅器、ローノイズ
アンプ、ＶＣＯ、アンテナスイッチ等の機能を具備する
セラミック積層電子部品として構成される。当然前記機
能を組み合わせて前記セラミックス積層基板１に構成す
ることが可能である。
半導体素子やコンデンサ素子等の電子部品を搭載すると
ともに、その一部を内蔵して高周波増幅器、ローノイズ
アンプ、ＶＣＯ、アンテナスイッチ等の機能を具備する
セラミック積層電子部品として構成される。当然前記機
能を組み合わせて前記セラミックス積層基板１に構成す
ることが可能である。
【００１９】（実施例）次に、上述したセラミックス積
層基板１の製造方法について説明する。低温焼結セラミ
ックス材料と適量の有機バインダや有機溶剤と共に混合
し、これをキャリアフィルム２０１上にドクターブレー
ト法によってキャスティングして、セラミックグリーン
シート２００を成形した。前記キャリアフィルム２０１
は、例えばポリエステル、ポリエチレンテレフタレート
で出来ており、熱的安定性、機械的強度にすぐれてお
り、柔らかいセラミックグリーンシートを保持するのに
適している。前記低温焼結セラミックス材料として、Ａ
ｌ−Ｓｉ−Ｂａ−Ｏ系誘電体材料を用いた。セラミック
グリーンシートの厚さは、コンデンサ素子が形成される
場合にはセラミック層厚さで２５μｍとし、他の層には
１００〜１５０μｍのものを用いた。
層基板１の製造方法について説明する。低温焼結セラミ
ックス材料と適量の有機バインダや有機溶剤と共に混合
し、これをキャリアフィルム２０１上にドクターブレー
ト法によってキャスティングして、セラミックグリーン
シート２００を成形した。前記キャリアフィルム２０１
は、例えばポリエステル、ポリエチレンテレフタレート
で出来ており、熱的安定性、機械的強度にすぐれてお
り、柔らかいセラミックグリーンシートを保持するのに
適している。前記低温焼結セラミックス材料として、Ａ
ｌ−Ｓｉ−Ｂａ−Ｏ系誘電体材料を用いた。セラミック
グリーンシートの厚さは、コンデンサ素子が形成される
場合にはセラミック層厚さで２５μｍとし、他の層には
１００〜１５０μｍのものを用いた。
【００２０】キャスティングされたセラミックグリーン
シート２００をキャリアフィルム２０１ごと切断し、セ
ラミックグリーンシート２００にキャリアフィルム２０
１ごとビアホール５を形成する。ビアホール５は、図５
に示すようにセラミックスグリーンシート側からＣＯ２
レーザを照射して、照射面側の孔径がセラミック層とし
たときに０．１ｍｍ〜０．３ｍｍとなる略円錐形状を有
するビアホールを形成した。前記ビアホールをサーマル
ビアとする場合には、図６に示すように０．１５ｍｍ〜
０．３５ｍｍの等ピッチｄでサーマルビアを配置した。
次に、セラミックグリーンシート２００に形成されたビ
アホールに導体ペーストを埋込む。導体ペーストとして
は銀，銅等が用いられ、メタルマスクによるスクリーン
印刷によってビアホール部に埋込まれる。次に、セラミ
ックグリーンシート２００の表面にインダクタンス素子
やコンデンサ素子を構成する回路パターン、インダクタ
ンス素子やコンデンサ素子等を接続する接続電極を形成
するとともに、セラミックグリーンシート２００に形成
されたビアホールの内、サーマルビアとなる複数のビア
ホール５を電気的接続するように、内部金属導体層を形
成する。信号配線、及び電源配線の導体パターンを形成
する導体ペースト材はビアホール部と同じものを用い
る。
シート２００をキャリアフィルム２０１ごと切断し、セ
ラミックグリーンシート２００にキャリアフィルム２０
１ごとビアホール５を形成する。ビアホール５は、図５
に示すようにセラミックスグリーンシート側からＣＯ２
レーザを照射して、照射面側の孔径がセラミック層とし
たときに０．１ｍｍ〜０．３ｍｍとなる略円錐形状を有
するビアホールを形成した。前記ビアホールをサーマル
ビアとする場合には、図６に示すように０．１５ｍｍ〜
０．３５ｍｍの等ピッチｄでサーマルビアを配置した。
次に、セラミックグリーンシート２００に形成されたビ
アホールに導体ペーストを埋込む。導体ペーストとして
は銀，銅等が用いられ、メタルマスクによるスクリーン
印刷によってビアホール部に埋込まれる。次に、セラミ
ックグリーンシート２００の表面にインダクタンス素子
やコンデンサ素子を構成する回路パターン、インダクタ
ンス素子やコンデンサ素子等を接続する接続電極を形成
するとともに、セラミックグリーンシート２００に形成
されたビアホールの内、サーマルビアとなる複数のビア
ホール５を電気的接続するように、内部金属導体層を形
成する。信号配線、及び電源配線の導体パターンを形成
する導体ペースト材はビアホール部と同じものを用い
る。
【００２１】以上の様にしてビアホール形成、導体ペー
ストの埋込み、導体パターンの印刷を施したセラミック
グリーンシートを金型内に配置し、キャリアフィルム２
０１を付けたままセラミックグリーンシート２００を積
層し、熱圧着させ、キャリアフィルム１２をとり除く。
これを数次繰り返して積層体とした。次いで、キャリア
フィルム２０１に導体ペーストを印刷したものを準備
し、これを前記積層体に積層圧着させ、キャリアフィル
ム２０１をとり除き、第１の金属導体層７を転写した。
なお、第２の金属導体層８も同様の工法にて形成するも
のであり説明を省く。さらに、セラミック積層基板１の
凹部を構成する部分を切り抜いた、あるいは打ち抜いた
セラミックグリーンシート２００を積層し、熱圧着し、
これによりセラミックグリーンシートは一体化し、セラ
ミックグリーンシート積層体となる。そして、セッタ等
の焼成治具上に配置して、大気中で焼成した。なお導体
ペーストとしてＣｕを用いる場合には、所定のガス雰囲
気中で焼成する。このようにして、セラミックスグリー
ンシートと導体ペーストとを同時焼成することで、本発
明のセラミックス積層基板１を得た。さらに、セラミッ
クス積層基板の凹部に半導体素子を実装し樹脂封止し、
第１の主面にチップコンデンサ、チップインダクタ、チ
ップ抵抗等の電子部品を実装し、セラミック積層電子部
品として、図８の等価回路に示す高周波増幅器を作成し
た。
ストの埋込み、導体パターンの印刷を施したセラミック
グリーンシートを金型内に配置し、キャリアフィルム２
０１を付けたままセラミックグリーンシート２００を積
層し、熱圧着させ、キャリアフィルム１２をとり除く。
これを数次繰り返して積層体とした。次いで、キャリア
フィルム２０１に導体ペーストを印刷したものを準備
し、これを前記積層体に積層圧着させ、キャリアフィル
ム２０１をとり除き、第１の金属導体層７を転写した。
なお、第２の金属導体層８も同様の工法にて形成するも
のであり説明を省く。さらに、セラミック積層基板１の
凹部を構成する部分を切り抜いた、あるいは打ち抜いた
セラミックグリーンシート２００を積層し、熱圧着し、
これによりセラミックグリーンシートは一体化し、セラ
ミックグリーンシート積層体となる。そして、セッタ等
の焼成治具上に配置して、大気中で焼成した。なお導体
ペーストとしてＣｕを用いる場合には、所定のガス雰囲
気中で焼成する。このようにして、セラミックスグリー
ンシートと導体ペーストとを同時焼成することで、本発
明のセラミックス積層基板１を得た。さらに、セラミッ
クス積層基板の凹部に半導体素子を実装し樹脂封止し、
第１の主面にチップコンデンサ、チップインダクタ、チ
ップ抵抗等の電子部品を実装し、セラミック積層電子部
品として、図８の等価回路に示す高周波増幅器を作成し
た。
【００２２】本発明のセラミックス積層基板１では、サ
ーマルビア間の接続不良による電気抵抗の増大や、伝熱
性の低下を防止することが出来、このセラミックス積層
基板１を用いたセラミック積層電子部品は、半導体素子
などの回路素子の特性を劣化させること無く、優れた電
気的特性を発揮する。
ーマルビア間の接続不良による電気抵抗の増大や、伝熱
性の低下を防止することが出来、このセラミックス積層
基板１を用いたセラミック積層電子部品は、半導体素子
などの回路素子の特性を劣化させること無く、優れた電
気的特性を発揮する。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
多数のスルーホールに対して安定して導体ペーストを充
填することができると共に、スルーホール内部での局部
的な導体ペーストの充填密度不良を防止することができ
るため、接続信頼性に優れると共に低配線抵抗を有する
セラミックス積層基板を再現性よく提供することが可能
となる。
多数のスルーホールに対して安定して導体ペーストを充
填することができると共に、スルーホール内部での局部
的な導体ペーストの充填密度不良を防止することができ
るため、接続信頼性に優れると共に低配線抵抗を有する
セラミックス積層基板を再現性よく提供することが可能
となる。
【図１】 本発明のセラミック積層基板の一実施例を示
す要部断面図である。
す要部断面図である。
【図２】 本発明のセラミック積層基板を用いて作製し
たセラミック積層電子部品の一構成例を示す斜視図であ
る。
たセラミック積層電子部品の一構成例を示す斜視図であ
る。
【図３】 本発明のセラミック積層基板の一実施例での
内部金属導体層の一部平面視図である。
内部金属導体層の一部平面視図である。
【図４】 本発明のセラミック積層基板のビアホール形
成方法を説明する要部断面図である。
成方法を説明する要部断面図である。
【図５】 本発明のセラミック積層基板のビアホール部
分を拡大して示す断面図である。
分を拡大して示す断面図である。
【図６】 本発明のセラミック積層基板におけるサーマ
ルビアの配置を説明するための一部平面視図。
ルビアの配置を説明するための一部平面視図。
【図７】 本発明のセラミック積層基板の形成方法を説
明する要部断面図である。
明する要部断面図である。
【図８】 本発明のセラミック積層基板を用いて構成し
たセラミック積層電子部品の一実施例を示す等価回路で
ある。
たセラミック積層電子部品の一実施例を示す等価回路で
ある。
１ セラミック積層基板
５ ビアホール（サーマルビア）
６ 内部金属導体
７ 第１の金属導体
８ 第２の金属導体
１０ 凹部
２０ セラミック層
３０ 半導体素子
５０ 電子部品
２００ セラミックグリーンシート
２０１ キャリアフィルム
Claims (4)
- 【請求項１】 相対向する第１および第２の主面と当該
主面間を連結する側面を備え複数のセラミック層を積層
してなるセラミック積層基板であって、半導体素子を搭
載する第１の金属導体層と、前記第２の主面に形成され
た第２の金属導体層と、前記第１の金属導体層と前記第
２の金属導体層とを接続するように連続して配置される
複数のビアホールと、前記セラミック層に形成された内
部金属導体層とを具備し、前記内部金属導体層でセラミ
ック層毎に形成された複数のビアホールを電気的に接続
することを特徴とするセラミック積層基板。 - 【請求項２】 前記第１の主面に凹部を形成し、該凹部
の底面に前記第１の金属導体層を形成したことを特徴と
する請求項１に記載のセラミック積層基板。 - 【請求項３】 前記ビアホールの一方の開口部面積（Ｓ
２）が他方の開口部面積（Ｓ１）より大きく略円錐形状
であることを特徴とする請求項１又は２に記載のセラミ
ック積層基板。 - 【請求項４】 請求項１乃至３のいずれかに記載のセラ
ミック積層基板に半導体素子をフェースダウン実装した
ことを特徴とするセラミック積層電子部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002057366A JP4379769B2 (ja) | 2002-03-04 | 2002-03-04 | セラミック積層基板およびこれを用いたセラミック積層電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002057366A JP4379769B2 (ja) | 2002-03-04 | 2002-03-04 | セラミック積層基板およびこれを用いたセラミック積層電子部品 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007271395A Division JP4573185B2 (ja) | 2007-10-18 | 2007-10-18 | セラミック積層基板ならびにセラミック積層電子部品の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003258160A true JP2003258160A (ja) | 2003-09-12 |
| JP4379769B2 JP4379769B2 (ja) | 2009-12-09 |
Family
ID=28667646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002057366A Expired - Lifetime JP4379769B2 (ja) | 2002-03-04 | 2002-03-04 | セラミック積層基板およびこれを用いたセラミック積層電子部品 |
Country Status (1)
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|---|---|
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|---|---|---|---|---|
| WO2005106973A1 (ja) * | 2004-04-27 | 2005-11-10 | Kyocera Corporation | 発光素子用配線基板 |
| JP2006041242A (ja) * | 2004-07-28 | 2006-02-09 | Kyocera Corp | セラミック配線基板 |
| JP2006041230A (ja) * | 2004-07-28 | 2006-02-09 | Kyocera Corp | 発光素子用配線基板ならびに発光装置 |
| JP2006066409A (ja) * | 2004-07-28 | 2006-03-09 | Kyocera Corp | 発光素子用配線基板および発光装置ならびに発光素子用配線基板の製造方法 |
| JP2006093565A (ja) * | 2004-09-27 | 2006-04-06 | Kyocera Corp | 発光素子用配線基板ならびに発光装置およびその製造方法 |
| JP2006156447A (ja) * | 2004-11-25 | 2006-06-15 | Kyocera Corp | 発光素子用配線基板ならびに発光装置およびその製造方法 |
| WO2015004952A1 (ja) * | 2013-07-09 | 2015-01-15 | 株式会社村田製作所 | 回路基板 |
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| JPH0992753A (ja) * | 1995-09-26 | 1997-04-04 | Toshiba Corp | 多層セラミックス回路基板およびその製造方法 |
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-
2002
- 2002-03-04 JP JP2002057366A patent/JP4379769B2/ja not_active Expired - Lifetime
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| US8314346B2 (en) | 2004-04-27 | 2012-11-20 | Kyocera Corporation | Wiring board for light-emitting element |
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