JP4379769B2

JP4379769B2 - セラミック積層基板およびこれを用いたセラミック積層電子部品

Info

Publication number: JP4379769B2
Application number: JP2002057366A
Authority: JP
Inventors: 光博東口; 雄一西
Original assignee: Hitachi Metals Ltd
Current assignee: Proterial Ltd
Priority date: 2002-03-04
Filing date: 2002-03-04
Publication date: 2009-12-09
Anticipated expiration: 2022-03-04
Also published as: JP2003258160A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体などの発熱性を有する電子部品を搭載するセラミック積層基板に関する。
【０００２】
【従来の技術】
従来からプラスチックやセラミックスなどからなる回路基板の表面に、トランジスタ、ＦＥＴ、ダイオード、ＩＣ等の半導体素子や抵抗素子、コンデンサ素子、インダクタ素子などの電子部品を搭載した回路基板が知られている。この様な回路基板は、一般的に半導体素子や電子部品の機械的応力からの保護、電気的特性の向上、熱的な保護が要求されるが、最近になり、半導体素子の動作時発熱が大きくなるにつれ、前記発熱が半導体素子自身及び、他の電子部品の動作に影響を及ぼすことから、前記発熱を効率的に放熱することが回路基板の重要な課題の一つとなっている。一般的に用いられている回路基板の放熱構造としては、半導体素子が実装される回路基板に伝熱用ビアホール（以下サーマルビアと呼ぶ）を設け、前記サーマルビアを回路基板の実装面側まで延出させ、実装基板とはんだ接合して熱容量の大きな実装基板に熱を逃す構造がある。
【０００３】
上述したような高性能化された半導体素子を実装する回路基板においては、他のプラスチックなどの樹脂材料と比べ放熱性、電気的特性、信頼性等をはじめとして総合的に優れたセラミックスが、回路基板材料として多用され、前記セラミックスとして主にＡｌ₂Ｏ₃が用いられて来た。
しかしながら、近年、携帯電話などの移動体通信分野においては、前記回路基板の小型化要求が強く、さらにコンデンサ素子、インダクタ素子などの前記電子部品の一部をＬＴＣＣ（low temperature co-fired ceramics）技術により回路基板に内蔵させることが行われるようになってきた。このような回路基板では、後述するように低抵抗のＡｇやＣｕなどの導体ペーストを用いるため、焼成温度が千数百度にもなるＡｌ₂Ｏ₃を用いることができない。このため、１０００℃以下で焼結可能な低温焼結セラミックス材料を用いて構成される。
低温焼結セラミックス材料をドクターブレード等によりキャリアフィルムに塗こう形成してセラミックスグリーンシートとし、所望形状に切断した前記シートに、コンデンサ素子やインダクタンス素子を構成する所望の回路パターンをＡｇやＣｕなどの導体ペーストで形成し、さらに孔開け装置によりシートの上下を貫通するビアホールを形成する。次いで、各シートに形成したビアホールに、前記回路パターンを形成した導体パターンと同じＡｇやＣｕなどの金属を主成分とする導体ペーストを印刷充填する。このようにして形成したセラミックスグリーンシートを必要枚数重ね、積層、圧着する。その後、必要な寸法に切断し、脱脂しセラミックスグリーンシートと導体ペーストとの同時焼成を行うことによって回路基板が得られる。以下このようなＬＴＣＣ技術を用いて構成した回路基板をセラミック積層基板と呼ぶ。
【０００４】
【発明が解決しようとする課題】
ところで、前記低温焼結セラミックス材料として、例えば低誘電率（比誘電率５〜１０）のＡｌ−Ｍｇ−Ｓｉ−Ｇｄ−Ｏ系誘電体材料、Ｍｇ_２ＳＯ_４からなる結晶相とＳｉ−Ｂａ−Ｌａ−Ｂ−Ｏ系からなるガラス等からなる誘電体材料、Ａｌ−Ｓｉ−Ｓｒ−Ｏ系誘電体材料、Ａｌ−Ｓｉ−Ｂａ−Ｏ系誘電体材料、高誘電率（比誘電率５０以上）のＢｉ−Ｃａ−Ｎｂ−Ｏ系誘電体材料、等様々な材料が開発されている。セラミック積層基板には、これらの低温焼結セラミックス材料を単独で使用する場合もあるし、インダクタンス素子、コンデンサ素子を構成するセラミック層に応じて低誘電率の材料、高誘電率の材料を選択的に用いる場合もある。
【０００５】
このようなセラミック積層基板では、前記のように半導体素子からの発熱量の増大に伴って、放熱性が特に重要視されるようになってきた。しかしながら、これら低温焼結セラミックス材料は、Ａｌ₂Ｏ₃と比較し、その熱伝導度は数十分の１程度しかなく、このため半導体素子からの発熱を実装基板へ放熱するために、多くのサーマルビアを設ける必要がある。また半導体素子の特性は、その接地インダクタンスに大きく影響される。このため、十分に低い接地インダクタンス、高い放熱性を実現するため、サーマルビアを太くかつ数多く形成する必要があった。
【０００６】
このように、サーマルビアを太くかつ数多く形成すると、焼成時に低温焼結セラミックスと、１０００℃以下の比較的低融点の金属材料であるＡｇやＣｕ等の低融点金属との熱膨張係数の相違から、セラミック積層基板にそりが生じたり、サーマルビアの周辺に亀裂が生じたりするなどの問題があった。
【０００７】
またサーマルビア径を０．３ｍｍ超、０．１ｍｍ未満にすると、サーマルビアへの導体ベーストの充填不良が発生しやすいという問題がある。具体的には、多数のサーマルビアの内、一部において導体ペーストが十分に充填されなかったり、サーマビア内部で局部的な空隙が生じ、サーマルビア間の接続不良を招き、電気抵抗の増加や伝熱性も劣化する。
【０００８】
さらには、サーマルビアに充填された導体ペーストと、セラミックグリーンシートの圧縮変形能が異なることから、セラミックスグリーンシートを必要枚数重ね、積層、圧着する際に、前記サーマルビアが変形を阻害し、圧着が十分になされず、その結果セラミック積層基板に層間剥離（デラミネーション）が生じ、サーマルビア間の接続不良を招き、電気抵抗の増加や伝熱性も劣化するといった問題もあった。
そこで本発明の目的は、このような課題に対処するためになされたものであり、比較的小径のサーマルビアであっても、サーマルビア間の接続不良による電気抵抗の増大や、伝熱性の低下を防止することが出来るセラミック積層基板とこれを用いたセラミック積層電子部品を提供することである。
【０００９】
【課題を解決するための手段】
第１の発明は、複数のセラミック層を積層してなるセラミック積層基板に半導体素子を実装した電子部品であって、前記セラミック積層基板は、相対向する第１および第２の主面と当該主面間を連結する側面を備え、第１の主面に半導体素子を搭載するための第１の金属導体層を有し、前記セラミック層には内部金属導体層及び、上面の面積が底面の面積よりも小さい切頭円錐形状ビアホールを有し、第２の主面には前記内部金属導体層及び前記切頭円錐形状ビアホールを介して前記第１の金属導体層と電気的に接続する第２の金属導体層を備え、前記セラミック積層基板のセラミック層毎に設けられた複数の切頭円錐形状ビアホールは、積層方向に積み重なって放熱用のサーマルビアを構成し、前記第１の金属導体層と前記第２の金属導体層のそれぞれには、隣接するセラミック層に形成された切頭円錐形状ビアホールの小面積開口部が接続し、前記内部金属導体層を、複数のサーマルビアが電気的に接続するように広がりをもって形成するとともに、複数の半導体素子に共通のグランドとしたことを特徴とするセラミック積層電子部品である。
本発明において、前記第１の主面に凹部を形成し、該凹部の底面に前記第１の金属導体層を形成し、これに半導体素子を搭載すれば、実装基板迄の距離を短く出来、電気抵抗の低下や伝熱性の向上において好ましい。また、前記サーマルビアの一方の開口部面積（Ｓ２）が他方の開口部面積（Ｓ１）より大きく切頭円錐形状に構成すれば、導体ペーストの充填不良が生じにくくなるので好ましい。第２の発明は、第１の発明のセラミック積層基板の凹部に電子部品をフェースダウン実装したセラミック積層電子部品である。
【００１０】
【発明の実施の形態】
以下、本発明の実施例について図面を参照して具体的に説明する。
図１は、本発明の一実施例によるセラミック積層基板の要部構造を示す断面図である。また図２は、本発明の一実施例によるセラミック積層電子部品の斜視図である。図２に示すセラミック積層電子部品１００は、相対向する第１および第２の主面と当該主面間を連結する側面を備えるセラミック積層基板１と、前記第１の主面に形成された凹部１０ａ、１０ｂと、この凹部に形成された第１の金属導体層７に実装される半導体素子３０と、前記第１の主面に搭載されるチップインダクタやチップコンデンサ、チップ抵抗などの電子部品５０を備える。
セラミック積層基板１は焼成により多層一体化された複数のセラミックス層２０、例えば
６層のセラミックス層２０ａ〜２０ｆと、前記凹部の底面に形成され半導体を搭載する第１の金属導体層７と、前記第２の主面に形成された第２の金属導体層８と、前記第１の金属導体層７と前記第２の金属導体層８とを接続する連続配置される複数のサーマルビア５と、各セラミック層に形成された内部金属導体層６ａ〜６ｄと、コンデンサ素子やインダクタンス素子を構成する電極パターン（図示せず）や、これらを電気的に接続する接続線路、ビアホール（図示せず）が設けられ、セラミックス積層基板１の第１の主面に電子部品を搭載するように形成した接続パッド（図示せず）や実装基板との接続パッド（図示せず）と適宜電気的に接続されている。
【００１１】
前記内部金属導体層６（６ａ〜６ｄ）は、図３のセラミック層の一部平面視図に示すようにセラミック層２０に形成された複数のサーマルビアを電気的接続するように広がりをもって形成されている。このように構成することで、導体ペーストが十分に充填されなかった場合や、セラミック層の積層ずれが発生しサーマルビア間の接続が不安定となる場合であっても、内部金属導体層６により、導体ペーストが十分に充填された他のサーマルビアに接続されるので、サーマルビア間の電気的、熱的な接続が不良となることが無い。また、前記第１の金属導体層７、第２の金属導体層８も内部金属導体層６と同様に複数のサーマルビアを電気的接続するように広がりをもって形成され、このため、第１の金属導体層７における高周波電流を均一化でき、セラミック積層基板１の凹部に搭載された半導体素子のグランドを安定化できるとともに、前記半導体素子からの発熱が局所的に偏在せず、半導体素子の動作が安定化する。
【００１２】
セラミック積層基板１は複数の厚さを有するセラミック層で構成される。例えば、コンデンサ素子を構成する回路パターンが形成されるセラミック層２０は、２０μｍ程度の厚さであり、インダクタンス素子を構成する回路パターンや、回路素子間を接続する接続線路等が形成されたセラミック層２０は、２００μｍ程度の厚さを有している。コンデンサ素子を構成する回路パターンが形成されるセラミック層２０は、より大容量のコンデンサ素子を構成するように、さらに薄く形成される場合がある。この様に薄いセラミック層を形成するセラミックスグリーンシートでは、サーマルビアによる変形の阻害により圧着圧力に対して十分な変形量が得られにくく圧着が困難となる。
しかしながら前記の如く内部金属導体層６をセラミック層２０間に配置することで、比較的均一にセラミック層２０に圧着圧力を加えることが出来るので層間剥離（デラミネーション）が生じることなく、サーマルビア間の接続も良好となる。
【００１３】
前記サーマルビアは、図４にサーマルビア部の断面拡大図として示すように、一方の開口部の面積が他方の開口部の面積より大きくし、底面の面積が上面の面積よりも小さい切頭円錐形状に構成するのが好ましい。このように構成し、面積が大きい開口部側から面積が小さい開口部に向けて導体ペーストを充填することによって、面積が小さい開口部まで十分に充填圧力が伝わりスルーホール内に高密度に導体ペーストを充填することができる。また導体ペーストをスクリーン印刷法等でスキージを用いてサーマルビアに充填する際に、例えばストレート形状（円柱形状）のサーマルビアでは印刷面の裏面側から導体ペーストがたれ、サーマルビアの部分的な充填不良やスルーホール内部での局部的な空洞化を生じさせることがある。この現象は導体ペーストの備えるチクソ性にもよるが、これを防ぐには大面積開口部の開口面積をＳ２、小面積開口部の開口面積をＳ１としたとき、Ｓ２≧ １．１Ｓ１を満足させることが好ましい。Ｓ２がＳ１の１．１倍未満であると、導体ペーストの充填性効果が選られにくく、また導体ペーストのたれも発生しやすくなる。
【００１４】
各セラミックスグリーンシートに、切頭円錐形状を有するビアホールを形成するには、以下に示すような孔開け法を適用することで容易に得ることができる。即ち、図５に示すように大出力のレーザ光、例えばＣＯ２レーザ等を用いれば、セラミックスグリーンシートにビアホールを精度良く形成することが出来る。サーマルビアの大面積開口部はレーザのスポット径により決定され、小面積開口部はレーザに出力により適宜可変できる。セラミックスグリーンシートはキャリアフィルム（ＰＥＴフィルム）とともに孔開けされるが、セラミックスグリーンシート及び支持フィルムは可撓性を有するものであるから、前記孔開けの際には、非可撓性の支持板２０２を用い、前記支持板２０２に支持フィルム２０１一体のセラミックスグリーンシート２００を配置し、セラミックスグリーンシート側からレーザを照射するのが好ましい。
【００１５】
セラミック層が厚くなると、サーマルビアへの導体ペースト充填も困難となる。セラミック層が１５０μｍを超える場合には、大面積開口部の開口面積Ｓ２と小面積開口部の開口面積Ｓ１との差はＳ２≧ 1.2Ｓ１を満足させることがより好ましい。また具体的なサーマルビア５の開口径は、導体ペーストの充填性や電気的な接続の確保、そして十分な伝熱性を得るためには、小面積開口部の開口面積Ｓ１を１００μm以上にするのが好ましい。また大面積開口部の開口面積Ｓ２はセラミック層との熱膨張係数の整合と導体ペーストの充填性から３００μm以下にするのが好ましい。
【００１６】
前記のように、セラミック層は様々な厚さのものが用いられるが、セラミック層が薄いものほど本発明の効果を発揮し易い。サーマルビアの開口径Ｓ２との関係においては、サーマルビアの開口径Ｓ２とセラミックス層２０の厚さ（ｔ）により決定されるサーマルビアのアスペクト比（ｔ／Ｓ１）が３以下であるのが好ましい。
【００１７】
図１では６層のセラミック層により構成された多層セラミックス基板１を示したが、本発明のセラミックス積層基板は、特にセラミックス層の層数に限定されるものではなく、サーマルビアが２層以上にわたり複数のセラミックス層に連続形成されたものであればよい。
【００１８】
図１に示したセラミックス積層基板１は、半導体素子やコンデンサ素子等の電子部品を搭載するとともに、その一部を内蔵して高周波増幅器、ローノイズアンプ、ＶＣＯ、アンテナスイッチ等の機能を具備するセラミック積層電子部品として構成される。当然前記機能を組み合わせて前記セラミックス積層基板１に構成することが可能である。
【００１９】
（実施例）
次に、上述したセラミックス積層基板１の製造方法について説明する。
低温焼結セラミックス材料と適量の有機バインダや有機溶剤と共に混合し、これをキャリアフィルム２０１上にドクターブレート法によってキャスティングして、セラミックグリーンシート２００を成形した。前記キャリアフィルム２０１は、例えばポリエステル、ポリエチレンテレフタレートで出来ており、熱的安定性、機械的強度にすぐれており、柔らかいセラミックグリーンシートを保持するのに適している。前記低温焼結セラミックス材料として、Ａｌ−Ｓｉ−Ｂａ−Ｏ系誘電体材料を用いた。セラミックグリーンシートの厚さは、コンデンサ素子が形成される場合にはセラミック層厚さで２５μｍとし、他の層には１００〜１５０μｍのものを用いた。
【００２０】
キャスティングされたセラミックグリーンシート２００をキャリアフィルム２０１ごと切断し、セラミックグリーンシート２００にキャリアフィルム２０１ごとビアホール５を形成する。ビアホール５は、図５に示すようにセラミックスグリーンシート側からＣＯ２レーザを照射して、照射面側の孔径がセラミック層としたときに０．１ｍｍ〜０．３ｍｍとなる切頭円錐形状を有するビアホールを形成した。前記ビアホールをサーマルビアとする場合には、図６に示すように０．１５ｍｍ〜０．３５ｍｍの等ピッチｄでサーマルビアを配置した。次に、セラミックグリーンシート２００に形成されたビアホールに導体ペーストを埋込む。導体ペーストとしては銀，銅等が用いられ、メタルマスクによるスクリーン印刷によってビアホール部に埋込まれる。次に、セラミックグリーンシート２００の表面にインダクタンス素子やコンデンサ素子を構成する回路パターン、インダクタンス素子やコンデンサ素子等を接続する接続電極を形成するとともに、セラミックグリーンシート２００に形成されたビアホールの内、サーマルビアとなる複数のビアホール５を電気的接続するように、内部金属導体層を形成する。信号配線、及び電源配線の導体パターンを形成する導体ペースト材はビアホール部と同じものを用いる。
【００２１】
以上の様にしてビアホール形成、導体ペーストの埋込み、導体パターンの印刷を施したセラミックグリーンシート２００を、図７に示すように金型内に配置し、これにキャリアフィルム２０１を付けたままの他のセラミックグリーンシート２００を積層し、熱圧着させ、キャリアフィルム２０１をとり除く。これを数次繰り返して積層体とした。次いで、キャリアフィルム２０１に導体ペーストを印刷したものを準備し、これを前記積層体に積層圧着させ、キャリアフィルム２０１をとり除き、第１の金属導体層７を転写した。なお、第２の金属導体層８も同様の工法にて形成するものであり説明を省く。さらに、セラミック積層基板１の凹部を構成する部分を切り抜いた、あるいは打ち抜いたセラミックグリーンシート２００を積層し、熱圧着し、これによりセラミックグリーンシートは一体化し、セラミックグリーンシート積層体となる。そして、セッタ等の焼成治具上に配置して、大気中で焼成した。なお導体ペーストとしてＣｕを用いる場合には、所定のガス雰囲気中で焼成する。このようにして、セラミックスグリーンシートと導体ペーストとを同時焼成することで、本発明のセラミックス積層基板１を得た。さらに、セラミックス積層基板の凹部に半導体素子を実装し樹脂封止し、第１の主面にチップコンデンサ、チップインダクタ、チップ抵抗等の電子部品を実装し、セラミック積層電子部品として、図８の等価回路に示す高周波増幅器を作成した。
【００２２】
本発明のセラミックス積層基板１では、サーマルビア間の接続不良による電気抵抗の増大や、伝熱性の低下を防止することが出来、このセラミックス積層基板１を用いたセラミック積層電子部品は、半導体素子などの回路素子の特性を劣化させること無く、優れた電気的特性を発揮する。
【００２３】
【発明の効果】
以上説明したように、本発明によれば、多数のスルーホールに対して安定して導体ペーストを充填することができると共に、スルーホール内部での局部的な導体ペーストの充填密度不良を防止することができるため、接続信頼性に優れると共に低配線抵抗を有するセラミックス積層基板を再現性よく提供することが可能となる。
【図面の簡単な説明】
【図１】本発明のセラミック積層基板の一実施例を示す要部断面図である。
【図２】本発明のセラミック積層基板を用いて作製したセラミック積層電子部品の一構成例を示す斜視図である。
【図３】本発明のセラミック積層基板の一実施例での内部金属導体層の一部平面視図である。
【図４】本発明のセラミック積層基板のビアホール形成方法を説明する要部断面図である。
【図５】本発明のセラミック積層基板のビアホール部分を拡大して示す断面図である。
【図６】本発明のセラミック積層基板におけるサーマルビアの配置を説明するための一部平面視図。
【図７】本発明のセラミック積層基板の形成方法を説明する要部断面図である。
【図８】本発明のセラミック積層基板を用いて構成したセラミック積層電子部品の一実施例を示す等価回路である。
【符号の説明】
１セラミック積層基板
５ビアホール（サーマルビア）
６内部金属導体
７第１の金属導体
８第２の金属導体
１０凹部
２０セラミック層
３０半導体素子
５０電子部品
２００セラミックグリーンシート
２０１キャリアフィルム

Claims

複数のセラミック層を積層してなるセラミック積層基板に半導体素子を実装した電子部品であって、
前記セラミック積層基板は、相対向する第１および第２の主面と当該主面間を連結する側面を備え、第１の主面に半導体素子を搭載するための第１の金属導体層を有し、前記セラミック層には内部金属導体層及び、上面の面積が底面の面積よりも小さい切頭円錐形状ビアホールを有し、第２の主面には前記内部金属導体層及び前記切頭円錐形状ビアホールを介して前記第１の金属導体層と電気的に接続する第２の金属導体層を備え、
前記セラミック積層基板のセラミック層毎に設けられた複数の切頭円錐形状ビアホールは、積層方向に積み重なって放熱用のサーマルビアを構成し、
前記第１の金属導体層と前記第２の金属導体層のそれぞれには、隣接するセラミック層に形成された切頭円錐形状ビアホールの小面積開口部が接続し、
前記内部金属導体層を、複数のサーマルビアが電気的に接続するように広がりをもって形成するとともに、複数の半導体素子に共通のグランドとしたことを特徴とするセラミック積層電子部品。
前記セラミック積層基板のセラミック層には、インダクタンス素子やコンデンサ素子を構成する回路パターンが形成され、前記第１の主面にはチップインダクタ、チップコンデンサ、チップ抵抗の電子部品が実装されたことを特徴とする請求項１に記載のセラミック積層電子部品。
フェースダウン実装した半導体素子を備えることを特徴とする請求項１又は２に記載のセラミック積層電子部品。