JPH06310861A - セラミック多層基板におけるサーマルビアの形成方法 - Google Patents
セラミック多層基板におけるサーマルビアの形成方法Info
- Publication number
- JPH06310861A JPH06310861A JP5093485A JP9348593A JPH06310861A JP H06310861 A JPH06310861 A JP H06310861A JP 5093485 A JP5093485 A JP 5093485A JP 9348593 A JP9348593 A JP 9348593A JP H06310861 A JPH06310861 A JP H06310861A
- Authority
- JP
- Japan
- Prior art keywords
- paste
- multilayer substrate
- thermal via
- die
- ceramic multilayer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 本発明は、セラミック多層基板における放熱
用サーマルビアの製造方法に関するもので、該多層基板
焼成後に発生するサーマルビアの突出やクラックを除去
することと、ボンディング時にダイペースト中に発生す
るボイドを除去することが可能となる製法を提供するこ
とを目的とする。 【構成】 本発明は、スルーホール２を形成したグリー
ンシート１を重ね合わせて多層基板７とした後、ダイペ
ースト５を塗布し、ベアチップＩＣ６を搭載し、その
後、真空引き１１を行なって前記スルーホール内に前記
ダイペースト５を充填させるようにしたものである。
用サーマルビアの製造方法に関するもので、該多層基板
焼成後に発生するサーマルビアの突出やクラックを除去
することと、ボンディング時にダイペースト中に発生す
るボイドを除去することが可能となる製法を提供するこ
とを目的とする。 【構成】 本発明は、スルーホール２を形成したグリー
ンシート１を重ね合わせて多層基板７とした後、ダイペ
ースト５を塗布し、ベアチップＩＣ６を搭載し、その
後、真空引き１１を行なって前記スルーホール内に前記
ダイペースト５を充填させるようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、ＩＣ（半導体装置）
などを搭載し、回路パターンを印刷して電子機器として
使用されるセラミック多層基板における放熱用サーマル
ビアの製造方法に関するものである。
などを搭載し、回路パターンを印刷して電子機器として
使用されるセラミック多層基板における放熱用サーマル
ビアの製造方法に関するものである。
【０００２】
【従来の技術】前述したセラミック多層基板の放熱用サ
ーマルビアの従来の製造方法を図３に要部断面図で示
し、以下に説明する。
ーマルビアの従来の製造方法を図３に要部断面図で示
し、以下に説明する。
【０００３】まず、図３（ａ）に示すように、複数枚の
グリーンシート（周知のようにグリーンシートとは焼成
する前の一種の基板であり、低温焼成基板とも言われ、
一般にアルミナとガラスからなり、それに有機成分が加
えられており、これにパターンを印刷して焼成する）１
の所定位置にサーマルビア用スルーホール２をパンチン
グにより形成する。
グリーンシート（周知のようにグリーンシートとは焼成
する前の一種の基板であり、低温焼成基板とも言われ、
一般にアルミナとガラスからなり、それに有機成分が加
えられており、これにパターンを印刷して焼成する）１
の所定位置にサーマルビア用スルーホール２をパンチン
グにより形成する。
【０００４】次いで、図３（ｂ）に示すように、前記ス
ルーホール２に高熱伝導性サーマルビアペースト（一般
に金とガラス成分からなるペースト）を印刷により充填
した後、所定のグリーンシート１上の所定部分に信号用
のパターン４ａやワイヤボンディング用パターン４ｂな
どの印刷を行なう。
ルーホール２に高熱伝導性サーマルビアペースト（一般
に金とガラス成分からなるペースト）を印刷により充填
した後、所定のグリーンシート１上の所定部分に信号用
のパターン４ａやワイヤボンディング用パターン４ｂな
どの印刷を行なう。
【０００５】その後、図３（ｃ）に示すように、前記複
数枚のグリーンシート１を重ね合わせて熱圧着し、ラミ
ネーション（積層）を行ない、その後、バーンアウト、
焼成を行なうことで、前記高熱伝導性サーマルビアペー
スト３ａが、ひとつながりになったグリーンシート１の
スルーホール２内すべてにつながった形状に形成され、
図ではそれを３ｂと表示してある。これが放熱用サーマ
ルビアであり、それを有するセラミック多層基板７が前
記処理で図３（ｃ）のように出来上がる。
数枚のグリーンシート１を重ね合わせて熱圧着し、ラミ
ネーション（積層）を行ない、その後、バーンアウト、
焼成を行なうことで、前記高熱伝導性サーマルビアペー
スト３ａが、ひとつながりになったグリーンシート１の
スルーホール２内すべてにつながった形状に形成され、
図ではそれを３ｂと表示してある。これが放熱用サーマ
ルビアであり、それを有するセラミック多層基板７が前
記処理で図３（ｃ）のように出来上がる。
【０００６】その後、図３（ｄ）に示すように、前記セ
ラミック多層基板７上に高熱伝導性ダイペースト５を印
刷、またはディスペンサにより塗布して、半導体装置で
あるベアチップＩＣ６を所定箇所に搭載する。そして、
前記ダイペースト中のボイドなどを除去するためにスク
ラブを行なってから、熱硬化することによってＩＣ６が
セラミック多層基板７上に接着固定される。
ラミック多層基板７上に高熱伝導性ダイペースト５を印
刷、またはディスペンサにより塗布して、半導体装置で
あるベアチップＩＣ６を所定箇所に搭載する。そして、
前記ダイペースト中のボイドなどを除去するためにスク
ラブを行なってから、熱硬化することによってＩＣ６が
セラミック多層基板７上に接着固定される。
【０００７】このような構造をとることにより、動作時
にベアチップＩＣ６が発生する熱は、ベアチップＩＣ６
下面の高熱伝導性ダイペースト５、放熱用サーマルビア
３ｂを伝導していき、効率良くセラミック多層基板７下
面に実装される放熱用フィン（図示せず）により放熱す
ることが可能となる。
にベアチップＩＣ６が発生する熱は、ベアチップＩＣ６
下面の高熱伝導性ダイペースト５、放熱用サーマルビア
３ｂを伝導していき、効率良くセラミック多層基板７下
面に実装される放熱用フィン（図示せず）により放熱す
ることが可能となる。
【０００８】また、ベアチップＩＣ６と、セラミック多
層基板７との電気的接続はワイヤボンディングにより行
われ、Ａｕワイヤ８をボール状に形成し、ベアチップＩ
Ｃ６側の電極に熱、荷重、および超音波を加えて接続し
た後（１ｓｔボンド）、図３（ｄ）のようなループを形
成しながらセラミック多層基板７側のワイヤボンディン
グ用パターン４ｂに熱、荷重および超音波を加えて接続
する（２ｎｄボンド）。
層基板７との電気的接続はワイヤボンディングにより行
われ、Ａｕワイヤ８をボール状に形成し、ベアチップＩ
Ｃ６側の電極に熱、荷重、および超音波を加えて接続し
た後（１ｓｔボンド）、図３（ｄ）のようなループを形
成しながらセラミック多層基板７側のワイヤボンディン
グ用パターン４ｂに熱、荷重および超音波を加えて接続
する（２ｎｄボンド）。
【０００９】
【発明が解決しようとする課題】しかしながら、上記放
熱用サーマルビア製造方法では高熱伝導性サーマルビア
ペースト３ａを各層ごとに印刷、積層することによりサ
ーマルビア３ｂを形成したので、基板層数が多くなるに
従い、該高熱伝導性サーマルビアペースト３ａが過充填
の状態となり、シートとペーストの収縮率差が大きくな
って、基板焼成後では図４のように基板に対しサーマル
ビアが突出してしまい、しかも図中３ｃ，３ｄのように
突出高さがばらついてしまうという問題点や、サーマル
ビア周辺部のマイクロクラック１ａ，１ｂが発生すると
いう問題点があった。
熱用サーマルビア製造方法では高熱伝導性サーマルビア
ペースト３ａを各層ごとに印刷、積層することによりサ
ーマルビア３ｂを形成したので、基板層数が多くなるに
従い、該高熱伝導性サーマルビアペースト３ａが過充填
の状態となり、シートとペーストの収縮率差が大きくな
って、基板焼成後では図４のように基板に対しサーマル
ビアが突出してしまい、しかも図中３ｃ，３ｄのように
突出高さがばらついてしまうという問題点や、サーマル
ビア周辺部のマイクロクラック１ａ，１ｂが発生すると
いう問題点があった。
【００１０】また、サーマルビア上にベアチップＩＣ６
をダイボンディングする場合、サーマルビアの突出、お
よび突出高さのばらつきにより、ダイペースト中に多数
のボイドが発生してしまい、サーマルビアの放熱効果が
減少するという問題点があった。
をダイボンディングする場合、サーマルビアの突出、お
よび突出高さのばらつきにより、ダイペースト中に多数
のボイドが発生してしまい、サーマルビアの放熱効果が
減少するという問題点があった。
【００１１】この発明は、以上述べたセラミック多層基
板焼成後に発生するサーマルビアの突出や、サーマルビ
ア周辺部に発生するマイクロクラックを除去する事がで
き、さらにベアチップＩＣダイボンディング時に、ダイ
ペースト中に発生するボイドを除去する事が可能になる
セラミック多層基板のサーマルビア製造方法を提供する
事を目的とする。
板焼成後に発生するサーマルビアの突出や、サーマルビ
ア周辺部に発生するマイクロクラックを除去する事がで
き、さらにベアチップＩＣダイボンディング時に、ダイ
ペースト中に発生するボイドを除去する事が可能になる
セラミック多層基板のサーマルビア製造方法を提供する
事を目的とする。
【００１２】
【課題を解決するための手段】前記目的達成のため、こ
の発明は、セラミック多層基板のサーマルビア製造方法
において、サーマルビア用のスルーホールを形成し、そ
の後ベアチップＩＣ搭載部にベアチップＩＣの外形より
多少大きめの外形でダイペーストの拡がり防止用ダムを
設け、その後ダム内に高熱伝導性のダイペーストを塗布
し、ベアチップＩＣを搭載後、セラミック多層基板下面
からスルーホール部を充分に真空引きし、前記スルーホ
ール内に塗布されたダイペーストを充填し、その後ダイ
ペーストを硬化して、サーマルビアを製造するようにし
たものである。
の発明は、セラミック多層基板のサーマルビア製造方法
において、サーマルビア用のスルーホールを形成し、そ
の後ベアチップＩＣ搭載部にベアチップＩＣの外形より
多少大きめの外形でダイペーストの拡がり防止用ダムを
設け、その後ダム内に高熱伝導性のダイペーストを塗布
し、ベアチップＩＣを搭載後、セラミック多層基板下面
からスルーホール部を充分に真空引きし、前記スルーホ
ール内に塗布されたダイペーストを充填し、その後ダイ
ペーストを硬化して、サーマルビアを製造するようにし
たものである。
【００１３】
【作用】前述したように、この発明によれば、セラミッ
ク多層基板へ放熱用サーマルビアを製造する際に、サー
マルビア用スルーホールを形成し、焼成を行った後、サ
ーマルビア用スルーホールに高熱伝導性ダイペースト、
あるいは高熱伝導性サーマルビアペーストをディスペン
サ、または厚膜印刷を用い充填することでサーマルビア
を形成したため、各ペーストの過充填を防止し、基板焼
成時の誘電体材料であるグリーンシートの収縮率と、高
熱伝導性サーマルビアペーストの収縮率が不整合である
ために発生する基板焼成後のサーマルビア突出や、サー
マルビア周辺部のマイクロクラックを防止できる。
ク多層基板へ放熱用サーマルビアを製造する際に、サー
マルビア用スルーホールを形成し、焼成を行った後、サ
ーマルビア用スルーホールに高熱伝導性ダイペースト、
あるいは高熱伝導性サーマルビアペーストをディスペン
サ、または厚膜印刷を用い充填することでサーマルビア
を形成したため、各ペーストの過充填を防止し、基板焼
成時の誘電体材料であるグリーンシートの収縮率と、高
熱伝導性サーマルビアペーストの収縮率が不整合である
ために発生する基板焼成後のサーマルビア突出や、サー
マルビア周辺部のマイクロクラックを防止できる。
【００１４】また塗布した各ペーストを裏面から真空引
きすることで、各ペースト中のボイドがスムーズに抜
け、ダイボンディング接合部のボイドレスが可能にな
る。
きすることで、各ペースト中のボイドがスムーズに抜
け、ダイボンディング接合部のボイドレスが可能にな
る。
【００１５】
【実施例】図１に本発明の第１の実施例の製造方法を工
程順に断面図で示し、以下に説明する。
程順に断面図で示し、以下に説明する。
【００１６】まず、図１（ａ）に示すように、従来同
様、複数枚のグリーンシート（従来の技術で説明したよ
うにアルミナ、ガラス、有機成分などからなる誘電体材
料である）１の所定位置にサーマルビア用スルーホール
２をパンチング技術により形成する。
様、複数枚のグリーンシート（従来の技術で説明したよ
うにアルミナ、ガラス、有機成分などからなる誘電体材
料である）１の所定位置にサーマルビア用スルーホール
２をパンチング技術により形成する。
【００１７】その後、図１（ｂ）に示すように、所定の
グリーンシート１上の所定部分に信号用パターン４ａや
ワイヤボンディング用パターン４ｂなどを、厚膜印刷技
術により形成し、乾燥処理を行なう。その後、各グリー
ンシート１を重ね合わせて熱圧着、ラミネーションを行
ない、バーンアウトし、焼成を行なってセラミック多層
基板７を形成する。
グリーンシート１上の所定部分に信号用パターン４ａや
ワイヤボンディング用パターン４ｂなどを、厚膜印刷技
術により形成し、乾燥処理を行なう。その後、各グリー
ンシート１を重ね合わせて熱圧着、ラミネーションを行
ない、バーンアウトし、焼成を行なってセラミック多層
基板７を形成する。
【００１８】この多層基板７上に、後工程で搭載するベ
アチップＩＣ６の外形より多少大きめの外形でレジス
ト、または厚膜用ガラスペーストをディスペンサ、（ま
たは厚膜印刷）で塗布し、硬化または焼成を行なってダ
イペースト拡がり防止用ダム９を形成する。このダム９
は、後工程で真空引きする前に塗布したダイペースト５
がワイヤボンディング用パターン（電極）４ｂなどへ流
れるのを防ぐ。
アチップＩＣ６の外形より多少大きめの外形でレジス
ト、または厚膜用ガラスペーストをディスペンサ、（ま
たは厚膜印刷）で塗布し、硬化または焼成を行なってダ
イペースト拡がり防止用ダム９を形成する。このダム９
は、後工程で真空引きする前に塗布したダイペースト５
がワイヤボンディング用パターン（電極）４ｂなどへ流
れるのを防ぐ。
【００１９】その後、図１（ｃ）に示すように、高熱伝
導性ダイペースト５を、ディスペンサ、または厚膜印刷
により塗布する。その塗布量は、ダイボンディングに必
要なペースト量にスルーホール部２充填分のペーストを
加えた量である。
導性ダイペースト５を、ディスペンサ、または厚膜印刷
により塗布する。その塗布量は、ダイボンディングに必
要なペースト量にスルーホール部２充填分のペーストを
加えた量である。
【００２０】その後、図１（ｄ）のように、前記多層基
板７上の所定位置にベアチップＩＣ６を搭載し、該多層
基板７を焼結金属製ステージ１０上に固定して、前記ス
テージ１０より真空引き１１を、ダイペースト５が完全
に前記スルーホール２内に充填するまで行なう。その
後、ダイペースト５の硬化を行なうことにより、ＩＣ６
のダイボンディングが完了し、同時にサーマルビア用ス
ルーホール２内に充填されたダイペースト５が硬化す
る。その後ワイヤボンディングすることは従来例と同じ
であるので説明は省略する。
板７上の所定位置にベアチップＩＣ６を搭載し、該多層
基板７を焼結金属製ステージ１０上に固定して、前記ス
テージ１０より真空引き１１を、ダイペースト５が完全
に前記スルーホール２内に充填するまで行なう。その
後、ダイペースト５の硬化を行なうことにより、ＩＣ６
のダイボンディングが完了し、同時にサーマルビア用ス
ルーホール２内に充填されたダイペースト５が硬化す
る。その後ワイヤボンディングすることは従来例と同じ
であるので説明は省略する。
【００２１】図２は本発明の第２の実施例の製造工程を
示す断面図であり、以下に順を追って説明する。
示す断面図であり、以下に順を追って説明する。
【００２２】まず、図２（ａ）に示すように、第１の実
施例と同様、複数枚のグリーンシート１にスルーホール
２を形成した後、図２（ｂ）のように、信号配線用パタ
ーン４ａやワイヤボンディング用パターン４ｂなどを印
刷、乾燥し、その後、各グリーンシート１を重ね合わ
せ、ラミネーションを行なってバーンアウト、焼成して
セラミック多層基板７を形成する。ここまでは、第１の
実施例と同じである。
施例と同様、複数枚のグリーンシート１にスルーホール
２を形成した後、図２（ｂ）のように、信号配線用パタ
ーン４ａやワイヤボンディング用パターン４ｂなどを印
刷、乾燥し、その後、各グリーンシート１を重ね合わ
せ、ラミネーションを行なってバーンアウト、焼成して
セラミック多層基板７を形成する。ここまでは、第１の
実施例と同じである。
【００２３】次いで、図２（ｃ）に示すように、高熱伝
導性サーマルビアペースト３ａを、グリーンシート１を
重ね合わせ形成された前記多層基板７全部を通して形成
されている前記スルーホール２上に厚膜印刷、またはデ
ィスペンサにより供給し、その後、その多層基板７を、
焼結金属製ステージ１０上に固定し、そのステージ１０
の下面より真空引き１１を行ない、前記サーマルビアペ
ースト３ａを前記スルーホール２内に充分に充填する。
導性サーマルビアペースト３ａを、グリーンシート１を
重ね合わせ形成された前記多層基板７全部を通して形成
されている前記スルーホール２上に厚膜印刷、またはデ
ィスペンサにより供給し、その後、その多層基板７を、
焼結金属製ステージ１０上に固定し、そのステージ１０
の下面より真空引き１１を行ない、前記サーマルビアペ
ースト３ａを前記スルーホール２内に充分に充填する。
【００２４】次いで、図２（ｄ）に示すように、前記サ
ーマルビアペースト３ａの焼成を行なって、サーマルビ
ア３ｂを形成する。その後、前記多層基板７上に高熱伝
導性ダイペースト５を印刷、またはディスペンサにより
塗布し、その上の所定位置にベアチップＩＣ６を搭載
し、ダイペースト５中のボイドなどを除去するためのス
クラブを行なってから、熱硬化する。これでＩＣ６が多
層基板７上にダイボンディングされる。その後、ワイヤ
ボンディングすることは第１の実施例、従来例と同じで
あるので説明は省略する。
ーマルビアペースト３ａの焼成を行なって、サーマルビ
ア３ｂを形成する。その後、前記多層基板７上に高熱伝
導性ダイペースト５を印刷、またはディスペンサにより
塗布し、その上の所定位置にベアチップＩＣ６を搭載
し、ダイペースト５中のボイドなどを除去するためのス
クラブを行なってから、熱硬化する。これでＩＣ６が多
層基板７上にダイボンディングされる。その後、ワイヤ
ボンディングすることは第１の実施例、従来例と同じで
あるので説明は省略する。
【００２５】
【発明の効果】以上詳細に説明したように、この発明に
よればセラミック多層基板へ放熱用サーマルビアを製造
する際に、サーマルビア用スルーホールを形成し、焼成
を行った後、サーマルビア用スルーホールに高熱伝導性
ダイペースト、あるいは高熱伝導性サーマルビアペース
トをディスペンサ、または厚膜印刷を用い充填すること
でサーマルビアを形成したため、各ペーストの過充填を
防止し、基板焼成時の誘電体材料であるグリーンシート
の収縮率と、高熱伝導性サーマルビアペーストの収縮率
が不整合であるために発生する基板焼成後のサーマルビ
ア突出や、サーマルビア周辺部のマイクロクラックを防
止する事が期待できる。
よればセラミック多層基板へ放熱用サーマルビアを製造
する際に、サーマルビア用スルーホールを形成し、焼成
を行った後、サーマルビア用スルーホールに高熱伝導性
ダイペースト、あるいは高熱伝導性サーマルビアペース
トをディスペンサ、または厚膜印刷を用い充填すること
でサーマルビアを形成したため、各ペーストの過充填を
防止し、基板焼成時の誘電体材料であるグリーンシート
の収縮率と、高熱伝導性サーマルビアペーストの収縮率
が不整合であるために発生する基板焼成後のサーマルビ
ア突出や、サーマルビア周辺部のマイクロクラックを防
止する事が期待できる。
【００２６】また塗布した各ペーストを裏面から真空引
きすることで、各ペースト中のボイドがスムーズに抜
け、ダイボンディング接合部のボイドレスが可能になる
ことから、良好な放熱効果が期待される。
きすることで、各ペースト中のボイドがスムーズに抜
け、ダイボンディング接合部のボイドレスが可能になる
ことから、良好な放熱効果が期待される。
【図面の簡単な説明】
【図１】本発明の第１の実施例説明図
【図２】本発明の第２の実施例説明図
【図３】従来技術説明図
【図４】問題点説明図
１ グリーンシート ２ スルーホール ４ａ 信号用配線パターン ４ｂ ワイヤボンディング用パターン ５ ダイペースト ６ ベアチップＩＣ ９ ダイペースト拡がり防止用ダム １０ 焼結金属製ステージ １１ 真空引き
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12
Claims (2)
- 【請求項１】 （ａ）セラミック多層基板の構成要素で
ある複数枚のグリーンシートの所定位置にスルーホール
を形成し、そのグリーンシートを重ね合わせて焼成する
工程、 （ｂ）前記構造の上の所定位置に、後工程で形成するダ
イペーストの拡がりを防止するダムを形成する工程、 （ｃ）前記構造の上に、ダイペーストを塗布して、その
上に所定部品を搭載し、その後、この構造の下面より真
空引きを行なって、前記ダイペーストを前記スルーホー
ル内に充填、硬化させることにより、サーマルビア形成
と、搭載した部品のダイボンディングを同時に行う工
程、 以上の工程を含むことを特徴とするセラミック多層基板
におけるサーマルビアの形成方法。 - 【請求項２】 （ａ）セラミック多層基板の構成要素で
ある複数枚のグリーンシートの所定位置にスルーホール
を形成し、そのグリーンシートを重ね合わせて焼成する
工程、 （ｂ）前記構造の上に、サーマルビアペーストを塗布
し、その構造の下面より真空引きを行なって、前記スル
ーホール内に前記ペーストを充填し、焼成を行なう工
程、 以上の工程を含むことを特徴とするセラミック多層基板
におけるサーマルビアの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5093485A JPH06310861A (ja) | 1993-04-21 | 1993-04-21 | セラミック多層基板におけるサーマルビアの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5093485A JPH06310861A (ja) | 1993-04-21 | 1993-04-21 | セラミック多層基板におけるサーマルビアの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310861A true JPH06310861A (ja) | 1994-11-04 |
Family
ID=14083654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5093485A Pending JPH06310861A (ja) | 1993-04-21 | 1993-04-21 | セラミック多層基板におけるサーマルビアの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310861A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08148839A (ja) * | 1994-11-21 | 1996-06-07 | Nippondenso Co Ltd | 混成集積回路装置 |
| JP2006216729A (ja) * | 2005-02-03 | 2006-08-17 | Fuji Electric Device Technology Co Ltd | 半導体装置及びその製造方法 |
| JP2010212723A (ja) * | 2010-05-17 | 2010-09-24 | Fuji Electric Systems Co Ltd | 半導体装置の製造方法 |
| CN103715155A (zh) * | 2013-12-31 | 2014-04-09 | 日月光半导体(上海)有限公司 | 包含封装基板的集成电路 |
| US9484282B2 (en) | 2007-10-25 | 2016-11-01 | Rohm Co., Ltd. | Resin-sealed semiconductor device |
-
1993
- 1993-04-21 JP JP5093485A patent/JPH06310861A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08148839A (ja) * | 1994-11-21 | 1996-06-07 | Nippondenso Co Ltd | 混成集積回路装置 |
| JP2006216729A (ja) * | 2005-02-03 | 2006-08-17 | Fuji Electric Device Technology Co Ltd | 半導体装置及びその製造方法 |
| US7781258B2 (en) | 2005-02-03 | 2010-08-24 | Fuji Electric Systems Co., Ltd. | Manufacturing method of semiconductor device |
| JP4600065B2 (ja) * | 2005-02-03 | 2010-12-15 | 富士電機システムズ株式会社 | 半導体装置及びその製造方法 |
| US9484282B2 (en) | 2007-10-25 | 2016-11-01 | Rohm Co., Ltd. | Resin-sealed semiconductor device |
| JP2010212723A (ja) * | 2010-05-17 | 2010-09-24 | Fuji Electric Systems Co Ltd | 半導体装置の製造方法 |
| CN103715155A (zh) * | 2013-12-31 | 2014-04-09 | 日月光半导体(上海)有限公司 | 包含封装基板的集成电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3173410B2 (ja) | パッケージ基板およびその製造方法 | |
| EP0481472B1 (en) | Multilayer printed wiring board and process for manufacturing the same | |
| JP3531573B2 (ja) | 積層型セラミック電子部品およびその製造方法ならびに電子装置 | |
| JP3173439B2 (ja) | セラミック多層基板及びその製造方法 | |
| US6930257B1 (en) | Integrated circuit substrate having laminated laser-embedded circuit layers | |
| JP3988227B2 (ja) | 半導体チップ搭載用基板の製造法および半導体装置 | |
| JPH0235466B2 (ja) | ||
| JPH07176864A (ja) | 多層セラミック基板の製造方法 | |
| US11139230B2 (en) | Flip-chip package substrate and method for preparing the same | |
| JPH06310861A (ja) | セラミック多層基板におけるサーマルビアの形成方法 | |
| JPH11121527A (ja) | ベアチップ実装方法およびセラミック基板の製造方法およびセラミック基板ならびに半導体装置 | |
| JPH0983141A (ja) | セラミック多層基板の製造方法 | |
| JP3618060B2 (ja) | 半導体素子搭載用配線基板およびこれを用いた半導体装置 | |
| JP2000252407A (ja) | マルチチップモジュール | |
| JP2001267744A (ja) | 積層型セラミック電子部品およびその製造方法、積層型セラミック電子部品を得るための生の積層体、ならびに電子装置 | |
| JPH0982835A (ja) | 回路基板および多層回路基板 | |
| JP3502749B2 (ja) | 半導体装置 | |
| JPH0621108A (ja) | セラミック多層基板へのベアチップｉｃの実装構造 | |
| JP2001160681A (ja) | 多層セラミック基板およびその製造方法 | |
| JPH09260540A (ja) | 半導体用パッケージ基体の製造方法 | |
| TWI233672B (en) | High density substrate for flip chip | |
| JP2883458B2 (ja) | 混成集積回路用配線板の製造方法 | |
| JP2004095753A (ja) | 多層セラミック基板の製造方法 | |
| JPH11274372A (ja) | 半導体装置及びその半導体パッケージ | |
| TWI233671B (en) | Flip chip BGA |