JPH0235466B2 - - Google Patents

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JPH0235466B2
JPH0235466B2 JP60006050A JP605085A JPH0235466B2 JP H0235466 B2 JPH0235466 B2 JP H0235466B2 JP 60006050 A JP60006050 A JP 60006050A JP 605085 A JP605085 A JP 605085A JP H0235466 B2 JPH0235466 B2 JP H0235466B2
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terminals
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Furanshisu Aanorudo Ansonii
Furiidoritsuchi Shumetsukenbetsuchaa Aanorudo
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体パツケージ用誘電体基板に金
属性（メタラジー）相互接続組織を形成するこ
と、さらに具体的に言えば多層セラミツク基板に
高密度の相互接続端子（フアンアウト）のパター
ンを形成することに関するものである。
〔従来技術〕
将来の半導体パツケージは、単一の基板に、そ
それぞれ数百個の回路を含む高度集積された半導
体装置を数多く取りつけ、これらの装置を相互接
続して機能的システムにすることが要求される。
それには、パツケージ基板の面積を、現在一般に
使用されているパツケージ基板に比べて著しく増
大して配線密度を増し、半導体装置への接続用に
密な間隔で配置された結合端子を沢山設けること
が必要である。将来の高密度パツケージ要件を充
たすことができる可能性のある構造は、多層セラ
ミツク基板である。この構造は、米国特許第
4245273号に詳しく記載されている。この基板に
は、金属線が埋め込まれ、非常に複雑な配線相互
接続が可能となつている。その基本的プロセス
は、粒状セラミツク材料、樹脂接着剤、接着剤用
溶剤のセラミツク・スラリを作つて、このスラリ
をドクタ・ブレード処理し、乾燥してセラミツ
ク・グリーン・シートを生成し、グリーン、シー
トに穴をあけて導線をスクリーン印刷し、シート
を張り合せて、焼結することからなつている。
〔発明が解決しようとする問題点〕
集積回路装置は、高密度で大型になりつつあ
り、そのためにより多くの端子が必要とされ、そ
の端子間の間隔も密になつてきている。はんだ接
合法を用いた通常の多層セラミツク基板では、一
番上の層は半導体デバイスの端子構造に合つた穴
あきバイア構造を備えている。相互接続導体は下
の層に設けられる。しかし、バイア・ホールが密
な間隔のとき、バイア中の導体材料と基板のセラ
ミツク材料の熱膨張率が異なるために、焼結中に
バイアの間に亀裂ができることがある。これは収
率の損失をもたらし、また初期短絡が起こらない
場合は将来問題を起こす可能性がある。その上、
多数の端子を密な間隔で配置するには、金属で相
互接続（フアンアント）を実現するためには多く
の層が必要となつて基板のコストが大幅に増す。
米国特許第3968193号によつて示唆されるよう
に、基板上面に端子のついた表面相互接続導体パ
ターンを実現することが知られている。この１層
または多層からなる表面相互接続導体組織は基板
を焼結した後、マスクを通してまたはフオトリソ
グラフイ技術を使つてスクリーン印刷することに
よつて実現できる。しかし、焼結中に基板は約17
％収縮する。この収縮は、未焼結の基板を収縮分
だけ大きく設計することによつて対応できる。こ
の収縮は必ずしも基板の全領域で均一ではない。
大きくまたはより小さく収縮るす領域がでてき
て、表面上のバイアのパターンが歪んでしまうこ
とがある。スクリーン印刷マスクまたはレジスト
露出マスクをバイアの位置に整合できなくなるこ
ともある。バイアは、基板の内部層に設けた金属
性導体との接触が確立されるように接続しなけれ
ばならない。バイアが小さくなり、シートが大き
くなるにつれて、この問題は一層重大になる。
したがつて、内部層に設けた金属性の相互接続
導体に相互接続された表面層の相互接続端子パタ
ーンをもつ、半導体パツケージ基板を形成する方
法を提供することが、本発明の一目的である。
他の目的は、内部層に設けた金属性導体に相互
接続された入出力相互接続端子パターンを表面に
持つ基板を提供することである。
他の目的は、一番上の層にバイアを密接配置す
ること必要とせず、表面の相互接続導体パターン
と接触させる相互接続導体を内部の層に設けた実
際的で信頼できる方式を提供する、半導体デバイ
スに接続するための密な間隔の端子パターンおよ
び金属性相互接続導体パターンを基板上に形成す
る方法を提供することである。
〔問題点を解決するための手段〕
上記の目的にもとづき、集積回路半導体デバイ
スを支持基板に電気的に接続するための高密度相
互接続パターンを形成するための本発明の方法
は、未焼結のグリーン・セラミツク基板の外表面
に導電性金属ペーストで充填されたバイアのマト
リツクスを設け且つ内部の層に相互接続導体を設
けること、該グリーン・セラミツク・シートの頂
面に前記バイアの間に散在する凹んだ領域を形成
し、且つこの凹んだ領域に接合され一般に外一方
の複数地点に拡がる相互接続導体（フアンアウ
ト）構造を形成する凹んだ線を形成すること、凹
んだ領域と凹んだ線を導電性金属ペーストで充填
すること、基板の頂面に凹んだ線を覆うがバイア
と凹んだ領域は露出したままにしておく、セラミ
ツク材料の誘電層をスクリーン印刷すること、お
よび基板を焼結することである。
本発明の多層セラミツク・モジユール用基板
は、内部の層に金属性の相互接続導体を備えた多
層セラミツク基板、間隔を置いて頂面にマトリツ
クス状に配置された複数のバイア、基板頂面の外
縁寄りに設けた複数の別のバイア、上記マトリツ
クス状に配置された複数のバイアに対して間隔を
保つてマトリツクス状に配置され、全体として相
互接続ターミナル構造を画定している複数の相対
的に小さな凹んだ領域、それぞれ一端がマトリツ
クスの凹んだ領域で終り、他端が外縁寄りに設け
た別の一つのバイアで終つている基板表面の複数
の凹んだ線、凹んだ線および凹んだ領域に寸着さ
れて表面の相互接続導体パターンを形成する導電
性金属材料、バイア・マトリツクスの各バイアお
よび凹んだ領域のマトリツクスの金属を充填され
た各凹んだ領域の上に開口を備えた誘電層、およ
びそれぞれバイア・ホール・マトリツクスのある
バイアおよび凹んだ領域のマトリツクスのある凹
んだ領域の上にある複数のターミナル・パツドを
含んでいる。
〔実施例〕
ここで図面を参照すると、第１図には、多層セ
ラミツク基板中に高密度の金属性導体組織を形成
するための、本発明にもとづく方法のステツプを
示すフローチヤートが示してある。ブロツク10
は、未焼結セラミツク基板を用意することを指示
しいる。このセラミツク基板、できれば多層セラ
ミツク基板の基本構造は通常のものである。ブロ
ツク12では、通常の間隔で穿孔されたバイアの他
に、一番上の層の表面に追加のパツドと導線を設
け、良好な実施例の一番上の層の表面の一部分が
第２図で基板２として示してある。半導体デバイ
スに接続するためのターミナル・パツド接続部
は、行と列のマトリツクスとして配列された円形
バイア２２と、バイア・マトリツクスの間に散在
する凹んだ領域２４のマトリツクスから構成され
る。第３図にもつとはつきりと示されているよう
に、バイア２２に対する相互接続導体は、パツ
ド・ターミナル・マトリツクス構造の縁部の周り
に１行または数行に並べられた一連のバイア２６
で終つている。第３図からわかるように、バイア
２２は下方に伸びてセラミツク層２８と３０を通
過し、そこで金属性ストライプ３２に接合され、
このストライプはバイア２６に接続され、バイア
２６は基板表面のパツド３８で終つている。基板
２０の内部層に設けた相互接続導体は、もつと多
くまたは少しの層を通つて伸びることができ、通
常は別の層でＸ方向とＹ方向の両方に伸びること
ができる。周知のように、バイア２６と切断可能
なストライプ３６とパツド３８の組合せは、一般
に配線変更用（エンジニアリング・チエンジ）パ
ツドと呼ばれているものである。使用の際には線
部分３６を切断して、パツド３８から適当な他の
端子まで適当に接続して、内部の層の相互接続導
体の欠陥を矯正しまたは配線を変更することがで
きる。未焼結基板２０も用いた重要な点は、パツ
ド２４に対して中間接続がなされるので、バイア
２２の密度が入出力結線のパツドの密度よりも小
さくなることである。本発明の表面層の相互接続
導体構造は、パツド２４とパツド４２に接合され
た表面線４０を含む表面の層の相互接続導体から
構成されている。第３図に示されているように、
バイア４４は下法に通じて基板２０中に入り、基
板の内部の層の導体と相互接続されている。スト
ライプ４０を切断したり、パツド４２が接着され
たワイヤでパツド４２を接合したりすることによ
つて、表面層の相互接続パターンに技術変更を加
えることもできる。
基板２０上に表面相互接続導体を形成するた
め、基板に凹んだ表面領域２４と凹んだ線４０の
パターンを作る。基板はグリーン・シートであ
り、変形可能なので凹ませることが可能である。
また、基板はグリーン・シートでまた通常の焼結
操作によつて変形していないので、凹みを作るこ
とが可能である。この凹みは、バイア４２やバイ
ア２２間に保たれる適正な間隔など基板上の他の
表面の形状と位置合わせすることができる。凹ん
だ表面形状は、所望の凹んだ形とは逆のパターン
で浮き出した領域と線を含む押型（ダイ）を作る
ことによつて形成できる。押型は、フオトリング
ライフなど通常の金属成形法で盛り上げるべき領
域の上にパターンを形成し、次に金属エツチン
グ・スパツタ・エツチング、電解金属除去法など
の金属除去操作を行うことによつて生成できる。
パターンと逆の形の浮上つた線が形成された押型
を基板上に置き、ラミネーシヨン・プレスなど適
当な圧力・温度印加技術によつてそれを内側に押
し込んで、凹んだ領域２４，４２と凹んだ線４０
を形成する。また、電子線、レーザーなどで基板
の表面を腐食しても、凹みを形成する事ができ
る。
線の形、幅、深さは、基板とシートの関連寸法
と整合するどんな寸法にしてもよい。できれば、
線と領域の深さは0.0076〜0.05mmにするとよい。
凹んだ線の幅は0.013〜0.05mm、できれば0.025〜
0.05mmにする。線の幅と深さの比は、できれば
２：１〜１：１のオーダーとする。
ブロツク14は、本発明の方法の次のステツプ
が、凹んだパターンすなわち凹んだ領域２４と凹
んだ線４０に導電性ペーストを充填することであ
ることを示している。基板がアルミナなど高い焼
結温度を必要とする材料でできている場合、導電
性ペーストは耐火金属製でなければならない。基
本的に粒状耐火金属すなわちMo、Ｗ、又はTaか
らなり、樹脂と樹脂用溶剤および希望するなら可
塑剤を加えたペーストがよく知られている。しか
し、基板材料がアルミナほどは焼結温度の高くな
いガラス・セラミツク材料の場合は、導電性の高
い銅などの他の適当な金属を使用することができ
る。何れにせよ。凹んだパターンに塗布する導電
性ペーストは、その後の焼結操作に耐えることが
できなければならない。ペーストは、例えば凹み
にペーストを選択的に付着させる適当な装置で基
板表面に塗りこむなど、適当などんな方法で付着
してもよい。凹みにペーストを付着するためのよ
り勝れた方法は、まず基板表面に薄いプラスチツ
ク膜を付着しておいてその上から凹みを形成する
ことである。プラスチツク膜があると、凹みに導
電性材料を付着しやすくなる。基板の凹みに導電
性ペーストを付える方法は、IBM社のTDB、
Apr.1974 P.3561に詳しく記載されている。この
方法では、セラミツク・スラリをドクタ・ブレー
ドするためのコーテイング・ベースとして使うマ
イラ・シートをまずポリビニルアルコールでコー
トする。キヤツステイング・ベース・シートから
キヤスト・グリーン・シートを剥がすと、ポリボ
ニルアルコールのコーテイングはグリーン・セラ
ミツク・シートに強く付着して、薄い滑らかな均
一表面膜を形成する。次にコートされたグリー
ン・セラミツク・シートに所期のパターンの凹み
をプレスする。その表面膜と共に凹みが形成でき
る。導電性ペーストを凹みに押し込み、溶媒を蒸
発させる。焼結中に膜は燃えてなくなる。別法と
してグリーン・シートをコーテイングまたはプレ
スキヤスト・シートとしてキヤストしてから、表
面膜を塗布することもできる。またポリビニルア
ルコールの代りにポリアミドを使つてもよい。
ブロツク16は、本発明の方法の次のステツプ
が、ターミナル・パツド構造の領域に誘電層５０
を選択的に塗布することであることを示してい
る。誘電層５０は、エンジニアリング・パツド４
２，３６，３８の列の上のに伸びてはならない。
半導体デバイスをパツド構造にはんだ接合すると
き、非常に密な〓間の入出力パツドと導電性の線
部分にはんだ橋絡（ブリツジング）を生じるのを
防止するため、誘電層を入出力ターミナル領域上
に塗布する。できれば、米国特許第3495113号お
よび第3429040号に詳さく記載されているはんだ
接合を利用して、半導体デバイスをパツド構造に
接合するとよい。最もよいのは、誘電層５０を焼
結操作に耐える材料で形成することである。望ま
しい材料は、基板のグリーン・セラミツク・シー
トを製造するのに使うセラミツク・スラリと類似
のセラミツク・スラリである。当然のことなが
ら、スクリーン印刷の際には溶媒と有機増ちよう
剤（チキソトロピー剤）の様々な組合せが使用で
きる。スクリーン印刷されたセラミツク領域のか
どで未焼結の金属線が弱くなるのを避けるため、
スラリはスクリーン印刷後に溶媒を流し出さない
組成のものがよい。適当なスクリーン印刷マスク
を通して、セラミツク・スラリをパツド領域に付
着することができる。そのマスクは、バイア２２
と凹んだ領域パツド２４の上にセラミツク材料が
付着するのを阻止し得るものでなければならな
い。誘電層の厚さは、0.0025〜0.025mmとするの
が最もよい。パツド領域に誘電層を塗布した後、
ブロツク18で示されるように基板を通常のやり方
で焼結する。焼結操作中に基板はセラミツクの種
類や焼結条件に応じて普通は約17％収縮する。さ
らに焼結操作中に基板は少し歪むことがあるが、
基板を半導体装置に接合するために使われる個々
のパツド領域の位置が外れるほどの歪みではな
い。焼結の前に微細位置合せステツプはすべて完
了済みである。焼結操作に続いて、バイア２２、
パツド２４、技術変更パツドとバイア４２を含む
導電体領域および誘電層で覆われていない凹んだ
パターンを適当な金属でコートして、パツドをは
んだ湿潤可能にし、関連する技術変更パツドを熱
圧縮接着その他の方法でワイヤを接合できる金属
でコートすることができる。通常の方法を利用し
て、基板表面にこの導電体パターンを形成する。
〔発明の効果〕
本発明によれば多数の端子を密な間隔でセラミ
ツク基板に配置することができるので、多層基板
のコストを大幅に低減することができる。
【図面の簡単な説明】
第１図は本発明の方法の各ステツプを示したフ
ロー・チヤート、第２図は本発明のはんだパツド
構造と表面層の相互接続導体金属性組織の一部分
を大きく拡大した平面図、第３図は第２図の３−
３線で切断した断面図である。 ２０……基板、２２……バイア、２４……パツ
ド、２６……バイア、２８，３０……セラミツク
層、３２……金属ストライプ、３６……切断可能
ストライプ、３８……パツド、４０……表面線、
４２……パツド、４４……バイア、５０……誘電
層。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体デバイスをフエイスダウンで載置する
    ための多層基板２０であつて、 少くとも１つの内部層上に設けた金属性導電ス
    トライプ３２と、 上記多層基板の一番上の層の表面である頂面
    に、密な間隔でマトリツクス状に配設され、その
    一部が上記内部層上に設けた金属性導電ストライ
    プと相互接続されている複数個の第１端子２２
    と、 上記マトリツクス状に配設された第１端子とは
    別に上記多層基板の頂面の外縁寄りに設けた複数
    個の外側端子２６と、 上記マトリツクス状に配設された第１端子に対
    して間隔を保つてマトリツクス状に配設された複
    数個の相対的に小さな導電性領域２４と、 それぞれ一端が上記小さな導電性領域で終り、
    他端が上記外側端子のうちの１つで終る、上記多
    層基板の頂面に配設した複数個の金属性導電スト
    ライプ４０と、 少くとも上記第１端子および上記小さな導電性
    領域の上に開口を残して他の部分を覆う誘電層５
    ０と、 を含む、頂面上に相互接続端子を高密度で配設し
    た多層基板。 ２ 多層基板を構成する複数枚の未焼結のグリー
    ンセラミツク基板の層間及び上記基板の頂面に、
    導電性金属ペーストで複数個の導電ストライプ及
    び端子のパターンを形成し、 上記基板の頂面の上記端子に対して間隔を保つ
    て複数個の相対的に小さな凹んだ領域を形成する
    と共に、上記凹んだ領域から基板の外縁に向つて
    延びる複数個の凹んだ線状溝を形成し、 上記凹んだ領域および凹んだ線状溝に導電性金
    属ペーストを充填し、 上記基板の頂面に、上記凹んだ線状溝を覆う
    が、上記凹んだ領域および上記端子は露出したま
    ま残すように誘電層を付着し、 かくて得られた構造体を焼結する、 ことを特徴とする多層基板の製造方法。
JP60006050A 1984-05-21 1985-01-18 頂面に相互接続端子を高密度で配設した多層基板及びその製造方法 Granted JPS60251693A (ja)

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