JPH0240937A - 半導体パッケージ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、集積回路が形成された半導体素子を搭載する
ための半導体パッケージに係り、特に、高速コンピュー
タに使用される高集積度ＩＣ用の半導体パッケージに関
する。

［従来の技術］ 従来の多層セラミック基板を用いた半導体パッケージは
、アルミナを主Ｊ１（斜として形成されたグリーンシー
ト（未焼結セラミック生地）に、タングステン（Ｗ）や
モリブデン（Ｍｏ　）などの導体ペーストをスクリーン
印刷し、熱圧着によって複数のグリーンシートを積層し
た後、加湿雰囲気の水素炉中で高温焼成して形成される
。

また、高速コンピュータに使用される高集積度ＩＣ用の
半導体パッケージでは、入出力端子（Ｉ１０端子）数の
増加に伴い、ＩＣチップの電極部（ポンディングパッド
）とワイヤボンディングなどによって電気的に接続され
る導体部の狭線幅および狭ピッチが要求されてワイヤボ
ンディングによる接続が困難となる。このため、近年で
は、ＩＣチップのボンディングに際してテープアセンブ
リ方式やフリップチップ方式などのワイヤレスボンディ
ングが採用されている。

［発明が解決しようとする課題］ しかるに、導体部の狭線幅および狭ピッチに伴い導体部
の高いピッチ精度が要求されるが、従来のように導体部
をグリーンシートの焼結と同時に形成する同時焼成法の
場合には、グリーンシート焼結時の収縮率のばらつきに
より、導体部の高いピッチ精度を得ることが困難である
。

また、各層の内部配線パターンを導通させるビアホール
と導体部とを電気的に接続する配線部が、ＭＯやＷなど
の高抵抗金属のメタライズにより形成されるなめ、入出
力端子数の増加に伴い配線抵抗が高くなる課題を有して
いた。

本発明は上記事情に鑑みてなされたもので、その目的は
、ＩＣチップの電極部と電気的に接続される導体部のピ
ッチ精度を向上させるとともに、配線抵抗を低く抑えた
半導体パッケージを提供することにある。

［課題を解決するための手段］ 本発明は上記目的を達成するために、集積回路が形成さ
れた半導体素子を搭載するための多層セラミック基板に
、前記半導体素子の電極部と電気的に接続される導体部
、および前記多層セラミック基板の各層に形成された内
部配線パターンを電気的に接続するビアホールを形成す
るとともに、前記導体部と前記ビアホールとを電気的に
接続した半導体パッケージにおいて、前記導体部、およ
び前記導体部と前記ビアホールとを電気的に接続するた
めの配線部を前記多層セラミック基板の主表面上に薄膜
配線手法により形成したことを技術的手段とする。

［作用］ 上記構成よりなる本発明は、真空蒸着あるいはスパッタ
リングなどとフォトエツチングとの組み合わせ、または
、真空蒸着あるいはスパッタリングなどとパターンメツ
キとの組み合わせにより、多層セラミック基板の主表面
上に導体部および配線部を薄膜配線手法により形成する
。

フォトエツチングを行なう場合には、多層セラミック基
板の表面に真空蒸着あるいはスパッタリングなどにより
薄膜を形成し、その薄膜上に銅や金などの低抵抗金属の
電解メツキを施す。

次に、メツキ表面にフォトレジストを塗布した後、パタ
ーン露光、および現像工程により不要部のフォトレジス
トを除去し、さらにエツチングを施すことにより所望の
メタライズパターンを得る。

パターンメツキを行う場合には、多層セラミック基板の
表面に形成した薄膜にフォトレジストを塗布し、パター
ン露光および現像工程を行なうことによりパターン部の
フォトレジストを除去する。

フォトレジストを除去した部分に銅や金などの低抵抗金
属の電解メツキを施し、不要部のフォトレジストを除去
した後、エツチングにより所望のメタライズパターンを
得る。

し発明の効果］ 本発明によれば、導体部および配線部を焼成後のセラミ
ック基板に形成するため、グリーンシート焼結時の収縮
率のばらつきの影響を受けることがなく、高いピッチ精
度の導体部を形成することができる。

まな、導体部を薄膜で形成したことにより、導体部の表
面を平坦に形成することができ、テープアセンブリ方式
やフリップチップ方式などのワイヤレスボンディングに
適する。

さらには、配線部を銅や金などの低抵抗金属の薄膜で形
成することができるため、配線抵抗を低く抑えることが
できる。

［実施例］ 次に、本発明の半導体パッケージを図面に示す一実施例
に基づき説明する。

第１図ないし第６図は、焼成後のセラミック基板に導体
部および配線部を薄膜により形成する場合の説明図であ
る。

本実施例では、本発明の半導体パッケージをビングリッ
ドアレイ型パッケージに適用した場合を示す。

このピングリッドアレイ型パッケージ１は、外形が一辺
３５．５６ｎ＋ｍ、厚さ１．５ｕ、キャビティ８．６ｍ
ｍの窓抜きで、内層メタライズ５Ｊｌからなる多層セラ
ミック基板２に１３２ピンをロウ付は接合して構成され
る。

ａ）まず、アルミナを主原料とするセラミック粉体によ
り作成したグリーンシート（未焼結セラミック生地）に
、タングステン（Ｗ）やモリブデン（Ｍｏ）などの導体
ペーストをスクリーン印刷するとともに、各層の内部配
線パターン３を電気的に接続するためのビアホール（Ｖ
ｉａ　Ｈｏ１ｅ）　　４を打抜き、熱圧着によって各グ
リーンシートを積層した後、加湿雰囲気の水素炉中にお
いて高温焼成する。

これにより、第１図に示すように多層セラミック基板２
を得る。

グリーンシートの焼結と同時に各層にＷＲ？ＭＯなどに
よるメタライズ層（電源層やグランド層など）が形成さ
れるとともに、ビアホール４から外部接続端子であるピ
ン（第５図参照）５またはピン５のろう付は部に至る配
線、およびビアホール４などがＷやＭＯのメタライズに
より形成される。

ｂ）次に、第２図に示すように、スパッタリングにより
セラミック基板２の表面にＴ　ｉ　（２０ＧＯＡ　）、
Ｍｏ　（３０００Ａ）　、　Ｃｕ　（５０００Ａ）の３
層からなる薄膜６を順に形成し、さらにその」−に１０
μｍ厚までのＣｕの電解メツキ７を施す。

ｃｌｃ　ｕメツキ１の上にフォトレジスト８を塗布し、
パターン露光、および現像工程により、第３図に示すよ
うに不要部のフォトレジストを除去する。

ｄ）さらにエツチング処理によって不要部の薄膜を除去
する。これにより、第４図に示すように、ＩＣチップ（
図示しない）の電極部と電気的に接続される導体部９、
ビアホール４のカバーパッド１０、導体部９とビアホー
ル４とを電気的に接続するための配線部１１、およびヒ
ートシンク１２の接合面が薄膜６により形成される。

このように導体部９を薄膜６で形成することにより、ピ
ッチ１７０μｍ、線幅１１０μｍの精度を有する導体部
９を得ることができる。

ｅ）その後、薄ｊ摸６で形成された配線部１１にガラス
ペーストを印刷焼成して配線部１１にオーバーコートガ
ラス１３を形成する。そして、ピン５およびヒートシン
ク１２を共晶銀ロー１４により接合する。

「）最後に各メタライズ、ピン５、ヒートシンク１２に
Ｎ　ｉ　（２μｍ＞　−Ａｕ　（４μｍ）の電解メツキ
１５を行って完成する。

上述のように、導体ｓ９、ビアホール４のカバーパッド
１０、および配線部１１を焼成後のセラミック基板２に
Ｆ！Ｊ膜６で形成することにより、グリーンシート焼結
時の収縮率のばらつきの影響を受けることがなく、高い
ピッチ精度の導体部９を形成することができる。

また、導体部９を薄膜６で形成したことにより、導体部
９の表面を平坦に形成することができるためワイヤレス
ボンディングを行なうのに適している。

これらの結果、微細、高精度の導体部９を形成すること
ができ、入出力端子の多いＩＣチップを容易に一括ボン
ディングすることができる。

さらには、配線部１１を銅や金などの低抵抗金属の薄膜
６で形成することができるため、配線抵抗を低く抑える
ことができる。

次に、第７図ないし第１２図に本発明の第２実施例を示
す。

本実施例では、本発明の半導体パッケージをリード付き
チップキャリアに適用した。

このチップキャリア１６は、外形が一辺２７．３Ｉｌ１
１１、厚さ１．５ｍａ＋、キャビティ　８．ｏｍｍの窓
抜きで、内層メタライズ４Ｊ！！からなる多層セラミッ
ク基板１７に３２４リードを熱圧着により接合して構成
される。

ｇ）まず、第１実施例と同様に、各層に内部配線パター
ン１８を形成するとともにビアホール１９を設けた多層
セラミック基板１７を得る（第７図参照）。

ｈ）次に、スパッタリングによりセラミック基板１１の
表面にＴ　ｉ　（２０００Ａ）　、Ｍｏ　（３０００Ａ
）　＋　Ｃｕ　（５０００Ａ）の３層からなる薄膜２０
を順に形成する。さらに薄膜２０の上にフォトレジスト
２１を塗布し、パターン露光、および現像工程により所
望するパターン部のフォトレジスト２１を除去する。

その後、フォトレジスト２１を除去したパターン部に１
０μｍ厚までのＣｕの電解メツキ２２を施す（第８図参
照）。

ｉ）残りのフォトレジスト２１を除去（第９図参照）し
た後、エツチング処理によって不要部の薄膜２０を除去
することにより、導体部２３、ビアホール１９のカバー
パッド２４、導体部２３とビアホール１９とを電気的に
接続するための配線部２５が得られる。

そして、シールリング２６およびヒートシンク２７を共
晶銀ロー２８により接合しく第１０図参照）、各メタラ
イズ、シールリング２６、ヒートシンク２７にＮｉ　（
２μｍ）−Ａｕ　（４μｍ）の電解メツキ２９を施す（
第１１図参照）。

ｊ）最後にＡｕメツキを施したリード３０を熱圧着によ
り接合して完成する（第１２図参照）。

（変形例） 上記実施例では、本発明の半導体パッケージをピングリ
ッドアレイ型パッケージ、およびリード付きチップキャ
リアに適用したが、他のパッケージに適用しても良い。

【図面の簡単な説明】

第１図ないし第６図は本発明の第１実施例を示すもので
、ピングリッドアレイ型パッケージの製造工程を示す説
明図、第７図ないし第１２図は本発明の第２実施例を示
すもので、リード付きチップキャリアの製造工程を示す
説明図である。 図中 １・・・ピングリッドアレイ型パッケージ（半導体パッ
ケージ） ２．１７・・・多層セラミック基板 ３．１８・・・内部配線パターン ４．１９・・・ビアホール ６．２０・・・薄膜 ９．２３・・・導体部 １０．２４・・・ビアホールのカバーパッド１１．２５
・・・配線部

Claims (1)

【特許請求の範囲】
1. １）集積回路が形成された半導体素子を搭載するための
   多層セラミック基板に、前記半導体素子の電極部と電気
   的に接続される導体部、および前記多層セラミック基板
   の各層に形成された内部配線パターンを電気的に接続す
   るビアホールを形成するとともに、前記導体部と前記ビ
   アホールとを電気的に接続した半導体パッケージにおい
   て、前記導体部、および前記導体部と前記ビアホールと
   を電気的に接続するための配線部を前記多層セラミック
   基板の主表面上に薄膜配線手法により形成したことを特
   徴とする半導体パッケージ。