JPH1167967A - Ｃｓｐ搭載用基板 - Google Patents
Ｃｓｐ搭載用基板Info
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- JPH1167967A JPH1167967A JP24047997A JP24047997A JPH1167967A JP H1167967 A JPH1167967 A JP H1167967A JP 24047997 A JP24047997 A JP 24047997A JP 24047997 A JP24047997 A JP 24047997A JP H1167967 A JPH1167967 A JP H1167967A
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- csp
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 信頼性、強度、電気的特性、周辺部位との特
性のマッチングなどを満足し、熱サイクル環境における
信頼性を確保したＣＳＰ搭載用基板を提供する。 【解決手段】 低温焼成セラミック基板１１−１，２，
３を積層して構成し、一方の表面上に位置する基板は第
１の所定間隔のピッチで格子状に形成されたランド・グ
リッド・アレイ１２を有し、また他方の表面上に位置す
る基板は前記第１のピッチ以上の第２の所定間隔のピッ
チで格子状に形成されたランド・グリッド・アレイ１４
を有し、かつ一方のランド・グリッド・アレイ１２を他
方のランド・グリッド・アレイ１４にｍ対ｎ（ただしｍ
は自然数、ｎはｍを含む自然数）に結線することを特徴
とし、また第１の所定間隔ピッチは０．５ｍｍ以下であ
り、また第２の所定間隔のピッチは０．８ｍｍ以上であ
るＣＳＰ搭載用基板を特徴とする。
性のマッチングなどを満足し、熱サイクル環境における
信頼性を確保したＣＳＰ搭載用基板を提供する。 【解決手段】 低温焼成セラミック基板１１−１，２，
３を積層して構成し、一方の表面上に位置する基板は第
１の所定間隔のピッチで格子状に形成されたランド・グ
リッド・アレイ１２を有し、また他方の表面上に位置す
る基板は前記第１のピッチ以上の第２の所定間隔のピッ
チで格子状に形成されたランド・グリッド・アレイ１４
を有し、かつ一方のランド・グリッド・アレイ１２を他
方のランド・グリッド・アレイ１４にｍ対ｎ（ただしｍ
は自然数、ｎはｍを含む自然数）に結線することを特徴
とし、また第１の所定間隔ピッチは０．５ｍｍ以下であ
り、また第２の所定間隔のピッチは０．８ｍｍ以上であ
るＣＳＰ搭載用基板を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に高密度実装に適したチップ・スケール・パッケージ
（Ｃｈｉｐ−Ｓｃａｌｅ−Ｐａｃｋａｇｅ：以下単にＣ
ＳＰという）搭載用の基板に関するものである。
特に高密度実装に適したチップ・スケール・パッケージ
（Ｃｈｉｐ−Ｓｃａｌｅ−Ｐａｃｋａｇｅ：以下単にＣ
ＳＰという）搭載用の基板に関するものである。
【０００２】
【従来の技術】半導体を基本素子とした電子部品の実装
技術は従来の表面実装技術、特に半導体チップの周辺四
方に一列に電極パッドが配置されているＱＦＰ（クアド
・フラット・パッケージング；Ｑｕａｄ Ｆｌａｔ Ｐ
ａｃｋａｇｉｎｇ）が主流であった。この技術は、電子
部品のパッケージングに対し要求される条件、すなわち
小型化、低価格、高電気特性（低インダクタン
ス）、高信頼性を満たしていた。
技術は従来の表面実装技術、特に半導体チップの周辺四
方に一列に電極パッドが配置されているＱＦＰ（クアド
・フラット・パッケージング；Ｑｕａｄ Ｆｌａｔ Ｐ
ａｃｋａｇｉｎｇ）が主流であった。この技術は、電子
部品のパッケージングに対し要求される条件、すなわち
小型化、低価格、高電気特性（低インダクタン
ス）、高信頼性を満たしていた。
【０００３】しかしながら近年のパッケージの小型化、
入力・出力配線の増加の要求が著しくなるに伴い、単一
チップ当たりのピン数が２００を超えるものが必要とな
ってきた。しかし前記のＱＦＰ技術では半導体チップの
周辺の四方の陵に電極が配置されているため、パッケー
ジをさらに小型化ないし多ピン化して対応するために
は、必然的に電極パッド（あるいはランド）のピッチを
さらに狭くする必要が生じた。例えば０．３ｍｍ以下と
いう電極パッドの狭ピッチ化においては、パッケージの
製造条件に伴う困難が大きくなるため、前記のＱＦＰ技
術の難点を解消するような新らしいパッケージング技術
の開発が期待されていた。
入力・出力配線の増加の要求が著しくなるに伴い、単一
チップ当たりのピン数が２００を超えるものが必要とな
ってきた。しかし前記のＱＦＰ技術では半導体チップの
周辺の四方の陵に電極が配置されているため、パッケー
ジをさらに小型化ないし多ピン化して対応するために
は、必然的に電極パッド（あるいはランド）のピッチを
さらに狭くする必要が生じた。例えば０．３ｍｍ以下と
いう電極パッドの狭ピッチ化においては、パッケージの
製造条件に伴う困難が大きくなるため、前記のＱＦＰ技
術の難点を解消するような新らしいパッケージング技術
の開発が期待されていた。
【０００４】電子機器の更なる小型化に対応するため、
電子部品のＣＳＰが近年盛んに研究・開発されている。
ＣＳＰは半導体チップ寸法の高々１２０％の寸法のパッ
ケージと定義されており、高密度化・集積化に必須の技
術と考えられている。ＣＳＰは通常、有機物フィルムあ
るいはセラミックスで作られた絶縁基板内に配線を備
え、該配線が電極パッドを通じてプリント基板上に接合
される。電極配線面で大別すればＣＳＰにはチップ外周
配線型、エリアアレー型がある。エリアアレー型ではパ
ッケージ基板の底面全体に亘って、あるいは底面の大部
分に格子状に配列した半田ボールによる電気的、機械的
接続が達成される。
電子部品のＣＳＰが近年盛んに研究・開発されている。
ＣＳＰは半導体チップ寸法の高々１２０％の寸法のパッ
ケージと定義されており、高密度化・集積化に必須の技
術と考えられている。ＣＳＰは通常、有機物フィルムあ
るいはセラミックスで作られた絶縁基板内に配線を備
え、該配線が電極パッドを通じてプリント基板上に接合
される。電極配線面で大別すればＣＳＰにはチップ外周
配線型、エリアアレー型がある。エリアアレー型ではパ
ッケージ基板の底面全体に亘って、あるいは底面の大部
分に格子状に配列した半田ボールによる電気的、機械的
接続が達成される。
【０００５】現在、ＣＳＰはその構造および使用する材
料から、テープタイプＣＳＰ、リードフレームを用いた
ＣＳＰなど、種々のＣＳＰが報告されている。ポリイミ
ドに代表される有機物フィノレム材料を基板として採用し
たＣＳＰ（以下テープタイプＣＳＰという）の典型的な
構造を図５に示す。テープタイプＣＳＰ基板は多層構造
を持ち、半導体チップ５１、ポリイミドテープ５２、カ
バーコート５３、格子状に配列された半田バンプ（ある
いはランド）５４、スルーホール５５、銅製配線材料５
６、接着フィルム５７、封止樹脂５８からなるものであ
り、該封止樹脂５８によって半導体チップ全体が保護さ
れている。
料から、テープタイプＣＳＰ、リードフレームを用いた
ＣＳＰなど、種々のＣＳＰが報告されている。ポリイミ
ドに代表される有機物フィノレム材料を基板として採用し
たＣＳＰ（以下テープタイプＣＳＰという）の典型的な
構造を図５に示す。テープタイプＣＳＰ基板は多層構造
を持ち、半導体チップ５１、ポリイミドテープ５２、カ
バーコート５３、格子状に配列された半田バンプ（ある
いはランド）５４、スルーホール５５、銅製配線材料５
６、接着フィルム５７、封止樹脂５８からなるものであ
り、該封止樹脂５８によって半導体チップ全体が保護さ
れている。
【０００６】テープタイプＣＳＰ基板の電極パッドのピ
ッチは端子数が２００程度以下では０．５ｍｍ程度であ
り、一方マザープリン卜基板の電極パッドのピッチは
１．０ｍｍが主流であり、マザープリン卜基板の電極パ
ッドのピッチを０．５ｍｍにするためその配線を微細化
すると製造コストが大幅に上昇するという問題があるこ
とから、０．５ｍｍピッチから１．０ｍｍピッチへの変
換、あるいはより一般的に、ある電極パッドのピッチの
実装基板から他の電極パッドのピッチの実装基板へのピ
ッチ変換を行う安価なピッチ変換用素子が求められてい
る。しかしこのような機能を持ったピッチ変換用素子は
現在に至るまで報告されていない。
ッチは端子数が２００程度以下では０．５ｍｍ程度であ
り、一方マザープリン卜基板の電極パッドのピッチは
１．０ｍｍが主流であり、マザープリン卜基板の電極パ
ッドのピッチを０．５ｍｍにするためその配線を微細化
すると製造コストが大幅に上昇するという問題があるこ
とから、０．５ｍｍピッチから１．０ｍｍピッチへの変
換、あるいはより一般的に、ある電極パッドのピッチの
実装基板から他の電極パッドのピッチの実装基板へのピ
ッチ変換を行う安価なピッチ変換用素子が求められてい
る。しかしこのような機能を持ったピッチ変換用素子は
現在に至るまで報告されていない。
【０００７】
【発明が解決しようとする課題】上記したように、電極
パッドのあるピッチのパッケージから電極パッドの異な
るピッチの実装基板ヘの電極パッドのピッチを変換する
機能を持つ素子は、長期信頼性、機械的強度、電気的絶
縁特性、電気的伝導特性、また作製上の条件として電極
形成の容易さ、形状安定性、周辺部位との熱膨張特性の
マッチングなどが要求され、これらの要求条件を満たす
ため素材や形態などを適宜選択する必要がある。
パッドのあるピッチのパッケージから電極パッドの異な
るピッチの実装基板ヘの電極パッドのピッチを変換する
機能を持つ素子は、長期信頼性、機械的強度、電気的絶
縁特性、電気的伝導特性、また作製上の条件として電極
形成の容易さ、形状安定性、周辺部位との熱膨張特性の
マッチングなどが要求され、これらの要求条件を満たす
ため素材や形態などを適宜選択する必要がある。
【０００８】本発明の目的は、積層した低温焼成セラミ
ック基板を採用し、該基板のうち一方の表面上に位置す
る基板は第１の所定間隔のピッチで形成されたランド・
グリッド・アレイから、他方の表面上に位置する基板は
前記第１のピッチ以上の第２の所定間隔のピッチで形成
されたランド・グリッド・アレイへの配線および搭載が
可能になり、さらに用いた低温焼成セラミック基板の特
性により長期信頼性、機械的強度、電気的絶縁特性、電
気的伝導特性、周辺部位との特性のマッチングなどを満
足し、特に熱膨張係数をマザープリント基板のそれに近
似して設計しているため、熱サイクル環境における長期
信頼性を確保したＣＳＰ搭載用基板を提供することであ
る。
ック基板を採用し、該基板のうち一方の表面上に位置す
る基板は第１の所定間隔のピッチで形成されたランド・
グリッド・アレイから、他方の表面上に位置する基板は
前記第１のピッチ以上の第２の所定間隔のピッチで形成
されたランド・グリッド・アレイへの配線および搭載が
可能になり、さらに用いた低温焼成セラミック基板の特
性により長期信頼性、機械的強度、電気的絶縁特性、電
気的伝導特性、周辺部位との特性のマッチングなどを満
足し、特に熱膨張係数をマザープリント基板のそれに近
似して設計しているため、熱サイクル環境における長期
信頼性を確保したＣＳＰ搭載用基板を提供することであ
る。
【０００９】
【課題を解決するための手段】上記課題を解決するため
本発明は、低温焼成セラミック基板を積層して構成し、
該基板のうち、一方の表面上に位置する基板は第１の所
定間隔のピッチで格子状に規則的に形成されたランド・
グリッド・アレイを有し、また他方の表面上に位置する
基板は前記第１のピッチ以上の第２の所定間隔のピッチ
で格子状に規則的に形成されたランド・グリッド・アレ
イを有し、かつ前記一方の表面上のランド・グリッド・
アレイを前記他方の表面のランド・グリッド・アレイに
ｍ対ｎ（ただしｍは自然数、ｎはｍを含む自然数）に結
線することを特徴とし、また前記第１の所定間隔ピッチ
は０．５ｍｍ以下、好ましくは０．３ｍｍ〜０．５ｍｍ
であり、また前記第２の所定間隔のピッチは０．８ｍｍ
以上、好ましくは０．８ｍｍ〜１．０ｍｍであるＣＳＰ
搭載用基板を特徴とするものである。
本発明は、低温焼成セラミック基板を積層して構成し、
該基板のうち、一方の表面上に位置する基板は第１の所
定間隔のピッチで格子状に規則的に形成されたランド・
グリッド・アレイを有し、また他方の表面上に位置する
基板は前記第１のピッチ以上の第２の所定間隔のピッチ
で格子状に規則的に形成されたランド・グリッド・アレ
イを有し、かつ前記一方の表面上のランド・グリッド・
アレイを前記他方の表面のランド・グリッド・アレイに
ｍ対ｎ（ただしｍは自然数、ｎはｍを含む自然数）に結
線することを特徴とし、また前記第１の所定間隔ピッチ
は０．５ｍｍ以下、好ましくは０．３ｍｍ〜０．５ｍｍ
であり、また前記第２の所定間隔のピッチは０．８ｍｍ
以上、好ましくは０．８ｍｍ〜１．０ｍｍであるＣＳＰ
搭載用基板を特徴とするものである。
【００１０】多層から構成される積層構造の低温焼成セ
ラミック基板においては、該基板面に垂直方向にはビア
ホールに導電物質を充填することにより、また面内方向
にはパターン化された金属物質による金属薄膜リードに
よって電気的導通が達成され、このようにして一方の表
面のｍ個のランド・グリッド・アレイと他方の表面のｎ
個のランド・グリッド・アレイの間に結線ができる。Ｃ
ＳＰ搭載用基板の一方および他方の表面に格子状に整列
した電極パッドはフォトリソグラフィー技術によりパタ
ーン化された金属薄膜リードをランド・グリッド・アレ
イとして形成することによって得られる。
ラミック基板においては、該基板面に垂直方向にはビア
ホールに導電物質を充填することにより、また面内方向
にはパターン化された金属物質による金属薄膜リードに
よって電気的導通が達成され、このようにして一方の表
面のｍ個のランド・グリッド・アレイと他方の表面のｎ
個のランド・グリッド・アレイの間に結線ができる。Ｃ
ＳＰ搭載用基板の一方および他方の表面に格子状に整列
した電極パッドはフォトリソグラフィー技術によりパタ
ーン化された金属薄膜リードをランド・グリッド・アレ
イとして形成することによって得られる。
【００１１】
【発明の実施の形態】つぎに本発明を添付図面について
詳述する。図１は本発明に係るＣＳＰ搭載用基板の一実
施例を示す概略断面説明図、図２は本発明に係るＣＳＰ
搭載用基板の作製工程説明図、図３は本発明に係るＣＳ
Ｐ搭載用基板を用いてテープタイプＣＳＰとマザープリ
ント基板を電気的に接続した構造の一実施例を示す概略
断面説明図、図４は図３の構造の他の実施例を示す概略
断面説明図であり、図１において本発明のＣＳＰ搭載用
基板１１は複数（図示実施例では３つ）の積層した低温
焼成セラミック基板１１−１、１１−２、１１−３から
なり、表面側にランド・グリッド・アレイ１２、裏面側
にランド・グリッド・アレイ１４を有し、かつＣＳＰ搭
載用基板１１内に配線１３を有するものである。
詳述する。図１は本発明に係るＣＳＰ搭載用基板の一実
施例を示す概略断面説明図、図２は本発明に係るＣＳＰ
搭載用基板の作製工程説明図、図３は本発明に係るＣＳ
Ｐ搭載用基板を用いてテープタイプＣＳＰとマザープリ
ント基板を電気的に接続した構造の一実施例を示す概略
断面説明図、図４は図３の構造の他の実施例を示す概略
断面説明図であり、図１において本発明のＣＳＰ搭載用
基板１１は複数（図示実施例では３つ）の積層した低温
焼成セラミック基板１１−１、１１−２、１１−３から
なり、表面側にランド・グリッド・アレイ１２、裏面側
にランド・グリッド・アレイ１４を有し、かつＣＳＰ搭
載用基板１１内に配線１３を有するものである。
【００１２】半導体パッケージ用基板としてセラミック
基板を用いることが好ましいが、これはセラミック基板
が他の材料と比較して以下のような幾多の利点を備えて
いるためである。すなわちセラミック基板は、前記した
テープタイプＣＳＰ基板と比較した場合、機械的強度、
平坦性に優れるため、強度確保のための補助的構造材の
付加が不要となり、また耐湿度性に優れるためパッケー
ジの封止条件が比較的緩やかであるという利点がある。
セラミックを材料としたＣＳＰは、Ｃ−ＣＳＰ（Ｃｅｒ
ａｍｉｃ Ｃｈｉｐ−Ｓｃａｌｅ Ｐａｃｋａｇｅ）と
呼ばれており、このＣ−ＣＳＰは上記の幾つかの特徴を
持っているが、一方でセラミック材料として最も一般的
なアルミナ（Ａｌ２Ｏ３）は焼成温度が約１５００℃と
高く、これに伴う製造プロセス上の難点を持っている。
基板を用いることが好ましいが、これはセラミック基板
が他の材料と比較して以下のような幾多の利点を備えて
いるためである。すなわちセラミック基板は、前記した
テープタイプＣＳＰ基板と比較した場合、機械的強度、
平坦性に優れるため、強度確保のための補助的構造材の
付加が不要となり、また耐湿度性に優れるためパッケー
ジの封止条件が比較的緩やかであるという利点がある。
セラミックを材料としたＣＳＰは、Ｃ−ＣＳＰ（Ｃｅｒ
ａｍｉｃ Ｃｈｉｐ−Ｓｃａｌｅ Ｐａｃｋａｇｅ）と
呼ばれており、このＣ−ＣＳＰは上記の幾つかの特徴を
持っているが、一方でセラミック材料として最も一般的
なアルミナ（Ａｌ２Ｏ３）は焼成温度が約１５００℃と
高く、これに伴う製造プロセス上の難点を持っている。
【００１３】この難点を解消するためアルミナに種々の
ガラス材料粉を混合したガラスセラミックを用いること
によって焼成温度の低下が可能である。そしてガラスセ
ラミック基板のうち８５０〜１０００℃という比較的低
温で焼成して作製される基板を一般に低温焼成セラミッ
ク基板と呼ばれ、本発明はＣＳＰ搭載用基板にこのよう
な低温焼成セラミック基板を採用してその利点を生かし
たものである。
ガラス材料粉を混合したガラスセラミックを用いること
によって焼成温度の低下が可能である。そしてガラスセ
ラミック基板のうち８５０〜１０００℃という比較的低
温で焼成して作製される基板を一般に低温焼成セラミッ
ク基板と呼ばれ、本発明はＣＳＰ搭載用基板にこのよう
な低温焼成セラミック基板を採用してその利点を生かし
たものである。
【００１４】低温焼成セラミック基板は以下に説明する
ような利点を備えている。上記した低温焼成型のセラミ
ックを用いたＣ−ＣＳＰは、前記の一般のＣ−ＣＳＰの
特徴に加えて、低温プロセスのため比較的低融点で、
高電気伝導度を有する金、銀、銅などの金属を配線材と
して使用でき、作製プロセス上の観点からは、配線の
形成とセラミック塗布・焼成を繰り返すことによって多
層から構成される積層構造の作製に適しており、高温
焼成セラミック基板に比べて焼成時の収縮ばらつきの制
御が容易である、などの特徴がある。さらに低温焼成
セラミック基板には、アルミナに混合するガラス材料粉
の割合を適宜制御することにより熱膨張係数を調整でき
るという大きな利点がある。これらによって二次実装を
行うマザープリント基板とＣＳＰ搭載用基板の間に、熱
サイクル時の熱膨張係数差によるストレスが軽減され信
頼性向上が期待できる。さらに、積層構造を利用して
該基板内に内蔵された形のコンデンサーを集積できると
いう利点がある。
ような利点を備えている。上記した低温焼成型のセラミ
ックを用いたＣ−ＣＳＰは、前記の一般のＣ−ＣＳＰの
特徴に加えて、低温プロセスのため比較的低融点で、
高電気伝導度を有する金、銀、銅などの金属を配線材と
して使用でき、作製プロセス上の観点からは、配線の
形成とセラミック塗布・焼成を繰り返すことによって多
層から構成される積層構造の作製に適しており、高温
焼成セラミック基板に比べて焼成時の収縮ばらつきの制
御が容易である、などの特徴がある。さらに低温焼成
セラミック基板には、アルミナに混合するガラス材料粉
の割合を適宜制御することにより熱膨張係数を調整でき
るという大きな利点がある。これらによって二次実装を
行うマザープリント基板とＣＳＰ搭載用基板の間に、熱
サイクル時の熱膨張係数差によるストレスが軽減され信
頼性向上が期待できる。さらに、積層構造を利用して
該基板内に内蔵された形のコンデンサーを集積できると
いう利点がある。
【００１５】つぎに本発明に係るＣＳＰ搭載用基板の作
製方法を図３に関して説明する。搭載されるテープタイ
プＣＳＰ基板３２の裏面に面した側面に、二次元の格子
状に整列した０．５ｍｍ以下、好ましくは０．３〜０．
５ｍｍのピッチのランド・グリッド・アレイ１２を、ま
たマザープリント基板３４の表面に面した側面に、二次
元の格子状に整列した０．８ｍｍ以上、好ましくは０．
８〜１．０ｍｍのピッチを持つランド・グリッド・アレ
イ１４のＣＳＰ搭載用基板１１内部の結線は次のように
達成する。
製方法を図３に関して説明する。搭載されるテープタイ
プＣＳＰ基板３２の裏面に面した側面に、二次元の格子
状に整列した０．５ｍｍ以下、好ましくは０．３〜０．
５ｍｍのピッチのランド・グリッド・アレイ１２を、ま
たマザープリント基板３４の表面に面した側面に、二次
元の格子状に整列した０．８ｍｍ以上、好ましくは０．
８〜１．０ｍｍのピッチを持つランド・グリッド・アレ
イ１４のＣＳＰ搭載用基板１１内部の結線は次のように
達成する。
【００１６】すなわち図２に示すように焼成前のガラス
セラミック原料をポリエステルなどのプラスチックフィ
ルム２２上に塗布した薄板を一般にグリーンシートと呼
び、このグリーンシート２１の厚さ方向にビアホール２
３を開け、このビアホール２３に金、銀、銅などの導電
性物質を充填することにより一層を構成する基板の厚さ
方向の配線が形成される（図２の（イ）および
（ロ））。そしてＣＳＰ搭載用基板全体の配線は、この
ように配線されたグリーンシートからプラスチックフィ
ルム２２を剥離除去したのち、各グリーンシートを図２
の（ハ）のように積層し相互に熱圧着することにより達
成される。ここで隣接する各セラミック基板間の結線
は、各層を構成する基板のビアホール位置から面内に伸
びた金属薄膜リード２４を形成することによって達成さ
れる。
セラミック原料をポリエステルなどのプラスチックフィ
ルム２２上に塗布した薄板を一般にグリーンシートと呼
び、このグリーンシート２１の厚さ方向にビアホール２
３を開け、このビアホール２３に金、銀、銅などの導電
性物質を充填することにより一層を構成する基板の厚さ
方向の配線が形成される（図２の（イ）および
（ロ））。そしてＣＳＰ搭載用基板全体の配線は、この
ように配線されたグリーンシートからプラスチックフィ
ルム２２を剥離除去したのち、各グリーンシートを図２
の（ハ）のように積層し相互に熱圧着することにより達
成される。ここで隣接する各セラミック基板間の結線
は、各層を構成する基板のビアホール位置から面内に伸
びた金属薄膜リード２４を形成することによって達成さ
れる。
【００１７】このように積層されたグリーンシートをつ
ぎに還元雰囲気下で焼成（図２の（ニ））することによ
り一体となった基板が調製されるのである。そして上記
のように調製された多層積層基板の表面上および裏面上
に図２の（ホ）のように銅などの金属ないし導電性物質
からなる二次元の格子状に並んだランド・グリッド・ア
レイ１２、１４を形成する。この時ランド・グリッド・
アレイの材料として銅を用いた場合、銅の酸化・腐食を
防ぐために前記ランド・グリッド・アレイ１２、１４を
ニッケル、金などによってめっき処理する。裏面のラン
ド・グリッド・アレイ１４とマザープリント基板３４の
結線は、マザープリント基板３４上に印刷法によって装
荷された半田ペースト３３により行う。また表面のラン
ド・グリッド・アレイ１２とテープタイプＣＳＰ基板３
２との間の結線も同様な手段で行う。このようにしてＣ
ＳＰ搭載用基板１１と、テープタイプＣＳＰ基板３２お
よびマザープリント基板３４との間のそれぞれの結線が
達成される。
ぎに還元雰囲気下で焼成（図２の（ニ））することによ
り一体となった基板が調製されるのである。そして上記
のように調製された多層積層基板の表面上および裏面上
に図２の（ホ）のように銅などの金属ないし導電性物質
からなる二次元の格子状に並んだランド・グリッド・ア
レイ１２、１４を形成する。この時ランド・グリッド・
アレイの材料として銅を用いた場合、銅の酸化・腐食を
防ぐために前記ランド・グリッド・アレイ１２、１４を
ニッケル、金などによってめっき処理する。裏面のラン
ド・グリッド・アレイ１４とマザープリント基板３４の
結線は、マザープリント基板３４上に印刷法によって装
荷された半田ペースト３３により行う。また表面のラン
ド・グリッド・アレイ１２とテープタイプＣＳＰ基板３
２との間の結線も同様な手段で行う。このようにしてＣ
ＳＰ搭載用基板１１と、テープタイプＣＳＰ基板３２お
よびマザープリント基板３４との間のそれぞれの結線が
達成される。
【００１８】本発明では半田ペースト３３による結線の
替わりに半田ボールによる方法が採用できるＣＳＰ搭載
用基板とマザープリント基板との間の電気的接続は図４
に示すように半田ボール３５によって達成することもで
きるし、あるいは図示しないが導電性接着剤などの適当
な手段を用いることもできる。
替わりに半田ボールによる方法が採用できるＣＳＰ搭載
用基板とマザープリント基板との間の電気的接続は図４
に示すように半田ボール３５によって達成することもで
きるし、あるいは図示しないが導電性接着剤などの適当
な手段を用いることもできる。
【００１９】なお本発明のＣＳＰ搭載用基板の有効性は
特定のタイプのＣＳＰの搭載に限定されるものではな
く、電極パッドのピッチが０．５ｍｍあるいはそれ以下
のＣＳＰの全てに適用可能なものであり、また０．８ｍ
ｍあるいはそれ以上のピッチのマザープリント基板の電
極パッドにも適用可能なものである。
特定のタイプのＣＳＰの搭載に限定されるものではな
く、電極パッドのピッチが０．５ｍｍあるいはそれ以下
のＣＳＰの全てに適用可能なものであり、また０．８ｍ
ｍあるいはそれ以上のピッチのマザープリント基板の電
極パッドにも適用可能なものである。
【００２０】
【実施例】本発明の実施例を以下に説明する。本実施例
においては、半導体チップ搭載済みの電極ピッチ０．５
ｍｍの図５に示すようなテープタイプＣＳＰ基板を採用
した。ＣＳＰ搭載用基板の材料としてはマザープリント
基板の熱膨張係数と近い熱膨張係数を得ることと、焼成
温度が高過ぎないことを考慮して、熱膨張係数１３ｐｐ
ｍ／℃、焼成温度９００℃となるような以下のセラミッ
ク基板材料を用いた。すなわちセラミックス基板の原料
となるガラスを粉砕しこれにＡｌ２Ｏ３粉末、樹脂、溶
剤を混練したのち、スラリー調整を行った。次にポリエ
ステルフィルム上に原料を塗布したのち、ドクターブレ
ードにより厚さ約２００μｍになるようにグリーンシー
トを成形した。このグリーンシートに、パンチングマシ
ーンによって径１１０μｍのビアホールを開け、形成し
たビアホールに配線材料として銀導電性ペーストを充填
した。この時点での状態は図２の（イ）の通りである。
においては、半導体チップ搭載済みの電極ピッチ０．５
ｍｍの図５に示すようなテープタイプＣＳＰ基板を採用
した。ＣＳＰ搭載用基板の材料としてはマザープリント
基板の熱膨張係数と近い熱膨張係数を得ることと、焼成
温度が高過ぎないことを考慮して、熱膨張係数１３ｐｐ
ｍ／℃、焼成温度９００℃となるような以下のセラミッ
ク基板材料を用いた。すなわちセラミックス基板の原料
となるガラスを粉砕しこれにＡｌ２Ｏ３粉末、樹脂、溶
剤を混練したのち、スラリー調整を行った。次にポリエ
ステルフィルム上に原料を塗布したのち、ドクターブレ
ードにより厚さ約２００μｍになるようにグリーンシー
トを成形した。このグリーンシートに、パンチングマシ
ーンによって径１１０μｍのビアホールを開け、形成し
たビアホールに配線材料として銀導電性ペーストを充填
した。この時点での状態は図２の（イ）の通りである。
【００２１】つぎにポリエステルフィルムを剥離除去し
たのち、ビアホール位置に直径５００μｍ程度の領域に
酸化銅を主成分とする内層用ペーストを印刷法によって
塗布し図２の（ロ）で示すように配線用の金属薄膜リー
ドの形成を行った。配線印刷されたグリーンシートを約
１００℃で乾燥させた。
たのち、ビアホール位置に直径５００μｍ程度の領域に
酸化銅を主成分とする内層用ペーストを印刷法によって
塗布し図２の（ロ）で示すように配線用の金属薄膜リー
ドの形成を行った。配線印刷されたグリーンシートを約
１００℃で乾燥させた。
【００２２】そののち図２の（ハ）で示すように、前記
のように構成したグリーンシートを３枚積層し、温度７
０〜９０℃で熱圧着した。そしてち図２の（ニ）で示す
ように窒素雰囲気中、温度約９００℃で焼成を行った。
のように構成したグリーンシートを３枚積層し、温度７
０〜９０℃で熱圧着した。そしてち図２の（ニ）で示す
ように窒素雰囲気中、温度約９００℃で焼成を行った。
【００２３】また銅を主成分とする外層半田ペーストを
印刷して配線を形成し、さらに図２の（ホ）で示すよう
に、表面および裏面の銅電極パッドに無電解ニッケルめ
っき、金めっきを施した。最後の工程として、ここまで
の工程では数１０枚のＣＳＰ搭載用基板に相当する大き
さのセラミック基板として処理してきたが、ここでチッ
プ寸法は縦横１３ｍｍ×１３ｍｍとなるよう個々の素子
にダイシングマシーンで個々の素子に分割して最終的な
ＣＳＰ搭載用基板を完成した。
印刷して配線を形成し、さらに図２の（ホ）で示すよう
に、表面および裏面の銅電極パッドに無電解ニッケルめ
っき、金めっきを施した。最後の工程として、ここまで
の工程では数１０枚のＣＳＰ搭載用基板に相当する大き
さのセラミック基板として処理してきたが、ここでチッ
プ寸法は縦横１３ｍｍ×１３ｍｍとなるよう個々の素子
にダイシングマシーンで個々の素子に分割して最終的な
ＣＳＰ搭載用基板を完成した。
【００２４】この実施例では図３に図示するように、完
成したＣＳＰ搭載用基板と、テープタイプＣＳＰ基板お
よびマザープリント基板間の電気的接続を半田ボールに
よって達成させたが、この際には上記した工程に続い
て、各ランド・グリッド・アレイに半田ボールを搭載
し、リフロー工程を経ることにより接続が終った。
成したＣＳＰ搭載用基板と、テープタイプＣＳＰ基板お
よびマザープリント基板間の電気的接続を半田ボールに
よって達成させたが、この際には上記した工程に続い
て、各ランド・グリッド・アレイに半田ボールを搭載
し、リフロー工程を経ることにより接続が終った。
【００２５】
【発明の効果】以上述べた通り本発明によれば、ＣＳＰ
搭載用基板として低温焼成セラミック基板の採用によっ
て、ＣＳＰ基板の０．５ｍｍないしそれ以下のピッチで
格子状に配列された電極パッドから、マザープリント基
板の０．８ｍｍないし１．０ｍｍのピッチで格子状に配
列された電極パッドへの配線および搭載が可能になり、
しかも用いた低温焼成セラミック基板の特性により長期
信頼性、機械的強度、電気的絶縁特性、電気的伝導特
性、周辺部位との特性のマッチングなどが満足され、特
に熱膨張係数をマザープリント基板のそれと近似させる
ことができるため、熱サイクル環境における長期信頼性
が確保されたなど優れた効果が得られる。
搭載用基板として低温焼成セラミック基板の採用によっ
て、ＣＳＰ基板の０．５ｍｍないしそれ以下のピッチで
格子状に配列された電極パッドから、マザープリント基
板の０．８ｍｍないし１．０ｍｍのピッチで格子状に配
列された電極パッドへの配線および搭載が可能になり、
しかも用いた低温焼成セラミック基板の特性により長期
信頼性、機械的強度、電気的絶縁特性、電気的伝導特
性、周辺部位との特性のマッチングなどが満足され、特
に熱膨張係数をマザープリント基板のそれと近似させる
ことができるため、熱サイクル環境における長期信頼性
が確保されたなど優れた効果が得られる。
【図１】本発明に係るＣＳＰ搭載用基板の一実施例を示
す概略断面説明図である。
す概略断面説明図である。
【図２】本発明に係るＣＳＰ搭載用基板の作製工程説明
図である。
図である。
【図３】本発明に係るＣＳＰ搭載用基板を用いてテープ
タイプＣＳＰとマザープリント基板を電気的に接続した
構造の一実施例を示す概略断面説明図である。
タイプＣＳＰとマザープリント基板を電気的に接続した
構造の一実施例を示す概略断面説明図である。
【図４】図３の構造の他の実施例を示す概略断面説明図
であ
であ
【図５】代表的なテープタイプＣＳＰの構造を示す概略
断面説明図である。
断面説明図である。
１１ ＣＳＰ搭載用基板 １１−１、１１−２、１１−３ 低温焼成セラミック基
板 １２ 表面ランド・グリッド・アレー １３ 配線 １４ 裏面ランド・グリッド・アレー ２１ グリーンシート ２２ プラスチックフィルム ２３ ビアホール ２４ 金属薄膜リード ３２ テープタイプＣＳＰ ３３ 半田ペースト ３４ マザープリント基板 ３５ 半田ボール ５１ 半導体チップ ５２ ポリイミドテープ ５３ カバーコート ５４ 半田 ５５ スルーホール ５６ 銅配線 ５７ 接着フィルム ５８ 封止樹脂
板 １２ 表面ランド・グリッド・アレー １３ 配線 １４ 裏面ランド・グリッド・アレー ２１ グリーンシート ２２ プラスチックフィルム ２３ ビアホール ２４ 金属薄膜リード ３２ テープタイプＣＳＰ ３３ 半田ペースト ３４ マザープリント基板 ３５ 半田ボール ５１ 半導体チップ ５２ ポリイミドテープ ５３ カバーコート ５４ 半田 ５５ スルーホール ５６ 銅配線 ５７ 接着フィルム ５８ 封止樹脂
Claims (3)
- 【請求項１】 低温焼成セラミック基板を積層して構成
し、該基板のうち、一方の表面上に位置する基板は第１
の所定間隔のピッチで格子状に規則的に形成されたラン
ド・グリッド・アレイを有し、また他方の表面上に位置
する基板は前記第１のピッチ以上の第２の所定間隔のピ
ッチで格子状に規則的に形成されたランド・グリッド・
アレイを有し、かつ前記一方の表面上のランド・グリッ
ド・アレイを前記他方の表面のランド・グリッド・アレ
イにｍ対ｎ（ただしｍは自然数、ｎはｍを含む自然数）
に結線することを特徴とするＣＳＰ搭載用基板。 - 【請求項２】 前記第１の所定間隔ピッチは０．５ｍｍ
以下であり、また前記第２の所定間隔のピッチは０．８
ｍｍ以上であることを特徴とする請求項１記載のＣＳＰ
搭載用基板。 - 【請求項３】 前記第１の所定間隔ピッチは０．３ｍｍ
〜０．５ｍｍであり、また前記第２の所定間隔のピッチ
は０．８ｍｍ〜１．０ｍｍであることを特徴とする請求
項２記載のＣＳＰ搭載用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24047997A JPH1167967A (ja) | 1997-08-21 | 1997-08-21 | Ｃｓｐ搭載用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24047997A JPH1167967A (ja) | 1997-08-21 | 1997-08-21 | Ｃｓｐ搭載用基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167967A true JPH1167967A (ja) | 1999-03-09 |
Family
ID=17060132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24047997A Pending JPH1167967A (ja) | 1997-08-21 | 1997-08-21 | Ｃｓｐ搭載用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1167967A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004091011A1 (en) * | 2003-04-02 | 2004-10-21 | The Gillette Company | Zinc/air cell |
| JP2014146846A (ja) * | 2014-05-20 | 2014-08-14 | Rohm Co Ltd | チップ型発光素子 |
-
1997
- 1997-08-21 JP JP24047997A patent/JPH1167967A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004091011A1 (en) * | 2003-04-02 | 2004-10-21 | The Gillette Company | Zinc/air cell |
| JP2014146846A (ja) * | 2014-05-20 | 2014-08-14 | Rohm Co Ltd | チップ型発光素子 |
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