JP4006686B2 - セラミック積層基板及びその製造方法 - Google Patents
セラミック積層基板及びその製造方法 Download PDFInfo
- Publication number
- JP4006686B2 JP4006686B2 JP2002288707A JP2002288707A JP4006686B2 JP 4006686 B2 JP4006686 B2 JP 4006686B2 JP 2002288707 A JP2002288707 A JP 2002288707A JP 2002288707 A JP2002288707 A JP 2002288707A JP 4006686 B2 JP4006686 B2 JP 4006686B2
- Authority
- JP
- Japan
- Prior art keywords
- cavity
- ceramic
- laminated
- semiconductor element
- notch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01012—Magnesium [Mg]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0102—Calcium [Ca]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子などの電子部品を搭載する為のキャビティを具備したセラミック積層基板に関する。
【０００２】
【従来の技術】
従来からプラスチックやセラミックなどからなる回路基板の表面に、トランジスタ、ＦＥＴ、ダイオード、ＩＣ等の半導体素子や抵抗素子、コンデンサ素子、インダクタ素子などの電子部品を搭載した回路基板が知られている。この様な回路基板は、半導体素子や電子部品の機械的応力からの保護、電気的特性の向上、熱的な保護が要求される。最近になり、半導体素子の動作時発熱が大きくなって来ているが、この発熱は半導体素子自身及び、他の電子部品の動作に影響を及ぼすことから、前記発熱を効率的に放熱することが重要となっている。
一般的に用いられている放熱構造としては、半導体素子が実装される回路基板にキャビティを設けて、その底面に伝熱用ビアホール（以下サーマルビアと呼ぶ）を設け、前記サーマルビアを回路基板の実装面側まで延出させ、実装基板とはんだ接合して熱容量の大きな実装基板に熱を逃す構造がある。
【０００３】
上述したような回路基板においては、放熱性、電気的特性、信頼性等をはじめとして総合的に優れたセラミックが、回路基板材料として多用される。この様なセラミックとして主にＡｌ２Ｏ３が用いられて来た。
一方、携帯電話などの移動体通信分野においては、用いられる回路部品を小型化する要求が強く、コンデンサ素子、インダクタ素子などをＬＴＣＣ（ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｃｏ−ｆｉｒｅａｂｌｅ ｃｅｒａｍｉｃｓ ｕｓｅｄ）技術により回路基板に内蔵させたＬＣフィルタ等が広く用いられる様になってきている。
このような回路部品は、例えば１０００℃以下で焼成可能な低温焼成セラミック材料を用いて、ドクターブレード等によりキャリアフィルムに塗こう形成（キャスティング）してセラミックグリーンシートとし、所望形状に切断した前記シートに、コンデンサ素子やインダクタンス素子を構成する所望の回路パターンをＡｇやＣｕなどの導体ペーストで形成し、さらに孔開け装置によりシートの上下を貫通するビアホールを形成し、次いで、各シートに形成したビアホールに、前記回路パターンを形成した導体パターンと同じＡｇやＣｕなどの金属を主成分とする導体ペーストを印刷充填し、そして前記セラミックグリーンシートを必要枚数重ね、積層、圧着し、その後、必要な寸法に切断し、セラミックグリーンシートと導体ペーストとの同時焼成を行う事によって得られる。
【０００４】
最近、このようなＬＴＣＣ技術を前記回路基板に採用し、コンデンサ素子、インダクタ素子の一部を積層内蔵するとともにキャビティを形成して、このキャビティにベアチップ状態の半導体素子を実装する回路基板が提案されている。
以下このようなＬＴＣＣ技術を用いて構成した回路基板をセラミック積層基板と呼ぶ。
【０００５】
図５に従来のセラミック積層基板の斜視図を示す。
セラミック積層基板５１は、キャビティ５２を備え、その底面にサーマルビア５３を有し、前記キャビティ５２に半導体素子を収容して、半導体素子とサーマルビア５３とをはんだ接続するとともに、半導体素子はキャビティ５２の周縁に設けられたランド５４とワイヤボンディングを介して電気的に接続される。
キャビティに収容される半導体素子は、例えばマザー基板からダイシング加工により個片化されるため平面形状で矩形状であって、その角部はほぼ直角に形成される。前記のようなセラミック積層基板の小型化の要請や、ワイヤボンディングのワイヤによる寄生インダクタンスなどの低減による電気的特性の安定化の観点から、キャビティの内側面とそこ収容される半導体素子の外側面との間隔を小さくするように、キャビティの角部を半導体素子の様にほぼ直角となし、限られた空間の中で効率的に半導体素子を収容することが行われていた。
【０００６】
また実用新案文献１には、セラミック基板の中央部に設けた正方形又は長方形の四隅に円弧状の切欠部を有する素子搭載用のキャビティと、前記キャビティの周囲の断面上に設けた内部リードと、前記内部リードと電気的に接続する前記セラミック基板の周縁部近傍に設けた外部リードを有し、このように構成することにより、共晶接合ダイボンディング時にキャビティの四隅に生じる熱ストレス集中を緩和しクラックの発生を防止することが記載されている。
【０００７】
上述したようなセラミック積層基板を得るには、複数のセラミックグリーンシートを積層し、得られた積層体を圧着する工程を経て製造される。そして、複数のセラミックグリーンシートを順次ねる際、積層の途中から、キャビティ穴が既に設けられたセラミックグリーンシートを積重ねることが行なわれる。このようにして得られたセラミック積層体は、複数のセラミックグリーンシートの互いの間の密着性を高めデラミネーションなどの不具合が生じないように、特許文献１にはキャビティ内に所望の圧力が及ぼされるようにセラミックグリーンシートと外形寸法が同等の弾性体を用いて圧着することが開示されている。
【０００８】
【実用新案文献１】
実開平４−６５４３９号公報
【特許文献１】
特開平６−２２４５５９号公報
【０００９】
【発明が解決しようとする課題】
上述したようにキャビティの角部はほぼ直角をなしているので、セラミックグリーンシートに設けられるキャビティ穴の角部を直角となっている。セラミックグリーンシートの厚みは数十μｍ〜数百μｍと比較的薄く、かつ機械的にも弱い。このためその取り扱いによっては、キャビティの角部に亀裂が生じることがある。例えば、キャビティ穴をセラミックグリーンシートから打ち抜く際に、キャビティ穴の角部に亀裂が生じたり、圧着時にキャビティ内に作用する圧力が角部に集中し、これによって亀裂が生じることがある。
このような亀裂は、焼成後のセラミック積層基板に残り、セラミック積層基板の機械的強度を低下させたり、電気的特性の劣化を招く場合があった。
また、セラミックグリーンシートやセラミック積層体の状態で亀裂が生じない場合であっても、セラミック積層基板に衝撃が加えられたりする場合には、前記キャビティの角部に応力集中が生じて、直角となっている角部を起点として亀裂が生じたりする場合もあった。
【００１０】
また、キャビティの限られた空間の中で効率的に半導体素子を収容するように、半導体素子とキャビティ内側面との間隔を小さくすると、前記半導体素子とキャビティ底面にサーマルビアを覆うように形成された電極とはんだ接合において、十分なはんだフィレットを確保出来ないばかりか、はんだ塗布量のばらつきにより、前記電極へのはんだ塗布量が多くなる場合には、前記半導体素子とキャビティ内側面との間に余剰のはんだが流入してセラミック積層基板の表面にまで至り、ワイヤボンディングのワイヤ等との短絡を生じたりする場合もあった。
【００１１】
実用新案文献１には、キャビティの四隅に円弧状の切欠部形成することが開示されているものの、製造過程における、キャビティの角部における亀裂の発生については何等考慮されておらず、ましてや、前記半導体素子とキャビティ内側面との間に余剰のはんだが流入して生じる、ワイヤボンディングのワイヤ等との短絡についても何等考慮されていない。
このように従来、キャビティの角部を起点とした亀裂を防止し、かつキャビティ底部の電極と半導体素子とのはんだ接合を信頼性よく行えるセラミック積層基板はなかった。そこで本発明は、上述した問題点を解決し得るセラミック積層基板を得ることを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、導電体が形成されたセラミックグリーンシートを積層した後、焼成し、一部に半導体素子を収容する矩形状のキャビティが形成されたセラミック積層基板において、キャビティ上部の周縁部に半導体素子の入出力接続用ランドが形成され、前記キャビティの角部にその上部から底面に至る切欠きが形成され、切欠きの底部にはキャビティの底面に形成された放熱用電極が表れ、切欠きの底部を含む領域で半導体素子を放熱用電極とはんだ接続したことを特徴とするセラミック積層基板である。
第２の発明は、導電体が形成されたセラミックグリーンシートを積層した後、焼成し、一部に半導体素子を収容する矩形状のキャビティが形成されたセラミック積層基板の製造方法において、内部に所定電極が形成された第１の積層圧着体と第２の積層圧着体を用意し、前記第１の積層圧着体の所定位置にキャビティ形成用の穴部を形成し、その後該キャビティ形成用の穴部の各角部に、円筒形状の切欠きを形成した後、前記第１の積層圧着体と第２の積層圧着体とを、第２の積層圧着体の表面に形成された放熱電極が、前記切欠きの底部に表れるようにして重ねて圧着し、焼成後、切欠きの底部を含む領域で半導体素子を放熱用電極とはんだ接続することを特徴とするセラミック積層基板の製造方法である。
【００１３】
【発明の実施の形態】
以下、本発明を図面を参照して具体的に説明する。なおここでは説明の簡略化から、一つのセラミック積層基板に着目して図示するが、実際にはセラミックグリーンシートの同一平面上に、複数の同じ導体パターンが形成され、これを積層体とし焼成したマザー基板を分割して複数個のセラミック積層基板が得られるように構成される。
【００１４】
本発明に係る一実施例のセラミック積層基板の斜視図を図１に、その断面図を図２に、そのセラミック積層基板に半導体を実装した状態を示す模式図を図３に示す。
このセラミック積層基板１は、相対向する第１および第２の主面と当該主面間を連結する側面を備え、前記第１の主面にキャビティ２が形成され、その底部には半導体素子の放熱用電極３が形成され、また第１の主面のキャビティ２の周縁部には半導体素子とワイヤ接続される半導体素子の入出力接続用ランド４が形成されている。なお前記第１の主面にチップインダクタやチップコンデンサ、チップ抵抗などの電子部品を実装する場合には、そのための電極パターン（図示せず）が形成されてもよい。そして、キャビティ２の角部に、キャビティ２の上部から底面に至る切欠き５が形成されている。この切欠き５は、円筒形状のものであり、断面形状として３／４円状の外形に形成されている。
【００１５】
このセラミック積層基板１は、焼成により多層一体化された複数のセラミック層６を有し、前記キャビティ２の底面に形成され半導体素子用の放熱用電極３と、前記第２の主面に形成された導体パターン７とを接続する複数のサーマルビア８が形成されている。
また、セラミック層６にはコンデンサ素子やインダクタンス素子を構成する内部導体パターンが形成され、これらを電気的に接続する接続線路、ビアホールが設けられている。セラミック積層基板１の第１の主面に、電子部品を搭載するように電極パターンを適宜形成する。前記キャビティの角部には、円弧上の切欠きが形成され、前記切欠部の底面にはキャビティ２の底面に形成された放熱用電極３が延長形成されている。
そして、このセラミック積層基板１のキャビティ２に半導体素子９を搭載し、その半導体素子の底面と放熱用電極３とが半田付けされ、半導体素子の入出力とセラミック積層基板１の入出力接続用ランド４とがワイヤ１０で接続される。このとき、半導体素子の底面と放熱用電極３との半田付け用の半田１０の余分は切欠き５に収容される。
【００１６】
本発明に係る一実施例のセラミック積層基板の製造方法のフロー図を図４に示す。
まず、低温焼成セラミック材料と適量の有機バインダや有機溶剤と共に混合し、これをキャリアフィルム上にドクターブレート法によってキャスティングして、セラミックグリーンシートを成形した。前記キャリアフィルムは、例えばポリエステル、ポリエチレンテレフタレートで出来ており、熱的安定性、機械的強度にすぐれており、柔らかいセラミックグリーンシートを保持するのに適している。前記低温焼成セラミック材料として、Ａｌ−Ｓｉ−Ｂａ−Ｏ系誘電体材料を用いた。セラミックグリーンシートの厚さは、コンデンサ素子が形成される場合にはセラミック層厚さで２５μｍとし、他の層には１００〜１５０μｍのものを用いた。なお、セラミック層厚さは適宜設定されるものであり、前記厚さに限定されるものではないが、好ましくは１０〜１５０μｍの範囲で選択する。
【００１７】
低温焼成セラミック材料として、例えば低誘電率（比誘電率５〜１０）のＡｌ−Ｍｇ−Ｓｉ−Ｇｄ−Ｏ系誘電体材料、Ｍｇ２ＳＯ４からなる結晶相とＳｉ−Ｂａ−Ｌａ−Ｂ−Ｏ系からなるガラス等からなる誘電体材料、Ａｌ−Ｓｉ−Ｓｒ−Ｏ系誘電体材料、Ａｌ−Ｓｉ−Ｂａ−Ｏ系誘電体材料、高誘電率（比誘電率５０以上）のＢｉ−Ｃａ−Ｎｂ−Ｏ系誘電体材料等様々な材料が開発されている。セラミック積層基板には、これらの低温焼成セラミック材料を単独で使用する場合もあるし、インダクタンス素子、コンデンサ素子を構成するセラミック層に応じて低誘電率の材料、高誘電率の材料を選択的に用いる場合もある。
【００１８】
次に、キャスティングされたセラミックグリーンシートをキャリアフィルムごと切断し、その一部のセラミックグリーンシートにビアホールを形成する。ビアホールは、セラミックグリーンシート側からＣＯ２レーザを照射して、照射面側の孔径がセラミック層としたときに０．０５ｍｍ〜０．３ｍｍとなる、円筒又は略円錐形状を有するビアホールを形成する。前記ビアホールは、積層配置される回路素子間の接続とともに、キャビティ底部に形成される電極と接続され、電気的な接続と放熱の為のサーマルビアに用いられる。
【００１９】
サーマルビアの孔径はレーザのスポット径により決定され、またサーマルビアの断面形状は、レーザ出力により台形状から矩形状など適宜設定できる。またセラミックグリーンシート及び支持フィルムは可撓性を有するものであるから、セラミックグリーンシートに撓みなどが生じないように前記孔開けの際には、非可撓性の支持板を用い、前記支持板に支持フィルム一体のセラミックグリーンシートを配置し、セラミックグリーンシート側からレーザを照射するのが好ましい。
【００２０】
次に、セラミックグリーンシートに形成されたビアホールに導体ペーストを埋込む。導体ペーストとしては銀，銅等が用いられ、メタルマスク又はメッシュマスクによるスクリーン印刷によってビアホール部に埋込まれる。
【００２１】
次に、セラミックグリーンシートの表面にインダクタンス素子やコンデンサ素子を構成する回路パターン、インダクタンス素子やコンデンサ素子等を接続する接続電極を形成するとともに、セラミックグリーンシートに形成されたビアホールの内、サーマルビアとなる複数のビアホールを電気的接続するように、内部金属導体層を形成する。信号配線、及び電源配線の導体パターンを形成する導体ペースト材はビアホール部と同じものを用いても良いし、異なるものを用いても良い。なお、導体パターンの形成と前記ビアホールへの導体ペーストの充填を同時に行ってもよい。
【００２２】
以上の様にして、キャリアフィルムを付けたままセラミックグリーンシートを作成した。そして、これを積層用金型に配置するが、前記金型の下側金型には吸着孔が形成されており、これにより最下層となるセラミックグリーンシートをキャリアフィルムが付いたまま、かつキャリアフィルムを積層治具側として吸着固定する。
【００２３】
そして、キャリアフィルムを付けたままセラミックグリーンシートを、セラミックグリーンシートが相対向するようにして積層し、熱圧着させ、キャリアフィルムをとり除く。これを数次繰り返し、さらにサーマルビアを覆うように、かつ後述する第１の積層圧着体に形成される切欠きの底面となる部分をも覆うように放熱用電極３を印刷形成した。これをＣＩＰして第２の積層圧着体４２とした。この第２の積層圧着体４２を図４（ｃ）に示す。
なお、最下層となるセラミックグリーンシートは、粘着性を備えるフィルムを積層用金型に固定し、セラミックグリーンシートを粘着面に積層し、貼着させて固定しても良い。
【００２４】
第２の積層圧着体４２と同様の製造方法を用いて、表面に半導体素子の入出力接続用ランド４が形成された第１の積層圧着体４１を構成する。（図４（ａ））次いで、第１の積層圧着体４１を金型で打ち抜いてキャビティ部４３を形成した。（図４（ｂ））
そしてキャビティ部４３の４隅をφ０．４のパンチを用いて打ち抜き、切欠き４４を形成した。（図４（ｃ））
【００２５】
各セラミックグリーンシートの状態でキャビティ部を形成すると、シートが薄いため、キャビティ部の角部で亀裂が生じ易いが、この積層圧着体を形成した後に、キャビティ部を形成することにより、キャビティ部の角部の亀裂を生じ難くしている。
また、多少亀裂が生じても、切欠きを形成することにより、取り除くことができる。
また、切欠きを後で形成することにより、キャビティ打ち抜き金型の角部と対応する稜部のＲを大きくとることができ、亀裂の発生防止が出来る。
この切欠き部はレーザで形成してもよく、形状も適宜変更できる。
【００２６】
その後、第１の積層圧着体と第２の積層圧着体を金型に配置して、５０℃、１４０ｋｇ／ｃｍ２の圧力で圧着して一体化し、セラミックグリーンシート積層体を形成した。（図４（ｄ））
この第１の積層圧着体と第２の積層圧着体とは既にＣＩＰされており、この第１の積層圧着体と第２の積層圧着体を重ねて圧着する場合、キャビティ内部まで圧力を作用させる必要がない。これによってもセラミック積層基板に亀裂が発生しにくくできる。
【００２７】
そして、セッタ等の焼成治具上に配置して大気中９００℃で焼成した。なお導体ペーストとしてＣｕを用いる場合には、所定のガス雰囲気中（還元雰囲気）で焼成する。このようにして、セラミックグリーンシートと導体ペーストとを同時焼成することで、本発明のセラミック積層基板１を得た。（図４（ｅ））
【００２８】
このセラミック積層基板１に半導体素子を搭載し、キャビティ２底部の放熱用電極３と半導体素子を３００℃ではんだ接合し、キャビティ２の角部を４０倍の実体顕微鏡で確認したが、亀裂の発生は認められなかった。
また、前記キャビティ２の４隅部にはんだフィレットが形成され、半導体素子との接続を信頼性良く行うことが出来た。
【００２９】
本発明によれば、キャビティの角部に切欠きを設けたことにより、キャビティ寸法を搭載される半導体素子寸法に近づけることができる。これは、セラミック積層基板にキャビティを形成する場合、その角部を９０度に形成することは困難であり、半導体素子の角を収納するためにキャビティ幅を大きくする必要があること、またセラミック積層基板のキャビティの角部を９０度に近づけて行くと、亀裂を生じ易くなるが、キャビティの角部に切欠きを形成することにより、これらを改善し、キャビティの幅を狭く出来る。これにより、本発明のセラミック積層基板では、キャビティの幅をＡとし、半導体素子の幅Ｂとしたとき、キャビティの幅ＡをＢ＋０．０４ｍｍ〜Ｂ＋０．１ｍｍの範囲に設定することができた。
【００３０】
【発明の効果】
本発明によれば、キャビティの角部を起点とする亀裂を防止し、かつキャビティ幅と半導体素子とのクリアランスを小さくする事が可能となる。また、半導体素子の放熱性を高める電極をキャビティ底部に形成し、その放熱用電極と半導体素子との半田付けの際、半田が流出し、不具合を生じさせることを防止することができる。これにより、半導体素子を搭載するためのキャビティを有するセラミック積層基板として、有用なものを提供することができる。
【図面の簡単な説明】
【図１】 本発明に係る一実施例のセラミック積層基板の斜視図である。
【図２】 本発明に係る一実施例のセラミック積層基板の断面図である。
【図３】 本発明に係る一実施例のセラミック積層基板に半導体を実装した状態を示す模式図である。
【図４】 本発明に係る一実施例のセラミック積層基板の製造方法のフロー図である。
【図５】 従来のセラミック積層基板の斜視図である。
【符号の説明】
１ セラミック積層基板
２ キャビティ
３ 放熱用電極
４ 入出力接続用ランド
５ 切欠き
６ セラミック層
７ 導体パターン
８ サーマルビア
９ 半導体素子
１０ ワイヤ
１１ 半田
４１ 第１の積層圧着体
４２ 第２の積層圧着体
４３ キャビティ部
４４ 切欠き
【発明の属する技術分野】
本発明は、半導体素子などの電子部品を搭載する為のキャビティを具備したセラミック積層基板に関する。
【０００２】
【従来の技術】
従来からプラスチックやセラミックなどからなる回路基板の表面に、トランジスタ、ＦＥＴ、ダイオード、ＩＣ等の半導体素子や抵抗素子、コンデンサ素子、インダクタ素子などの電子部品を搭載した回路基板が知られている。この様な回路基板は、半導体素子や電子部品の機械的応力からの保護、電気的特性の向上、熱的な保護が要求される。最近になり、半導体素子の動作時発熱が大きくなって来ているが、この発熱は半導体素子自身及び、他の電子部品の動作に影響を及ぼすことから、前記発熱を効率的に放熱することが重要となっている。
一般的に用いられている放熱構造としては、半導体素子が実装される回路基板にキャビティを設けて、その底面に伝熱用ビアホール（以下サーマルビアと呼ぶ）を設け、前記サーマルビアを回路基板の実装面側まで延出させ、実装基板とはんだ接合して熱容量の大きな実装基板に熱を逃す構造がある。
【０００３】
上述したような回路基板においては、放熱性、電気的特性、信頼性等をはじめとして総合的に優れたセラミックが、回路基板材料として多用される。この様なセラミックとして主にＡｌ２Ｏ３が用いられて来た。
一方、携帯電話などの移動体通信分野においては、用いられる回路部品を小型化する要求が強く、コンデンサ素子、インダクタ素子などをＬＴＣＣ（ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｃｏ−ｆｉｒｅａｂｌｅ ｃｅｒａｍｉｃｓ ｕｓｅｄ）技術により回路基板に内蔵させたＬＣフィルタ等が広く用いられる様になってきている。
このような回路部品は、例えば１０００℃以下で焼成可能な低温焼成セラミック材料を用いて、ドクターブレード等によりキャリアフィルムに塗こう形成（キャスティング）してセラミックグリーンシートとし、所望形状に切断した前記シートに、コンデンサ素子やインダクタンス素子を構成する所望の回路パターンをＡｇやＣｕなどの導体ペーストで形成し、さらに孔開け装置によりシートの上下を貫通するビアホールを形成し、次いで、各シートに形成したビアホールに、前記回路パターンを形成した導体パターンと同じＡｇやＣｕなどの金属を主成分とする導体ペーストを印刷充填し、そして前記セラミックグリーンシートを必要枚数重ね、積層、圧着し、その後、必要な寸法に切断し、セラミックグリーンシートと導体ペーストとの同時焼成を行う事によって得られる。
【０００４】
最近、このようなＬＴＣＣ技術を前記回路基板に採用し、コンデンサ素子、インダクタ素子の一部を積層内蔵するとともにキャビティを形成して、このキャビティにベアチップ状態の半導体素子を実装する回路基板が提案されている。
以下このようなＬＴＣＣ技術を用いて構成した回路基板をセラミック積層基板と呼ぶ。
【０００５】
図５に従来のセラミック積層基板の斜視図を示す。
セラミック積層基板５１は、キャビティ５２を備え、その底面にサーマルビア５３を有し、前記キャビティ５２に半導体素子を収容して、半導体素子とサーマルビア５３とをはんだ接続するとともに、半導体素子はキャビティ５２の周縁に設けられたランド５４とワイヤボンディングを介して電気的に接続される。
キャビティに収容される半導体素子は、例えばマザー基板からダイシング加工により個片化されるため平面形状で矩形状であって、その角部はほぼ直角に形成される。前記のようなセラミック積層基板の小型化の要請や、ワイヤボンディングのワイヤによる寄生インダクタンスなどの低減による電気的特性の安定化の観点から、キャビティの内側面とそこ収容される半導体素子の外側面との間隔を小さくするように、キャビティの角部を半導体素子の様にほぼ直角となし、限られた空間の中で効率的に半導体素子を収容することが行われていた。
【０００６】
また実用新案文献１には、セラミック基板の中央部に設けた正方形又は長方形の四隅に円弧状の切欠部を有する素子搭載用のキャビティと、前記キャビティの周囲の断面上に設けた内部リードと、前記内部リードと電気的に接続する前記セラミック基板の周縁部近傍に設けた外部リードを有し、このように構成することにより、共晶接合ダイボンディング時にキャビティの四隅に生じる熱ストレス集中を緩和しクラックの発生を防止することが記載されている。
【０００７】
上述したようなセラミック積層基板を得るには、複数のセラミックグリーンシートを積層し、得られた積層体を圧着する工程を経て製造される。そして、複数のセラミックグリーンシートを順次ねる際、積層の途中から、キャビティ穴が既に設けられたセラミックグリーンシートを積重ねることが行なわれる。このようにして得られたセラミック積層体は、複数のセラミックグリーンシートの互いの間の密着性を高めデラミネーションなどの不具合が生じないように、特許文献１にはキャビティ内に所望の圧力が及ぼされるようにセラミックグリーンシートと外形寸法が同等の弾性体を用いて圧着することが開示されている。
【０００８】
【実用新案文献１】
実開平４−６５４３９号公報
【特許文献１】
特開平６−２２４５５９号公報
【０００９】
【発明が解決しようとする課題】
上述したようにキャビティの角部はほぼ直角をなしているので、セラミックグリーンシートに設けられるキャビティ穴の角部を直角となっている。セラミックグリーンシートの厚みは数十μｍ〜数百μｍと比較的薄く、かつ機械的にも弱い。このためその取り扱いによっては、キャビティの角部に亀裂が生じることがある。例えば、キャビティ穴をセラミックグリーンシートから打ち抜く際に、キャビティ穴の角部に亀裂が生じたり、圧着時にキャビティ内に作用する圧力が角部に集中し、これによって亀裂が生じることがある。
このような亀裂は、焼成後のセラミック積層基板に残り、セラミック積層基板の機械的強度を低下させたり、電気的特性の劣化を招く場合があった。
また、セラミックグリーンシートやセラミック積層体の状態で亀裂が生じない場合であっても、セラミック積層基板に衝撃が加えられたりする場合には、前記キャビティの角部に応力集中が生じて、直角となっている角部を起点として亀裂が生じたりする場合もあった。
【００１０】
また、キャビティの限られた空間の中で効率的に半導体素子を収容するように、半導体素子とキャビティ内側面との間隔を小さくすると、前記半導体素子とキャビティ底面にサーマルビアを覆うように形成された電極とはんだ接合において、十分なはんだフィレットを確保出来ないばかりか、はんだ塗布量のばらつきにより、前記電極へのはんだ塗布量が多くなる場合には、前記半導体素子とキャビティ内側面との間に余剰のはんだが流入してセラミック積層基板の表面にまで至り、ワイヤボンディングのワイヤ等との短絡を生じたりする場合もあった。
【００１１】
実用新案文献１には、キャビティの四隅に円弧状の切欠部形成することが開示されているものの、製造過程における、キャビティの角部における亀裂の発生については何等考慮されておらず、ましてや、前記半導体素子とキャビティ内側面との間に余剰のはんだが流入して生じる、ワイヤボンディングのワイヤ等との短絡についても何等考慮されていない。
このように従来、キャビティの角部を起点とした亀裂を防止し、かつキャビティ底部の電極と半導体素子とのはんだ接合を信頼性よく行えるセラミック積層基板はなかった。そこで本発明は、上述した問題点を解決し得るセラミック積層基板を得ることを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、導電体が形成されたセラミックグリーンシートを積層した後、焼成し、一部に半導体素子を収容する矩形状のキャビティが形成されたセラミック積層基板において、キャビティ上部の周縁部に半導体素子の入出力接続用ランドが形成され、前記キャビティの角部にその上部から底面に至る切欠きが形成され、切欠きの底部にはキャビティの底面に形成された放熱用電極が表れ、切欠きの底部を含む領域で半導体素子を放熱用電極とはんだ接続したことを特徴とするセラミック積層基板である。
第２の発明は、導電体が形成されたセラミックグリーンシートを積層した後、焼成し、一部に半導体素子を収容する矩形状のキャビティが形成されたセラミック積層基板の製造方法において、内部に所定電極が形成された第１の積層圧着体と第２の積層圧着体を用意し、前記第１の積層圧着体の所定位置にキャビティ形成用の穴部を形成し、その後該キャビティ形成用の穴部の各角部に、円筒形状の切欠きを形成した後、前記第１の積層圧着体と第２の積層圧着体とを、第２の積層圧着体の表面に形成された放熱電極が、前記切欠きの底部に表れるようにして重ねて圧着し、焼成後、切欠きの底部を含む領域で半導体素子を放熱用電極とはんだ接続することを特徴とするセラミック積層基板の製造方法である。
【００１３】
【発明の実施の形態】
以下、本発明を図面を参照して具体的に説明する。なおここでは説明の簡略化から、一つのセラミック積層基板に着目して図示するが、実際にはセラミックグリーンシートの同一平面上に、複数の同じ導体パターンが形成され、これを積層体とし焼成したマザー基板を分割して複数個のセラミック積層基板が得られるように構成される。
【００１４】
本発明に係る一実施例のセラミック積層基板の斜視図を図１に、その断面図を図２に、そのセラミック積層基板に半導体を実装した状態を示す模式図を図３に示す。
このセラミック積層基板１は、相対向する第１および第２の主面と当該主面間を連結する側面を備え、前記第１の主面にキャビティ２が形成され、その底部には半導体素子の放熱用電極３が形成され、また第１の主面のキャビティ２の周縁部には半導体素子とワイヤ接続される半導体素子の入出力接続用ランド４が形成されている。なお前記第１の主面にチップインダクタやチップコンデンサ、チップ抵抗などの電子部品を実装する場合には、そのための電極パターン（図示せず）が形成されてもよい。そして、キャビティ２の角部に、キャビティ２の上部から底面に至る切欠き５が形成されている。この切欠き５は、円筒形状のものであり、断面形状として３／４円状の外形に形成されている。
【００１５】
このセラミック積層基板１は、焼成により多層一体化された複数のセラミック層６を有し、前記キャビティ２の底面に形成され半導体素子用の放熱用電極３と、前記第２の主面に形成された導体パターン７とを接続する複数のサーマルビア８が形成されている。
また、セラミック層６にはコンデンサ素子やインダクタンス素子を構成する内部導体パターンが形成され、これらを電気的に接続する接続線路、ビアホールが設けられている。セラミック積層基板１の第１の主面に、電子部品を搭載するように電極パターンを適宜形成する。前記キャビティの角部には、円弧上の切欠きが形成され、前記切欠部の底面にはキャビティ２の底面に形成された放熱用電極３が延長形成されている。
そして、このセラミック積層基板１のキャビティ２に半導体素子９を搭載し、その半導体素子の底面と放熱用電極３とが半田付けされ、半導体素子の入出力とセラミック積層基板１の入出力接続用ランド４とがワイヤ１０で接続される。このとき、半導体素子の底面と放熱用電極３との半田付け用の半田１０の余分は切欠き５に収容される。
【００１６】
本発明に係る一実施例のセラミック積層基板の製造方法のフロー図を図４に示す。
まず、低温焼成セラミック材料と適量の有機バインダや有機溶剤と共に混合し、これをキャリアフィルム上にドクターブレート法によってキャスティングして、セラミックグリーンシートを成形した。前記キャリアフィルムは、例えばポリエステル、ポリエチレンテレフタレートで出来ており、熱的安定性、機械的強度にすぐれており、柔らかいセラミックグリーンシートを保持するのに適している。前記低温焼成セラミック材料として、Ａｌ−Ｓｉ−Ｂａ−Ｏ系誘電体材料を用いた。セラミックグリーンシートの厚さは、コンデンサ素子が形成される場合にはセラミック層厚さで２５μｍとし、他の層には１００〜１５０μｍのものを用いた。なお、セラミック層厚さは適宜設定されるものであり、前記厚さに限定されるものではないが、好ましくは１０〜１５０μｍの範囲で選択する。
【００１７】
低温焼成セラミック材料として、例えば低誘電率（比誘電率５〜１０）のＡｌ−Ｍｇ−Ｓｉ−Ｇｄ−Ｏ系誘電体材料、Ｍｇ２ＳＯ４からなる結晶相とＳｉ−Ｂａ−Ｌａ−Ｂ−Ｏ系からなるガラス等からなる誘電体材料、Ａｌ−Ｓｉ−Ｓｒ−Ｏ系誘電体材料、Ａｌ−Ｓｉ−Ｂａ−Ｏ系誘電体材料、高誘電率（比誘電率５０以上）のＢｉ−Ｃａ−Ｎｂ−Ｏ系誘電体材料等様々な材料が開発されている。セラミック積層基板には、これらの低温焼成セラミック材料を単独で使用する場合もあるし、インダクタンス素子、コンデンサ素子を構成するセラミック層に応じて低誘電率の材料、高誘電率の材料を選択的に用いる場合もある。
【００１８】
次に、キャスティングされたセラミックグリーンシートをキャリアフィルムごと切断し、その一部のセラミックグリーンシートにビアホールを形成する。ビアホールは、セラミックグリーンシート側からＣＯ２レーザを照射して、照射面側の孔径がセラミック層としたときに０．０５ｍｍ〜０．３ｍｍとなる、円筒又は略円錐形状を有するビアホールを形成する。前記ビアホールは、積層配置される回路素子間の接続とともに、キャビティ底部に形成される電極と接続され、電気的な接続と放熱の為のサーマルビアに用いられる。
【００１９】
サーマルビアの孔径はレーザのスポット径により決定され、またサーマルビアの断面形状は、レーザ出力により台形状から矩形状など適宜設定できる。またセラミックグリーンシート及び支持フィルムは可撓性を有するものであるから、セラミックグリーンシートに撓みなどが生じないように前記孔開けの際には、非可撓性の支持板を用い、前記支持板に支持フィルム一体のセラミックグリーンシートを配置し、セラミックグリーンシート側からレーザを照射するのが好ましい。
【００２０】
次に、セラミックグリーンシートに形成されたビアホールに導体ペーストを埋込む。導体ペーストとしては銀，銅等が用いられ、メタルマスク又はメッシュマスクによるスクリーン印刷によってビアホール部に埋込まれる。
【００２１】
次に、セラミックグリーンシートの表面にインダクタンス素子やコンデンサ素子を構成する回路パターン、インダクタンス素子やコンデンサ素子等を接続する接続電極を形成するとともに、セラミックグリーンシートに形成されたビアホールの内、サーマルビアとなる複数のビアホールを電気的接続するように、内部金属導体層を形成する。信号配線、及び電源配線の導体パターンを形成する導体ペースト材はビアホール部と同じものを用いても良いし、異なるものを用いても良い。なお、導体パターンの形成と前記ビアホールへの導体ペーストの充填を同時に行ってもよい。
【００２２】
以上の様にして、キャリアフィルムを付けたままセラミックグリーンシートを作成した。そして、これを積層用金型に配置するが、前記金型の下側金型には吸着孔が形成されており、これにより最下層となるセラミックグリーンシートをキャリアフィルムが付いたまま、かつキャリアフィルムを積層治具側として吸着固定する。
【００２３】
そして、キャリアフィルムを付けたままセラミックグリーンシートを、セラミックグリーンシートが相対向するようにして積層し、熱圧着させ、キャリアフィルムをとり除く。これを数次繰り返し、さらにサーマルビアを覆うように、かつ後述する第１の積層圧着体に形成される切欠きの底面となる部分をも覆うように放熱用電極３を印刷形成した。これをＣＩＰして第２の積層圧着体４２とした。この第２の積層圧着体４２を図４（ｃ）に示す。
なお、最下層となるセラミックグリーンシートは、粘着性を備えるフィルムを積層用金型に固定し、セラミックグリーンシートを粘着面に積層し、貼着させて固定しても良い。
【００２４】
第２の積層圧着体４２と同様の製造方法を用いて、表面に半導体素子の入出力接続用ランド４が形成された第１の積層圧着体４１を構成する。（図４（ａ））次いで、第１の積層圧着体４１を金型で打ち抜いてキャビティ部４３を形成した。（図４（ｂ））
そしてキャビティ部４３の４隅をφ０．４のパンチを用いて打ち抜き、切欠き４４を形成した。（図４（ｃ））
【００２５】
各セラミックグリーンシートの状態でキャビティ部を形成すると、シートが薄いため、キャビティ部の角部で亀裂が生じ易いが、この積層圧着体を形成した後に、キャビティ部を形成することにより、キャビティ部の角部の亀裂を生じ難くしている。
また、多少亀裂が生じても、切欠きを形成することにより、取り除くことができる。
また、切欠きを後で形成することにより、キャビティ打ち抜き金型の角部と対応する稜部のＲを大きくとることができ、亀裂の発生防止が出来る。
この切欠き部はレーザで形成してもよく、形状も適宜変更できる。
【００２６】
その後、第１の積層圧着体と第２の積層圧着体を金型に配置して、５０℃、１４０ｋｇ／ｃｍ２の圧力で圧着して一体化し、セラミックグリーンシート積層体を形成した。（図４（ｄ））
この第１の積層圧着体と第２の積層圧着体とは既にＣＩＰされており、この第１の積層圧着体と第２の積層圧着体を重ねて圧着する場合、キャビティ内部まで圧力を作用させる必要がない。これによってもセラミック積層基板に亀裂が発生しにくくできる。
【００２７】
そして、セッタ等の焼成治具上に配置して大気中９００℃で焼成した。なお導体ペーストとしてＣｕを用いる場合には、所定のガス雰囲気中（還元雰囲気）で焼成する。このようにして、セラミックグリーンシートと導体ペーストとを同時焼成することで、本発明のセラミック積層基板１を得た。（図４（ｅ））
【００２８】
このセラミック積層基板１に半導体素子を搭載し、キャビティ２底部の放熱用電極３と半導体素子を３００℃ではんだ接合し、キャビティ２の角部を４０倍の実体顕微鏡で確認したが、亀裂の発生は認められなかった。
また、前記キャビティ２の４隅部にはんだフィレットが形成され、半導体素子との接続を信頼性良く行うことが出来た。
【００２９】
本発明によれば、キャビティの角部に切欠きを設けたことにより、キャビティ寸法を搭載される半導体素子寸法に近づけることができる。これは、セラミック積層基板にキャビティを形成する場合、その角部を９０度に形成することは困難であり、半導体素子の角を収納するためにキャビティ幅を大きくする必要があること、またセラミック積層基板のキャビティの角部を９０度に近づけて行くと、亀裂を生じ易くなるが、キャビティの角部に切欠きを形成することにより、これらを改善し、キャビティの幅を狭く出来る。これにより、本発明のセラミック積層基板では、キャビティの幅をＡとし、半導体素子の幅Ｂとしたとき、キャビティの幅ＡをＢ＋０．０４ｍｍ〜Ｂ＋０．１ｍｍの範囲に設定することができた。
【００３０】
【発明の効果】
本発明によれば、キャビティの角部を起点とする亀裂を防止し、かつキャビティ幅と半導体素子とのクリアランスを小さくする事が可能となる。また、半導体素子の放熱性を高める電極をキャビティ底部に形成し、その放熱用電極と半導体素子との半田付けの際、半田が流出し、不具合を生じさせることを防止することができる。これにより、半導体素子を搭載するためのキャビティを有するセラミック積層基板として、有用なものを提供することができる。
【図面の簡単な説明】
【図１】 本発明に係る一実施例のセラミック積層基板の斜視図である。
【図２】 本発明に係る一実施例のセラミック積層基板の断面図である。
【図３】 本発明に係る一実施例のセラミック積層基板に半導体を実装した状態を示す模式図である。
【図４】 本発明に係る一実施例のセラミック積層基板の製造方法のフロー図である。
【図５】 従来のセラミック積層基板の斜視図である。
【符号の説明】
１ セラミック積層基板
２ キャビティ
３ 放熱用電極
４ 入出力接続用ランド
５ 切欠き
６ セラミック層
７ 導体パターン
８ サーマルビア
９ 半導体素子
１０ ワイヤ
１１ 半田
４１ 第１の積層圧着体
４２ 第２の積層圧着体
４３ キャビティ部
４４ 切欠き
Claims (2)
- 導電体が形成されたセラミックグリーンシートを積層した後、焼成し、一部に半導体素子を収容する矩形状のキャビティが形成されたセラミック積層基板において、
キャビティ上部の周縁部に半導体素子の入出力接続用ランドが形成され、前記キャビティの角部にその上部から底面に至る切欠きが形成され、切欠きの底部にはキャビティの底面に形成された放熱用電極が表れ、切欠きの底部を含む領域で半導体素子を放熱用電極とはんだ接続したことを特徴とするセラミック積層基板。 - 導電体が形成されたセラミックグリーンシートを積層した後、焼成し、一部に半導体素子を収容する矩形状のキャビティが形成されたセラミック積層基板の製造方法において、
内部に所定電極が形成された第１の積層圧着体と第２の積層圧着体を用意し、前記第１の積層圧着体の所定位置にキャビティ形成用の穴部を形成し、その後該キャビティ形成用の穴部の各角部に、円筒形状の切欠きを形成した後、前記第１の積層圧着体と第２の積層圧着体とを、第２の積層圧着体の表面に形成された放熱電極が、前記切欠きの底部に表れるようにして重ねて圧着し、
焼成後、切欠きの底部を含む領域で半導体素子を放熱用電極とはんだ接続することを特徴とするセラミック積層基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002288707A JP4006686B2 (ja) | 2002-10-01 | 2002-10-01 | セラミック積層基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002288707A JP4006686B2 (ja) | 2002-10-01 | 2002-10-01 | セラミック積層基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004128134A JP2004128134A (ja) | 2004-04-22 |
| JP4006686B2 true JP4006686B2 (ja) | 2007-11-14 |
Family
ID=32281123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002288707A Expired - Lifetime JP4006686B2 (ja) | 2002-10-01 | 2002-10-01 | セラミック積層基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4006686B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4796518B2 (ja) * | 2007-02-06 | 2011-10-19 | 株式会社住友金属エレクトロデバイス | セラミック蓋体 |
| JP5101240B2 (ja) * | 2007-10-25 | 2012-12-19 | 日本特殊陶業株式会社 | 板状部品内蔵配線基板 |
-
2002
- 2002-10-01 JP JP2002288707A patent/JP4006686B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004128134A (ja) | 2004-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3531573B2 (ja) | 積層型セラミック電子部品およびその製造方法ならびに電子装置 | |
| JP3266505B2 (ja) | 多層回路基板 | |
| JP4265607B2 (ja) | 積層型電子部品および積層型電子部品の実装構造 | |
| US20160211079A1 (en) | Miniature Wire-Bondable Capacitor | |
| JP4277275B2 (ja) | セラミック積層基板および高周波電子部品 | |
| JP2005026312A (ja) | 高周波電子部品およびその実装方法 | |
| CN110612780B (zh) | 多连配线基板、电子部件收纳用封装件以及电子装置 | |
| JP4006686B2 (ja) | セラミック積層基板及びその製造方法 | |
| JP4379769B2 (ja) | セラミック積層基板およびこれを用いたセラミック積層電子部品 | |
| JP2004056115A (ja) | 多層配線基板 | |
| JP2007242908A (ja) | 電子部品収納用セラミックパッケージ | |
| JP4573185B2 (ja) | セラミック積層基板ならびにセラミック積層電子部品の製造方法 | |
| WO2008004423A1 (fr) | Carte de câblage ayant un conducteur en forme de colonne et son procédé de fabrication | |
| JP4986500B2 (ja) | 積層基板、電子装置およびこれらの製造方法。 | |
| JP2004247699A (ja) | 配線基板 | |
| JP2004207592A (ja) | 多層セラミック基板の製造方法 | |
| JP2004128334A (ja) | 高周波電子部品 | |
| JP2003243830A (ja) | セラミック積層基板の製造方法 | |
| JP2002026527A (ja) | 積層配線基板及びその製造方法 | |
| JP2006041238A (ja) | 配線基板及び配線基板の製造方法 | |
| JP2004179338A (ja) | 半導体素子収納用パッケージ | |
| JP2003347467A (ja) | 電子装置 | |
| JP2004055991A (ja) | 配線基板 | |
| JP2002100697A (ja) | 電子部品およびそれを備える電子装置 | |
| KR100565501B1 (ko) | 수동소자 매립 회로기판 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050920 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070425 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070507 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070706 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070803 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070816 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4006686 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130907 Year of fee payment: 6 |
|
| EXPY | Cancellation because of completion of term |