JPH11312764A - エリアアレイ型半導体パッケージ及びその製造方法 - Google Patents

エリアアレイ型半導体パッケージ及びその製造方法

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JPH11312764A
JPH11312764A JP34087298A JP34087298A JPH11312764A JP H11312764 A JPH11312764 A JP H11312764A JP 34087298 A JP34087298 A JP 34087298A JP 34087298 A JP34087298 A JP 34087298A JP H11312764 A JPH11312764 A JP H11312764A
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JP
Japan
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lead frame
semiconductor chip
semiconductor package
array type
die paddle
Prior art date
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JP34087298A
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English (en)
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Chi-Jung Song
ソン チ−ジュン
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SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】半導体チップが固着するリードフレームが熱を
放出するヒートシンクとして作用し、高熱を放出する高
性能半導体素子のパッケージングに適合したエリアアレ
イ型半導体パッケージ及びその製造方法を提供する。 【解決手段】リードフレーム１０を用いて製造される本
発明に係るエリアアレイ型半導体パッケージにおいて
は、上面に複数個のボンディングパッドが形成された半
導体チップ２０と、該半導体チップ２０の下面が接着剤
３０により固着されたリードフレーム１０と、上記半導
体チップ２０上に形成された外部出力端子であるバンプ
４０と、前記半導体チップの周側面と前記リードフレー
ムのリードとの隙間を密封する成形樹脂５０と、から構
成されるエリアアレイ型半導体パッケージを製造する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体パッケージ
及びその製造方法に係るもので、詳しくは、半導体チッ
プの付着されるリードフレームが熱を放出するヒートシ
ンク（冷熱源）として作用し得るエリアアレイ型半導体
パッケージ及びその製造方法に関する。
【０００２】
【従来の技術】従来、ボールグリッドアレイ（Ball Gri
d Array:以下、ＢＧＡと称す）半導体パッケージにおい
ては、所定面積内にピンを多数本装着でき、外部端子が
短いので外部衝撃によるたわみの発生が防止され、電気
的信号の伝達が容易で、かつ、マザーボードにパッケー
ジを実装するときに火炉内で一時にリフロー（再溶融）
することができ、その結果、実装時間が短縮されるので
広く用いられている。以下、このような従来のＢＧＡ半
導体パッケージについて図面を用いて説明する。
【０００３】該ＢＧＡ半導体パッケージは、図８に示し
たように、複数の金属パターン（図示せず）を有した印
刷回路基板（Printed Circuit Board:以下、ＰＣＢと称
す）１と、該ＰＣＢ１上に接着剤１ａにより付着され複
数個のボンディングパッド（図示せず）を有した半導体
チップ２と、該半導体チップの各ボンディングパッドと
ＰＣＢの金属パターンとを電気的に結線する金属ワイヤ
ー３と、上記半導体チップ２と金属ワイヤー３とを包含
する上記ＰＣＢ１上の所定部位を密封する成形樹脂４
と、上記ＰＣＢ１の下面に付着された外部端子のソルダ
ボール５と、から構成されている。
【０００４】なお、上記金属パターンは上記ＰＣＢ１の
上、下面に露出するように形成されて上記ＰＣＢ１の上
部と下部とを電気的に結線する電気回路の一部としての
役割を果たす。また、従来、ＢＧＡ半導体パッケージの
製造方法においては、図９に示したように、ウエハ内に
形成された複数の半導体素子を別々の半導体チップにそ
れぞれ分離するソーイング（切断）工程と、上記別々に
分離された各半導体チップをＰＣＢ上にそれぞれ接着さ
せるダイボンディング工程と、上記各半導体チップのボ
ンディングパッドとＰＣＢの金属パターンとを複数のワ
イヤーにより連結するワイヤーボンディング工程と、上
記半導体チップとワイヤーとを包含するＰＣＢ上の所定
部位を成形樹脂により密封する成形工程と、上記ＰＣＢ
の下面に外部出力端子となるソルダボールを形成するボ
ール実装工程と、該ＢＧＡ半導体パッケージを火炉内で
リフローするリフロー工程と、を行って構成され、該Ｂ
ＧＡ半導体パッケージはトリム（指定寸法加工）工程を
経てマザーボードに直接実装されるようになっている。
【０００５】
【発明が解決しようとする課題】しかしながら、該ＢＧ
Ａ半導体パッケージにおいては、出力端子として使用さ
れるソルダボールが半導体チップの活性表面である半導
体チップの上面とは反対側の面位置に位置するため、半
導体パッケージのサイズが大きくなるという不都合があ
った。
【０００６】更に、半導体チップから発生する熱が迅速
に外部放出されなかったため、高性能の半導体素子のパ
ッケージングには該ＢＧＡ半導体パッケージを適用でき
ないという不都合な点があった。本発明は、このような
従来の課題に鑑みてなされたもので、半導体チップが固
着されるリードフレームが熱を放出するヒートシンクと
して作用して、高熱を迅速に放出することが可能な高性
能の半導体素子のパッケージングに適合なエリアアレイ
型半導体パッケージ及びその製造方法を提供することを
目的とする。
【０００７】
【課題を解決するための手段】このため、請求項１に係
る発明では、ダイパドル及び該ダイパドルの端縁部に所
定間隔毎に形成された複数個のリードを包含するリード
フレームと、前記ダイパドル上に固着され、上面に複数
個のボンディングパッドを有する半導体チップと、該半
導体チップの各ボンディングパッド上に形成されたバン
プと、前記半導体チップの周側面と前記リードフレーム
のリードとの隙間を密封する成形樹脂と、を含んで構成
したことを特徴とする。
【０００８】また、請求項２に係る発明では、前記リー
ドフレームにおけるリードの一部分が下方または上方の
いずれか一方に折曲げられたことを特徴とする。また、
請求項３に係る発明では、前記ダイパドルの面積は、該
ダイパドルの上面に固着される前記半導体チップの面積
よりも大きいことを特徴とする。また、請求項４に係る
発明では、前記ダイパドルは、一部分が上方に折曲げら
れたことを特徴とする。
【０００９】また、請求項５に係る発明では、ダイパド
ルの端縁部に所定間隔毎に複数個のリードを有するリー
ドフレームのダイパドル上に複数個のボンディングパッ
ドを有する半導体チップを固着する工程と、前記各ボン
ディングパッド上にバンプを形成する工程と、前記半導
体チップの周側面と前記リードフレームのリードとの隙
間を成形樹脂により密封する工程と、前記リード及びダ
イパドルの一部分を折曲成形する工程と、を順次行って
形成されることを特徴とする。
【００１０】
【発明の効果】請求項１に係る発明によれば、半導体チ
ップの固着されるリードフレームをヒートシンクとして
使用し得るため、高熱を発生する高性能半導体チップの
パッケージングにも適合でき、半導体パッケージの放熱
特性を向上し得るという効果がある。
【００１１】請求項２に係る発明によれば、前記リード
フレームにおけるリードの一部分が下方または上方のい
ずれか一方に折曲げられているので、スペースを節約し
て小型化できる。請求項３に係る発明によれば、前記ダ
イパドルの面積は、該ダイパドルの上面に固着される前
記半導体チップの面積よりも大きいので、固着の際の位
置のずれ及び前記半導体チップの微小の寸法誤差を許容
できる。
【００１２】請求項４に係る発明によれば、前記ダイパ
ドルは、一部分が上方に折曲げられているので、スペー
スを節約して小型化できる。請求項５に係る発明によれ
ば、半導体チップに貯蔵された情報をＰＣＢに伝達する
ために金属ワイヤーを用い、かつ、反対面に外部出力端
子を設ける従来ＢＧＡ半導体パッケージと比べ、半導体
チップのボンディングパッド上に外部出力端子として直
接バンプを形成するため、半導体パッケージが軽薄短小
化され、素子の回路を設計するときボンディングパッド
の設計が容易になり、かつ、電気的特性が向上する。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。まず、本発明の第１実施形態に係
るエリアアレイ型半導体パッケージに用いられるリード
フレーム１０においては、図１に示すように、半導体チ
ップが固着されるほぼ四角形状のダイパドル１１と、該
ダイパドル１１の四方側に所定間隔毎にそれぞれ列状に
連続配列して形成された複数のリード１２と、該リード
１２を支持するため該リード１２の他方側に接して形成
されたリード支持枠（レイル）１３と、から構成されて
いる。
【００１４】なお、リードフレーム１０の材質は銅、銅
の合金、及びタングステンの合金中いずれか１つの材料
により構成されており、更に、リードフレーム１０の上
下部にはくぼみ又はホールが形成されており、このくぼ
み又はホールは、リードフレーム１０のインデックス
（index ）としての役割を有する。そして、該リードフ
レーム１０を用いて製造される本発明に係るエリアアレ
イ型半導体パッケージにおいては、図２に示したよう
に、上面に複数個のボンディングパッド（図示せず）が
形成された半導体チップ２０と、該半導体チップ２０の
下面が接着剤３０により固着されたリードフレーム１０
と、上記半導体チップ２０上に形成された外部出力端子
であるバンプ４０と、前記半導体チップの周側面と前記
リードフレーム１０のリード１２との隙間を密封する成
形樹脂５０と、から構成されている。
【００１５】このように構成された半導体パッケージの
リードフレーム１０は、半導体チップ２０から発生され
た熱を外部に放出するヒートシンクとして動作する。こ
こで、上記接着剤３０には、熱伝導性物質のエポキシ樹
脂が主に使用される。さらに、本発明に係るエリアアレ
イ型半導体パッケージの製造方法に対し図３〜図５に基
づいて説明すると次のようである。
【００１６】まず、図３〜図４（Ａ）に示したように、
ウエハ（図示せず）に形成された複数の半導体素子上に
複数個のボンディングパッドを形成し、該各ボンディン
グパッドの上面に該当する半導体素子に貯蔵された情報
を外部に出力する端子であるバンプ４０を形成し、それ
ら複数個の半導体素子を該ウエハから別々の半導体チッ
プ２０にそれぞれ分離した後、それら分離された半導体
チップ２０を上述したリードフレーム１０のダイパドル
１１上に熱伝導性物質の接着剤３０を用いてそれぞれ接
着する。
【００１７】次いで、図４（Ｂ）、（Ｃ）に示すよう
に、上記半導体チップ２０の周側面と、前記リードフレ
ーム１０のリード１２との間隙を成形樹脂５０により密
封する。このとき、前記半導体チップ２０のボンディン
グパッド上に形成されたバンプ４０は露出され、上記リ
ードフレーム１０のリード１２は、成形工程後露出され
たリード１２が外部リード１２ａになり、成形樹脂５０
により密封されたリード１２が内部リード１２ｂとな
る。
【００１８】また、ダイパドル１１の面積が半導体チッ
プ２０の固着する部分の面積よりも大きい場合、半導体
チップ２０が固着されていないダイパドル１１の外周部
分は、上方に折曲することができる。次いで、図５に示
すように、上記露出された外部リード１２ａを成形加工
して、本発明に係るエリアアレイ型半導体パッケージの
製造を完了する。
【００１９】更に、図６は、本発明の第１実施形態に係
るエリアアレイ型半導体パッケージをＰＣＢ上に実装さ
せた形状を示した断面図である。図７は、本発明の第２
実施形態に係るエリアアレイ型半導体パッケージをＰＣ
Ｂ上に実装させた形状を示した断面図であり、実装の際
には、該ＰＣＢ６０の上面とリードフレーム１０間のス
ペースＳをエポキシ系の樹脂又は絶縁性のシリコン７０
による充填工程を施し、外部の衝撃から半導体パッケー
ジを保護するようになっている。
【００２０】なお、特に図７のリードフレーム１０は、
図６のリードフレーム１０よりも表面積が広く、なおか
つ熱伝導性の高い放熱部材でできているため、半導体チ
ップ２０で発生した熱を効果的に外部へ放出することが
できる。また、ＰＣＢ６０上に本発明に係るエリアアレ
イ型半導体パッケージを実装するとき、リードフレーム
１０とＰＣＢ６０間に形成された半導体チップ２０とバ
ンプ４０とのスペースＳの部位をエポキシ樹脂を用いて
充填工法を施すため、ハンダ接合の信頼性を向上させ
る。
【図面の簡単な説明】
【図１】本発明の第１実施形態に用いられるリードフレ
ームを示した平面図
【図２】本発明の第１実施形態に係るエリアアレイ型半
導体パッケージの構成を示した縦断面図
【図３】本発明の第１実施形態に係るエリアアレイ型半
導体パッケージの製造方法を示した工程断面図（全体上
面図）
【図４】本発明の第１実施形態に係るエリアアレイ型半
導体パッケージの製造方法を示した工程断面図
【図５】本発明の第１実施形態に係るエリアアレイ型半
導体パッケージの製造方法を示した工程断面図（全体側
面図）
【図６】本発明の第１実施形態に係るエリアアレイ型半
導体パッケージをＰＣＢ上に実装させた形状を示した断
面図
【図７】本発明の第２実施形態に係るエリアアレイ型半
導体パッケージをＰＣＢ上に実装させた形状を示した断
面図
【図８】従来のＢＧＡ半導体パッケージを示した縦断面
図
【図９】従来のＢＧＡ半導体パッケージの製造方法を示
したフローチャート
【符号の説明】
１０ リードフレーム ２０ 半導体チップ １１ ダイパドル ３０ 接着部材 １２ リード ４０ バンプ １２ａ 外部リード ５０ 成形樹脂 １２ｂ 内部リード ６０ 印刷回路基板（ＰＣ
Ｂ） １３ リード支持枠 ７０ エポキシ系の樹脂又
は絶縁性のシリコン

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】ダイパドル及び該ダイパドルの端縁部に所
    定間隔毎に形成された複数個のリードを包含するリード
    フレームと、 前記ダイパドル上に固着され、上面に複数個のボンディ
    ングパッドを有する半導体チップと、 該半導体チップの各ボンディングパッド上に形成された
    バンプと、 前記半導体チップの周側面と前記リードフレームのリー
    ドとの隙間を密封する成形樹脂と、 を含んで構成したことを特徴とするエリアアレイ型半導
    体パッケージ。
  2. 【請求項２】前記リードフレームにおけるリードの一部
    分が下方または上方のいずれか一方に折曲げられたこと
    を特徴とする請求項１記載のエリアアレイ型半導体パッ
    ケージ。
  3. 【請求項３】前記ダイパドルの面積は、該ダイパドルの
    上面に固着される前記半導体チップの面積よりも大きい
    ことを特徴とする請求項１又は請求項２記載のエリアア
    レイ型半導体パッケージ。
  4. 【請求項４】前記ダイパドルは、一部分が上方に折曲げ
    れられたことを特徴とする請求項１〜請求項３のいずれ
    か１つに記載のエリアアレイ型半導体パッケージ。
  5. 【請求項５】ダイパドルの端縁部に所定間隔毎に複数個
    のリードを有するリードフレームのダイパドル上に複数
    個のボンディングパッドを有する半導体チップを固着す
    る工程と、 前記各ボンディングパッド上にバンプを形成する工程
    と、 前記半導体チップの周側面と前記リードフレームのリー
    ドとの隙間を成形樹脂により密封する工程と、 前記リード及びダイパドルの一部分を折曲成形する工程
    と、 を順次行って形成されることを特徴とするエリアアレイ
    型半導体パッケージの製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6597070B2 (en) 2000-02-01 2003-07-22 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP2005522028A (ja) * 2002-03-29 2005-07-21 フェアチャイルド セミコンダクター コーポレイション 半導体デバイスのパッケージング・システム
WO2014013848A1 (ja) * 2012-07-19 2014-01-23 日産自動車株式会社 半導体装置

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6767140B2 (en) * 2000-05-09 2004-07-27 National Semiconductor Corporation Ceramic optical sub-assembly for opto-electronic module utilizing LTCC (low-temperature co-fired ceramic) technology
US6916121B2 (en) 2001-08-03 2005-07-12 National Semiconductor Corporation Optical sub-assembly for optoelectronic modules
US6624507B1 (en) 2000-05-09 2003-09-23 National Semiconductor Corporation Miniature semiconductor package for opto-electronic devices
US6642613B1 (en) 2000-05-09 2003-11-04 National Semiconductor Corporation Techniques for joining an opto-electronic module to a semiconductor package
US6707140B1 (en) * 2000-05-09 2004-03-16 National Semiconductor Corporation Arrayable, scaleable, and stackable molded package configuration
US6765275B1 (en) 2000-05-09 2004-07-20 National Semiconductor Corporation Two-layer electrical substrate for optical devices
US6683368B1 (en) 2000-06-09 2004-01-27 National Semiconductor Corporation Lead frame design for chip scale package
US6689640B1 (en) 2000-10-26 2004-02-10 National Semiconductor Corporation Chip scale pin array
US6551859B1 (en) 2001-02-22 2003-04-22 National Semiconductor Corporation Chip scale and land grid array semiconductor packages
US7269027B2 (en) * 2001-08-03 2007-09-11 National Semiconductor Corporation Ceramic optical sub-assembly for optoelectronic modules
US7023705B2 (en) 2001-08-03 2006-04-04 National Semiconductor Corporation Ceramic optical sub-assembly for optoelectronic modules
US6973225B2 (en) * 2001-09-24 2005-12-06 National Semiconductor Corporation Techniques for attaching rotated photonic devices to an optical sub-assembly in an optoelectronic package
US6985668B2 (en) * 2003-07-15 2006-01-10 National Semiconductor Corporation Multi-purpose optical light pipe
US7156562B2 (en) * 2003-07-15 2007-01-02 National Semiconductor Corporation Opto-electronic module form factor having adjustable optical plane height
US7095096B1 (en) 2004-08-16 2006-08-22 National Semiconductor Corporation Microarray lead frame
US7846775B1 (en) 2005-05-23 2010-12-07 National Semiconductor Corporation Universal lead frame for micro-array packages
JP2007048976A (ja) * 2005-08-10 2007-02-22 Toshiba Corp プリント回路板、およびプリント回路板を備えた電子機器
US7514769B1 (en) * 2005-08-13 2009-04-07 National Semiconductor Corporation Micro surface mount die package and method
JP2008153305A (ja) * 2006-12-14 2008-07-03 Nec Electronics Corp 半導体装置
US8435837B2 (en) * 2009-12-15 2013-05-07 Silicon Storage Technology, Inc. Panel based lead frame packaging method and device
US8076181B1 (en) * 2010-10-22 2011-12-13 Linear Technology Corporation Lead plating technique for singulated IC packages
US8872321B2 (en) * 2012-02-24 2014-10-28 Broadcom Corporation Semiconductor packages with integrated heat spreaders
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
CN211685163U (zh) 2017-03-27 2020-10-16 Ohc知识产权控股有限责任公司 烤架
US11045049B2 (en) 2018-06-27 2021-06-29 Ohc Ip Holdings, Llc Securing of panels to grill system
US10966569B2 (en) 2018-06-27 2021-04-06 Ohc Ip Holdings, Llc Grill system with decorative panels
US10702099B2 (en) 2018-06-27 2020-07-07 Ohc Ip Holdings, Llc Grill and side cart attachment systems and methods
US11033147B2 (en) 2018-06-27 2021-06-15 Ohc Ip Holdings, Llc Gas tank guard in grill cart
US11096521B2 (en) 2018-06-27 2021-08-24 Ohc Ip Holdings, Llc Side cart locking mechanism
US10772466B2 (en) 2018-06-27 2020-09-15 Ohc Ip Holdings, Llc Grill assembly with foldable cart
USD928544S1 (en) 2019-06-24 2021-08-24 Ohc Ip Holdings, Llc Grill assembly
USD924002S1 (en) 2019-06-24 2021-07-06 Ohc Ip Holdings, Llc Grill cart
USD923996S1 (en) 2019-06-24 2021-07-06 Ohc Ip Holdings, Llc Grill
USD926519S1 (en) 2019-06-24 2021-08-03 Ohc Ip Holdings, Llc Grill side assembly

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5182631A (en) * 1988-04-15 1993-01-26 Nippon Telegraph And Telephone Corporation Film carrier for RF IC
US5253010A (en) * 1988-05-13 1993-10-12 Minolta Camera Kabushiki Kaisha Printed circuit board
US5053852A (en) * 1990-07-05 1991-10-01 At&T Bell Laboratories Molded hybrid IC package and lead frame therefore
ATE186795T1 (de) * 1990-07-21 1999-12-15 Mitsui Chemicals Inc Halbleiteranordnung mit einer packung
EP0490125B1 (en) * 1990-11-20 1996-03-13 Sumitomo Electric Industries, Ltd. Method of mounting semiconductor elements
US5241133A (en) 1990-12-21 1993-08-31 Motorola, Inc. Leadless pad array chip carrier
US5157480A (en) * 1991-02-06 1992-10-20 Motorola, Inc. Semiconductor device having dual electrical contact sites
US5197183A (en) * 1991-11-05 1993-03-30 Lsi Logic Corporation Modified lead frame for reducing wire wash in transfer molding of IC packages
US5378924A (en) * 1992-09-10 1995-01-03 Vlsi Technology, Inc. Apparatus for thermally coupling a heat sink to a lead frame
US5355283A (en) 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
JP2531382B2 (ja) * 1994-05-26 1996-09-04 日本電気株式会社 ボ―ルグリッドアレイ半導体装置およびその製造方法
US5834831A (en) * 1994-08-16 1998-11-10 Fujitsu Limited Semiconductor device with improved heat dissipation efficiency
US5666003A (en) * 1994-10-24 1997-09-09 Rohm Co. Ltd. Packaged semiconductor device incorporating heat sink plate
US5965936A (en) * 1997-12-31 1999-10-12 Micron Technology, Inc. Multi-layer lead frame for a semiconductor device
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
US5963796A (en) * 1996-07-29 1999-10-05 Lg Semicon Co., Ltd. Fabrication method for semiconductor package substrate and semiconductor package
US5790378A (en) * 1995-09-22 1998-08-04 National Semiconductor Corporation High density integrated circuit package including interposer
KR0157899B1 (ko) * 1995-09-22 1998-12-01 문정환 기판에 반도체 장치를 부착시키기 위한 연결구조
JP3429921B2 (ja) * 1995-10-26 2003-07-28 三菱電機株式会社 半導体装置
KR0179802B1 (ko) * 1995-12-29 1999-03-20 문정환 반도체 패키지
JP2734443B2 (ja) * 1996-03-19 1998-03-30 日本電気株式会社 樹脂封止型半導体装置
JPH09260568A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR980006174A (ko) * 1996-06-18 1998-03-30 문정환 버틈 리드 패키지
KR100239695B1 (ko) * 1996-09-11 2000-01-15 김영환 칩 사이즈 반도체 패키지 및 그 제조 방법
US5817540A (en) * 1996-09-20 1998-10-06 Micron Technology, Inc. Method of fabricating flip-chip on leads devices and resulting assemblies
KR100246333B1 (ko) * 1997-03-14 2000-03-15 김영환 비 지 에이 패키지 및 그 제조방법
US5879965A (en) * 1997-06-19 1999-03-09 Micron Technology, Inc. Plastic lead frames for semiconductor devices, packages including same, and methods of fabrication
US5869883A (en) * 1997-09-26 1999-02-09 Stanley Wang, President Pantronix Corp. Packaging of semiconductor circuit in pre-molded plastic package
US6476481B2 (en) * 1998-05-05 2002-11-05 International Rectifier Corporation High current capacity semiconductor device package and lead frame with large area connection posts and modified outline
US6448110B1 (en) * 1999-08-25 2002-09-10 Vanguard International Semiconductor Corporation Method for fabricating a dual-chip package and package formed
US6374675B1 (en) * 2000-03-20 2002-04-23 Advanced Micro Devices, Inc, Acoustic microscopy die crack inspection for plastic encapsulated integrated circuits
US6525413B1 (en) * 2000-07-12 2003-02-25 Micron Technology, Inc. Die to die connection method and assemblies and packages including dice so connected
US6566164B1 (en) * 2000-12-07 2003-05-20 Amkor Technology, Inc. Exposed copper strap in a semiconductor package

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6597070B2 (en) 2000-02-01 2003-07-22 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP2005522028A (ja) * 2002-03-29 2005-07-21 フェアチャイルド セミコンダクター コーポレイション 半導体デバイスのパッケージング・システム
WO2014013848A1 (ja) * 2012-07-19 2014-01-23 日産自動車株式会社 半導体装置

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