JPH04115555A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はゲート電極部にエアーブリッジ構造の配線を
有する半導体装置及びその製造方法に関するものである
。

〔従来の技術〕

元来、例えばＨＥＭＴ等に代表されるマイクロ波の素子
の基本性能は、そのゲート電極部の長さによって大きく
左右される。一般にゲート電極は短かければ短いだけ高
性能化を図ることか可能となる。しかし物理的にゲート
長が短くなれば断面積が小さくなり、それに伴ってゲー
ト抵抗は増大する。ゲート抵抗の増大はとりもなおさず
素子特性の劣化につながる。

第３図はＨＥＭＴ素子のＮＦ特性とゲート長の関係の一
例を示したグラフで、通常形状のゲート電極の素子はゲ
ート長がある程度（グラフ中では約０．３５μｍ）でＮ
Ｆ特性が飽和してしまい、それ以上ＮＦの低下は見られ
ない。それに比ベゲート電極の低抵抗化を図った素子は
ゲート長が短くなっても、特性の飽和が発生することな
（直線的に性能の向上が見られる。

以上のように素子の高性能化を図る場合、ゲート長を可
能な限り短く形成して、さらにそれに伴うゲート抵抗の
増大を抑制するために低抵抗化の手段を講じる必要があ
る。

そこで、従来からその手段の１つとして素子のチャネル
部のゲート電極は著しく微細に形成しておき、その上に
エアーブリッジ配線技術を適用してゲートの各部に低抵
抗で給電を行ってゲート抵抗の低抵抗化を図るという手
段が用いられている。

即ち、第４図は従来のエアーブリッジ配線の構造を有す
るＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌ
ｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）の構造図であり、その
うち（ａ）は平面図、（ｂ）はｆａ）図のｃ−ｃ’　部
の断面図、（Ｃ）は（ａ）図のＤ−Ｄ′部の断面図であ
る。

また第５図は従来のエアーブリッジ配線の構造を有する
ＨＥＭＴの製造方法を示すプロセスフロー断面図である
。

これらの図において、１はゲート電極を示しており、そ
のうち、ｌａはゲートフィンガー部、ｌｂはゲートパッ
ド部、ｌｃはエアブリッジ配線部である。また、２はソ
ース電極、３はドレイン電極、５は下層レジスト、７は
上層レジスト、８はエアブリッジ配線部１ｃ、ゲートパ
ッド部１ｂを構成する電解メツキ層、９はエアブリッジ
配線部１ｃとゲートフィンガー部１ａを接続するための
メタルポストの土台、１０はＧａＡｓ基板等の半導体基
板である。

次にその製造方法について説明する。

まず第５図（ａ）に示すように、基板ｌＯ上にソース電
極２、ドレイン電極３を蒸着、リフトオフ法等により形
成する。次にゲートフィンガ−１ａ形成部に開口部を有
するレジストパターン（図示せず）を設け、これをマス
クとして基板ｌＯをエツチングしてリセス孔を形成し、
該リセス孔にゲートフィンガー１ａを蒸着、リフトオフ
法を用いて形成する。ゲートフィンガー１ａ形成のため
のレジストパターンをウェハ上に形成するには、微細パ
ターンを形成するという目的から電子ビーム（Ｅｔｅｃ
ｔｒｏｎ　Ｂｅａｍ　；以下、ＥＢと略す）直接描画方
式と呼ばれる方法を用いるのが一般的である。ＥＢ直接
描画方式を用いれば、０．１〜０．３μｍ程度のパター
ンを形成することが可能である。

次に、第５図（ｂ）に示すように、ゲートフィンガーｌ
ａ上に後工程で形成するエアーブリッジ配線１ｃのメタ
ルポストを形成するために「土台」９を形成する。この
「土台」９は例えば蒸着、リフトオフ法を用いて形成す
る。

そして次に第５図（Ｃ）に示すように、エアーブリッジ
配線のメタルポストを形成するために、ゲートフィンガ
ー部分！ａ、他に例えばゲートバット部分１ｂに窓をあ
け、他の部分は全て覆ったような下層レジストパターン
５を形成する。この下層レジストパターン５のレジスト
厚は最終的にエアーブリッジのポストの高さを決定する
。次に、後工程の電解メツキ成長を行うのに必要な給電
層６を下層レジスト５の全面に形成する。このとき給電
層６を形成するには段差部でのカバレッジ性に優れたス
パッタリング法が望ましい。

次に、第５図（ｄ）に示すように、ウェハ（給電層６）
上でメツキの成長を行いたい部分を除いた給電層６の全
てを上層レジスト７でカバーする。このとき、上層レジ
スト７の厚みは電解メツキ成長の際の壁となるように、
目標メッキ厚より厚めに形成する必要がある。そして電
解メツキを行う。

このときレジストでカバーされていない所望の部分だけ
にメツキが成長する。

次に第５図（ｅ）に示すように、メツキ成長の際に壁と
して用いた上層レジスト７の除去を行う。

次に第５図げ）に示すように、電解メツキ成長の際に用
いた給電層６の不要部分も取り除く。これは例えばドラ
イエツチング等の技術を用いて取り除いた方が寸法制御
性の点からも優れている。そして給電層の下に形成して
あった下層レジスト５も取り除いてエアーブリッジ配線
構造を有するＨＥＭＴの製造方法は完成する。

〔発明が解決しようとする課題〕

従来のエアーブリッジ配線の構造を有する素子の最大の
問題点は、エアーブリッジを支えるための必要なメタル
ポスト部分がゲート長に比べ著しく大きいことである。

従って、メタルポスト部分を実際の素子のチャネル部に
形成すると、電気的にはゲート電極への寄生容量が増大
したことになり、高速動作におけるＮＦ特性が悪化し、
動作速度が低下するなど特性向上の大きな妨げとなる。

また、ソース、ドレイン電極間の間隔がメタルポストの
大きさで制限されることとなり、素子の微細化を図る上
で大きな問題となる。

そこで、従来ではこのような問題を考慮し、第４図（ａ
）の平面図に示したように、メタルポスト部分のソース
電極２とドレイン電極３の間隔を大きく形成し、更に、
メタルポスト部分は実際にはチャネル領域として動作し
ないように、ソース、ドレイン電極下の動作層をメタル
ポスト部分以外の領域に選択的に形成していた。

一方、ゲート抵抗の低減のためには、メタルポストの数
を多くシ、ゲートフィンガー１ａへの給電点を多くとる
のが有利であり、このため、メタルポストの数が多いチ
ップを形成した場合、実際、メタルポスト部はチャネル
として動作しないため、実際のゲート幅より見かけのチ
ップ幅が大きくなってしまうなどの問題点があった。

さらに、従来ではメタルポスト部分を形成するためにゲ
ートフィンガー１ｂ上に土台部９を形成する工程、さら
にこれに電気的に接続するようにエアブリッジ配線部と
なる電界メツキ層を形成する工程と２つの工程を必要と
するので、パターン制御性の問題から相互のメタルポス
ト部分の間隔にバラツキが生じる恐れがある。このバラ
ツキは、各メタルポスト間のゲートフィンガー１ａのゲ
ート抵抗のバラツキに繋がり、チップ内で素子特性を一
様にできないという問題点もあった。

この発明は上記のような問題点を解消するためになされ
たもので、エアーブリッジ配線とゲート電極が接する所
の面積を小さくでき、ゲート抵抗の低減と寄生容量の低
減を同時に図ることができる半導体装置を得ることを目
的とする。

また、この発明はこのような半導体装置をより制御性、
再現性の高く製造できる半導体装置の製造方法を提供す
ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置は、微細ゲートフィンガー上
の全面に、エアブリッジ配線を直接接続するようにした
ものである。

また、この発明に係る半導体装置の製造方法は、基板上
にソース電極及びドレイン電極を形成し、ゲートパッド
及びゲートフィンガー形成部に開口部を有する第１のレ
ジストパターンを形成し、該第１のレジストパターン上
にエアーブリッジ配線部及びゲートパッド部の形成に必
要な第２のレジストパターンを形成し、全面に金属薄膜
を設け、前記第１のレジストのゲートフィンガー開口部
にゲートフィンガーを形成するとともに、エアブリッジ
配線部及びゲートパッド部を形成し、その後、第１．第
２のレジストパターンを除去するようにしたものである
。

〔作用〕

この発明による半導体装置は、エアーブリッジ配線を支
えるメタルポスト部分がゲートフィンガーのすべての真
上にこれと一体化して形成されているので、ゲートフィ
ンガーのエアブリッジ配線を支える部分を小さくでき、
ゲートの寄生容量を低減できる。また、全てのゲートフ
ィンガー上にはエアブリッジ配線を接続しているので、
ゲート抵抗が低減できる。

また、この発明による半導体装置の製造方法によれば、
エアーブリッジ配線部、ゲートパッド部。

及びゲートフィンガー部を同時に形成し、エアーブリッ
ジを支えるメタルポスト部分をゲートフィンガーの真上
に一体化して形成するとともに全てのゲートフィンガー
上には低抵抗化金属を形成したので、ゲートの寄生容量
の低減及び抵抗の低減を同時に図ることができ、基本性
能が著しく向上した素子構造を容易に得ることができる
。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図（ａ）は本発明の一実施例による半導体装置の構
造を示す平面図で、同図（ｂ）はｆａ）図のＡ−Ａ　’
断面図、同図（Ｃ）は＜８１図のＢ−Ｂ　’断面図であ
る。

また、第２図は本発明の一実施例を示す素子の製造フロ
ーを示した断面図であり、これらの図において、第４図
及び第５図と同一符号は同一部分を示しており、その説
明を省略する。

以下、第２図（ａ）〜げ）の製造フロー図にならって本
実施例の製造方法について説明する。

まず、第２図（ａ）に示すように、従来法と同様に基板
１０上にソース電極２．ドレイン電極３をリフトオフ法
等で形成する。

次にゲート電極を形成すべくゲート電極のフィンガ一部
及びバット部に相当する部分に開口部を有する微細レジ
ストパターン４を形成する。これは素子の高性能化をね
らう目的からＥＢ直接描画法等を適用するのが望ましい
。そしてこのＥＢレジスト４をマスクとして基板ｌＯを
エツチングし、ゲートフィンガー形成部にリセス孔を形
成する。

次に、第２図（ｂ）に示すように、エアーブリッジ配線
のメタルポストを形成するためにＥＢレジスト４上に、
ゲートフィンガー形成部分及びゲートパッド形成部分に
開口部を有する第１の下層レジストパターン５を形成す
る。通常、ＥＢ用レジスト４と第１の下層レジスト５は
その組成が異なるため互いに混じり合うことはない。

次に、第２図（Ｃ）に示すように、全面に金属薄膜６を
形成する。これにより、リセス孔にゲートフィンガー１
ａを形成するとともに、エアブリッジ配線部及びパッド
部を形成する際の電解メツキの給電層となる部分を形成
する。この際、注意が必要なのは、この金属薄膜６にＦ
ＥＴのゲート電極としての働きをさせるため、金属薄膜
６をＥＢレジスト４の開口サイズの厚みだけレジストに
接触させる必要がある。そこでまず、最低、ゲートフィ
ンガー部のリセスの深さまでは蒸着法で金属を形成した
後、パターンの段差の著しい部分を完全に金属薄膜でカ
バーする目的から、スパッタリング法の追加処理を行う
必要がある。このスパッタリング法の追加処理をするこ
とにより、はぼｌ。

０％の確率でカバーすることが可能となる。

次に、第２図（ｄ）に示すように、この給電層６上に第
２の上層レジストパターン７を形成する。これは従来法
と同様にメツキ成長の際に壁となるように厚み等をコン
トロールして形成する。

次に、第２図（ｅ）に示すように、電解メツキを行う。

これによりレジスト７でカバーされていない部分だけに
メツキが成長する。ＦＥＴのゲートフィンガー電極１ａ
となるべきい所は予め蒸着法で形成されているので、メ
ツキはゲートフィンガー１ａ上の位置のみに成長するこ
ととなる。

次以降は第２図げ）に示すように、従来法と同様に上層
レジスト７、不要部分の給電層６．下層レジスト５及び
ＥＢ用レジスト４の除去を行う。

以上のフローで素子の製造は終了する。

以上のように、このような本実施例の製造方法によれば
、ゲートフィンガー１ａ及びゲートパッド部！ｂ形成用
の微細パターン４の形成後、直ちにゲートフィンガー１
ａを形成せず、そのまま、次の金属薄膜６の形成、電解
メツキによる電解メツキ層８の形成を行ない、エアーブ
リッジ配線部ｌｃ、ゲートパッド１ｂの形成と同時にゲ
ートフィンガー１ａの形成を行うようにしたので、従来
のようにゲートフィンガー部、ゲート電極のエアーブリ
ッジ部を支える部分（メタルポスト部分）、エアブリッ
ジ配線部をそ、れぞれ別工程で形成する必要がなくなり
、これらを同時に容易に形成でき、ゲート抵抗のバラツ
キ、チップ内での素子特性のバラツキを防止することが
できる。

しかも、このゲートフィンガー１ａの幅、即ちゲート長
は従来のようにメタルポスト部分の土台の大きさに影響
されることがなく、最初の微細パターンの開口部サイズ
でのみ決まることとなるので、この開口部のサイズを制
御することによりゲート長を可能な限り小さくできる。

これにより、電極に発生する寄生容量を低減でき、素子
の高性能化が実現可能となる。

また、本実施例では全てのゲートフィンガー１ａ下を素
子のチャネル部として用いることできるので、チップサ
イズの縮小化を図ることができるとともに、さらには従
来のように、ソース、ドレイン電極下の動作層をメタル
ポスト部分以外の領域に選択的に形成する必要がなくな
り、動作層の形成が極めて容易となる。

また、本実施例では金属薄膜６を形成する際に蒸着法と
スパッタリング法の組合せを行うようにしたので、金属
薄膜６を確実に形成することができ、素子の製造歩留ま
りをほぼ１００％にすることができる。

また、ゲートフィンガー１ａと平行に対向配置したエア
ブリッジ配線部のゲートフィンガー対向部を、ゲートフ
ィンガー１ａの全面に直接接続したので、ゲートフィン
ガー１ａ上全域にわたって低抵抗の金属が形成されるこ
ととなり、さらにゲート抵抗の低減を図ることができる
。

なお、上記実施例ではゲート電極１を、まず、蒸着法及
びスパッタにより給電層６を形成し、次に電解メツキに
より電界メツキ層８を形成するという方法により形成し
ていたが、技術的問題（現在の技術では、リフトオフで
形成できる全層膜の厚みは１〜２μｍ程度が限界である
。）さえ解決すれば蒸着法だけで完成させても問題はな
い。その際の製造方法は第１の下層レジスト５を形成し
た後に給電層を形成せずに、第２の上層レジスト７を用
いて３〜４μｍ程度の厚みの金属膜をリフトオフ法で形
成する方法が考えられる。

このような製造方法を適用するとさらに工程数を減らす
ことができるという利点がある。

〔発明の効果〕

以上のようにこの発明によれば、ゲートフィンガーとエ
アブリッジ配線との接続において、ゲートフィンガーの
給電点上に土台を介してエアブリッジ配線を接続するの
ではなく、ゲートフィンガー上全域にわたってに直接に
エアブリッジ配線を接続したので、ゲートフィンガーの
エアーブリッジを支える部分でのゲート寄生容量を低減
できるともにゲート抵抗のさらなる低減を図ることがで
き、またゲート抵抗のバラツキをも無くすことができる
ので、ゲートの微細化がさらに進んだとしても高性能素
子の実現が可能となる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体装置の構造を示
す図、第２図は本発明の一実施例による半導体装置の製
造方法のプロセスフロー断面図、第３図はＨＥＭＴ素子
のＮＦ特性とゲート長との関係の一例を示した図、第４
図は従来の半導体装置の構造を示す図、第５図は従来の
半導体装置の製造方法のプロセスフローを示す図である
。 図において、１はゲート電極、１ａはゲートフィンガー
、１ｂはゲートパッド、ｌｃはエアブリッジ配線部、２
はソース電極、３はドレイン電極、４はＥＢ用レジスト
、５は下層のレジスト、６は給電層、７は上層のレジス
ト、８は電解メツキ層、ＩＯは半導体基板である。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）ゲート電極部にエアブリッジ構造の配線を有する
   半導体装置において、 前記エアブリッジ構造の配線は、一端がゲートパッドに
   接続され、ソース電極を跨いだ他端はゲートフィンガー
   と平行に対向配置されたゲートフィンガー対向部を有し
   該ゲートフィンガー対向部はゲートフィンガーの全面に
   直接接続されていることを特徴とする半導体装置。
2. （２）ゲート電極部のエアブリッジ構造の配線を有する
   半導体装置の製造方法において、 基板上にソース電極及びドレイン電極を形成する工程と
   、 ゲートパッド形成部及びゲートフィンガー形成部に開口
   部を有する第１のレジストパターンを形成する工程と、 該第１のレジストパターン上に、ゲートパッド部と、一
   端がゲートパッド部に接続されソース電極を跨いだ他端
   が前記ゲートフィンガーと平行に対向配置されるゲート
   フィンガー対向部を有するエアブリッジ配線部の形成に
   必要な第２のレジストパターンを形成する工程と、 全面に金属膜を設け、前記ゲートフィンガー形成部の第
   １のレジストパターン開口部にゲートフィンガーを形成
   すると同時に、前記エアブリッジ配線部及びゲートパッ
   ド部を形成する工程と、前記第１、第２のレジストパタ
   ーンを除去する工程とを含むことを特徴とする半導体装
   置の製造方法。