JPH0210842A - リセスゲートを有する半導体装置の製造方法 - Google Patents
リセスゲートを有する半導体装置の製造方法Info
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- JPH0210842A JPH0210842A JP63162196A JP16219688A JPH0210842A JP H0210842 A JPH0210842 A JP H0210842A JP 63162196 A JP63162196 A JP 63162196A JP 16219688 A JP16219688 A JP 16219688A JP H0210842 A JPH0210842 A JP H0210842A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ストッパー層に設けられた開口内に形成されるリセスゲ
ートを有する半導体装置の製造方法に関し。
ートを有する半導体装置の製造方法に関し。
ストッパー層とリセスゲート間の寄生容量を低減するこ
とによりこの種の半導体装置の動作速度の向上を目的と
し。
とによりこの種の半導体装置の動作速度の向上を目的と
し。
半導体層と該半導体層に接する側壁部分を有するリセス
ゲートとを半導体基板上の所定領域にそれぞれ形成する
工程と、該側壁部分に集束イオンビームを選択的に照射
して該部分を除去することにより該半導体層と該リセス
ゲートを分離する工程を含むことから構成される。
ゲートとを半導体基板上の所定領域にそれぞれ形成する
工程と、該側壁部分に集束イオンビームを選択的に照射
して該部分を除去することにより該半導体層と該リセス
ゲートを分離する工程を含むことから構成される。
本発明は、ストッパー層に設けられた開口内に形成され
るリセスゲートを有する半導体装置の製造方法に関する
。
るリセスゲートを有する半導体装置の製造方法に関する
。
超高速ＬＳＩとしてＧａＡｓを用いた半導体装置の開発
が進められており、とくに、 ＭＥＳ−ＦＥＴやＩＩＥ
ＭＴ等から成るＬＳＩが注目されている。この種のＬＳ
Ｉの動作速度を向上するために、ゲート長を短縮して相
互コンダクタンスの増加および素子容量の低減を図るこ
とが有効である。ＭＥＳ−ＦＥＴに比較して。
が進められており、とくに、 ＭＥＳ−ＦＥＴやＩＩＥ
ＭＴ等から成るＬＳＩが注目されている。この種のＬＳ
Ｉの動作速度を向上するために、ゲート長を短縮して相
互コンダクタンスの増加および素子容量の低減を図るこ
とが有効である。ＭＥＳ−ＦＥＴに比較して。
チャネル層における薄い２次元電子ガス層を用いるＨＥ
ＭＴＯ方がより短チヤネル効果による闇値電圧の変動が
小さいため、ゲート長の短縮による高速度ＬＳＩの実用
化の可能性が高い。
ＭＴＯ方がより短チヤネル効果による闇値電圧の変動が
小さいため、ゲート長の短縮による高速度ＬＳＩの実用
化の可能性が高い。
しかしながら、 ＨＥＭＴにおいても、ゲート長が１μ
ｍ以下のサブミクロン領域になると、素子容量の低減が
困難となる。これは、ゲート電極の両端にゲート長に依
存しない寄生容量（フリンジング容量）が存在するため
である。すなわち、 ＨＥＭＴを用いる集積回路におい
ては５通常、リセスゲート構造を適用することが有効で
あるとされているが。
ｍ以下のサブミクロン領域になると、素子容量の低減が
困難となる。これは、ゲート電極の両端にゲート長に依
存しない寄生容量（フリンジング容量）が存在するため
である。すなわち、 ＨＥＭＴを用いる集積回路におい
ては５通常、リセスゲート構造を適用することが有効で
あるとされているが。
このリセスゲ−１・とその周囲に存在するストッパー層
を構成する半導体層との接合部分に容量が発生する問題
がある。
を構成する半導体層との接合部分に容量が発生する問題
がある。
第５図はリセスゲートを有する通常のエンハンスメント
型のＨＥＭＴの要部断面図であって、後述する電子供給
層となるｎ−ＡｌＧａＡｓ層３にショットキ接合をして
いるリセス型のゲート９は周囲のＧａＡｓ層４と接して
おり、これらの間にもショットキ接合が形成されている
。このため、これらの間に前記フリンジング容量Ｃ７が
発生している。この容量Ｃ２はゲート長し、を短縮して
も減少しない。したがって、このトランジスタの動作速
度は、この容量Ｃｒによって上限が決まってしまう。な
お。
型のＨＥＭＴの要部断面図であって、後述する電子供給
層となるｎ−ＡｌＧａＡｓ層３にショットキ接合をして
いるリセス型のゲート９は周囲のＧａＡｓ層４と接して
おり、これらの間にもショットキ接合が形成されている
。このため、これらの間に前記フリンジング容量Ｃ７が
発生している。この容量Ｃ２はゲート長し、を短縮して
も減少しない。したがって、このトランジスタの動作速
度は、この容量Ｃｒによって上限が決まってしまう。な
お。
同図において符号５および６は、それぞれ、ストッパー
層および→キャップ層である。
層および→キャップ層である。
本発明は、リセスゲートを有する半導体装置における上
記のようなＧａＡｓ層４とゲート９との間の寄生容量を
低減することによりこの種の半導体装置の動作速度の向
上を目的とする。
記のようなＧａＡｓ層４とゲート９との間の寄生容量を
低減することによりこの種の半導体装置の動作速度の向
上を目的とする。
上記目的は、半導体層と該半導体層に接する側壁部分を
有するリセスゲートとを半導体基板上の所定領域にそれ
ぞれ形成する工程と、該側壁部分に集束イオンビームを
選択的に照射して該部分を除去することにより該半導体
層と該リセスゲートを分離する工程を含むことを特徴と
する本発明に係るリセスゲートを有する半導体装置の製
造方法によって達成される。
有するリセスゲートとを半導体基板上の所定領域にそれ
ぞれ形成する工程と、該側壁部分に集束イオンビームを
選択的に照射して該部分を除去することにより該半導体
層と該リセスゲートを分離する工程を含むことを特徴と
する本発明に係るリセスゲートを有する半導体装置の製
造方法によって達成される。
０作 用〕
サブミクロン領域の超微細加工が可能な集束イオンビー
ム（ＦＩＢ）を用いて、ストッパー層半導体と接してい
るリセスゲートの側壁部分を切削除去し、これらを分離
する。その結果、これらの間の寄生容量が実質的に排除
され、動作速度が向上可能となる。このようなＦＩＢ加
工による寄生容量の低減は、 ＬＳＩ中の、とくに高速
動作を必要とする素子について行えば充分であり、実用
的な切削加工のスループットが得られる。
ム（ＦＩＢ）を用いて、ストッパー層半導体と接してい
るリセスゲートの側壁部分を切削除去し、これらを分離
する。その結果、これらの間の寄生容量が実質的に排除
され、動作速度が向上可能となる。このようなＦＩＢ加
工による寄生容量の低減は、 ＬＳＩ中の、とくに高速
動作を必要とする素子について行えば充分であり、実用
的な切削加工のスループットが得られる。
以下本発明の実施例を図面を参照して説明する。
以下の図面において、既出の図面におけるのと同じ部分
には同一符号を付しである。
には同一符号を付しである。
第１図は本発明の一実施例の工程の一部を示す要部断面
図であって１通常のリセスゲートを有する半導体装置の
製造工程と同様である。
図であって１通常のリセスゲートを有する半導体装置の
製造工程と同様である。
第１図（ａ）に示すように１例えば半絶縁性のＧａＡｓ
（Ｓ、 Ｉ−ＧａＡｓ）基板１の上に、チャネル層を構
成する絶縁性のＧａＡｓ （ｉ−ＧａＡｓ）層２と電子
供給層を構成するｎ型のＡＩＧａＡｓ（ｎ−ＡＩＧａＡ
ｓ）層３を順次エピタキシャル成長させる。さらに、こ
の上に、後述する選択的ドライエツチングにおいてスト
ッパー層となるＡ ｌＧａＡｓ層５を間にはさんだキャ
ップ層、すなわち、 ＧａＡｓ層４およびｎ“−ＧａＡ
ｓ層６をエピタキシャル成長させる。ＧａＡｓキャンプ
層４および６は。
（Ｓ、 Ｉ−ＧａＡｓ）基板１の上に、チャネル層を構
成する絶縁性のＧａＡｓ （ｉ−ＧａＡｓ）層２と電子
供給層を構成するｎ型のＡＩＧａＡｓ（ｎ−ＡＩＧａＡ
ｓ）層３を順次エピタキシャル成長させる。さらに、こ
の上に、後述する選択的ドライエツチングにおいてスト
ッパー層となるＡ ｌＧａＡｓ層５を間にはさんだキャ
ップ層、すなわち、 ＧａＡｓ層４およびｎ“−ＧａＡ
ｓ層６をエピタキシャル成長させる。ＧａＡｓキャンプ
層４および６は。
後述するソース／ドレイン電極とオーミックコンタクト
を形成するために設けられる。
を形成するために設けられる。
上記ののち１図示のように１例えば＾ｕＧｅ／Ａｕから
成るソース／ドレイン電極７を蒸着法により形成し、さ
らに熱処理を施す。ソース／ドレイン電極７の一部は上
記熱処理によってＧａＡｓ層６から１−ＧａＡｓ層２に
達する領域に拡散し、アロイ層８を形成する。このよう
にして、ソース／ドレイン電極７と１−ＧａＡｓ層２と
の間にオーミックコンタクトが形成される。
成るソース／ドレイン電極７を蒸着法により形成し、さ
らに熱処理を施す。ソース／ドレイン電極７の一部は上
記熱処理によってＧａＡｓ層６から１−ＧａＡｓ層２に
達する領域に拡散し、アロイ層８を形成する。このよう
にして、ソース／ドレイン電極７と１−ＧａＡｓ層２と
の間にオーミックコンタクトが形成される。
次いで、第１図（ｂ）に示すように、ゲート形成領域に
対応する開口１１を有するレジストマスク１０を形成し
、開口１１内におけるｎ ” −ＧａＡｓＲ６およびＡ
ｌＧａＡｓ層５をウェットエツチングにより除去してＧ
ａＡｓ層４を表出させる。こののち、 ＣＣｌｇＰｇガ
スを用いてＧａＡｓ層４をドライエツチングする。この
ドライエツチングにおいて、デイプリージョン型のＨＥ
ＭＴが形成される領域（図示省略）におけるｎ゛ＧａＡ
ｓＧａＡｓ層６ｉｎｇされるが、ｎ′″−１ＩＧａＡｓ
層５がこの際のストッパーとなる。このように。
対応する開口１１を有するレジストマスク１０を形成し
、開口１１内におけるｎ ” −ＧａＡｓＲ６およびＡ
ｌＧａＡｓ層５をウェットエツチングにより除去してＧ
ａＡｓ層４を表出させる。こののち、 ＣＣｌｇＰｇガ
スを用いてＧａＡｓ層４をドライエツチングする。この
ドライエツチングにおいて、デイプリージョン型のＨＥ
ＭＴが形成される領域（図示省略）におけるｎ゛ＧａＡ
ｓＧａＡｓ層６ｉｎｇされるが、ｎ′″−１ＩＧａＡｓ
層５がこの際のストッパーとなる。このように。
ＡｌＧａＡｓストッパー層５を設けたことにより、エン
ハンスメント型とデイプリージョン型のＨＥＭＴを同一
基板上に同時に形成可能となる。なお、符号１２は上記
ＣＣＣ１２Ｆガスのイオンを示す。
ハンスメント型とデイプリージョン型のＨＥＭＴを同一
基板上に同時に形成可能となる。なお、符号１２は上記
ＣＣＣ１２Ｆガスのイオンを示す。
上記ののち、レジストマスク１０を除去し、第１図（Ｃ
）に示す構造を得る。上記ＣＣｈＦｚガスを用いるドラ
イエツチングにおいては＋ ＡｌＧａＡ３層５のエツチ
ング速度に比べ、 ＧａＡｓ層４および６のエツチング
速度が２００倍程変人きい。このため、ゲーｉ・形成領
域１３周囲には１図示のように、 ＧａＡｓ層４ないし
ＧａＡｓ層６の傾斜面が表出する。
）に示す構造を得る。上記ＣＣｈＦｚガスを用いるドラ
イエツチングにおいては＋ ＡｌＧａＡ３層５のエツチ
ング速度に比べ、 ＧａＡｓ層４および６のエツチング
速度が２００倍程変人きい。このため、ゲーｉ・形成領
域１３周囲には１図示のように、 ＧａＡｓ層４ないし
ＧａＡｓ層６の傾斜面が表出する。
次いで、第１図（ｄｌに示すように、ゲート形成領域１
３に対応する開口を有するレジストマスク１５を形成し
、ゲート形成領域１３に表出するｎ−ＡｌＧａＡｓ層３
およびレジストマスク１５上に２例えばアルミニウム（
Ａ１）ら成るゲート電極層９′を堆積する。
３に対応する開口を有するレジストマスク１５を形成し
、ゲート形成領域１３に表出するｎ−ＡｌＧａＡｓ層３
およびレジストマスク１５上に２例えばアルミニウム（
Ａ１）ら成るゲート電極層９′を堆積する。
そして、レジストマスク１５を溶解・除去することによ
り、レジストマスク１５上のゲート電極層９′がリフト
オフされ、第１図（ｅ）に示すように、ゲート形成領域
１３にゲート９が残る。
り、レジストマスク１５上のゲート電極層９′がリフト
オフされ、第１図（ｅ）に示すように、ゲート形成領域
１３にゲート９が残る。
上記のように形成されたゲート９は、第５図を参照して
説明したように、ゲート形成領域１３周囲の側壁部分で
ＧａＡｓ層４と接してショットキ接合を形成しており、
これらの間に寄生容量が発生している。上記のようなゲ
ート９とＧａＡｓ層４の接触は。
説明したように、ゲート形成領域１３周囲の側壁部分で
ＧａＡｓ層４と接してショットキ接合を形成しており、
これらの間に寄生容量が発生している。上記のようなゲ
ート９とＧａＡｓ層４の接触は。
ゲート長ｔ、ｇが小さくなるほどリフトオフによる電極
形成の制御性が悪くなるため、避けることが困難であっ
た。
形成の制御性が悪くなるため、避けることが困難であっ
た。
本発明においては、 ＧａＡｓ層４と接しているゲート
９の側壁部分を、サブミクロンオーダーの微細加工が可
能なＦＩＢ法を用いて選択的に切削除去し。
９の側壁部分を、サブミクロンオーダーの微細加工が可
能なＦＩＢ法を用いて選択的に切削除去し。
ゲート９とＧａＡｓ層４を分離する。
ＦＩＢ法は、電界研磨によって先端を数μｍ程度に加工
したタングステンエミッタの先に、ガリウム（Ｇａ）の
ような低融点金属をのせ、真空中で固定したのち加熱し
、高電界を印加してタングステンエミッタの先端からイ
オン化した金属原子（例えばＧａ” ）を放出し・これ
を加速して被加工物体に衝突させ、被加工物体をスパッ
タリングにより除去する方法である。
したタングステンエミッタの先に、ガリウム（Ｇａ）の
ような低融点金属をのせ、真空中で固定したのち加熱し
、高電界を印加してタングステンエミッタの先端からイ
オン化した金属原子（例えばＧａ” ）を放出し・これ
を加速して被加工物体に衝突させ、被加工物体をスパッ
タリングにより除去する方法である。
第２図は上記加工に用いるＦＩＢシステムの概要構成を
示すブロック図であって、イオン源２１で発生されたＧ
ａ”イオンは、コンデンサレンズ２２で集束され、可変
絞り２３により所定形状寸法に整形されたのち対物レン
ズ２４で再集束され、走査電極２５によるＸＹ力方向の
偏向を受けて、試料台２６上に載置された半導体基板２
７上を走査する。可変絞り２３を制御することにより、
半導体基板２７上におけるイオンビームの寸法は０．２
μｍから１００μｍ程度まで変化させられる。
示すブロック図であって、イオン源２１で発生されたＧ
ａ”イオンは、コンデンサレンズ２２で集束され、可変
絞り２３により所定形状寸法に整形されたのち対物レン
ズ２４で再集束され、走査電極２５によるＸＹ力方向の
偏向を受けて、試料台２６上に載置された半導体基板２
７上を走査する。可変絞り２３を制御することにより、
半導体基板２７上におけるイオンビームの寸法は０．２
μｍから１００μｍ程度まで変化させられる。
走査電極２５に印加される電圧は、 ＣＰＵ３０の配下
にあるスキャンコントローラ３１によって制御され。
にあるスキャンコントローラ３１によって制御され。
この走査と同期してビームブランカ２８によりイオンビ
ームの照射がオン・オフ制御される。走査電極２５によ
る偏向幅以上の走査位置移動を可能にするために、 Ｃ
Ｐｔ１３０配下にあるステージコントローラ３２により
Ｘ方向移動モータ３３およびＸ方向移動モータ３４が駆
動され、試料台２６がＸＹ力方向所定量移動される。な
お、試料台２６近傍には、２次電子検出器３５が設けら
れており、イオンビームの照射にともなって半導体基板
２７から発生する２次電子が検出される。この２次電子
電流をイオンビームの走査に同期して処理することによ
り、半導体基板２７表面の２次元的２次電子像を観察す
ることができる。ＦＩＢ加工の特徴は、同一のイオンビ
ームにより９表面加工と上記表面観察と行うことができ
る点にあり３ビームの径を０．１ μｍ程度まで絞れる
ことと合わせて、微細加工に適している。
ームの照射がオン・オフ制御される。走査電極２５によ
る偏向幅以上の走査位置移動を可能にするために、 Ｃ
Ｐｔ１３０配下にあるステージコントローラ３２により
Ｘ方向移動モータ３３およびＸ方向移動モータ３４が駆
動され、試料台２６がＸＹ力方向所定量移動される。な
お、試料台２６近傍には、２次電子検出器３５が設けら
れており、イオンビームの照射にともなって半導体基板
２７から発生する２次電子が検出される。この２次電子
電流をイオンビームの走査に同期して処理することによ
り、半導体基板２７表面の２次元的２次電子像を観察す
ることができる。ＦＩＢ加工の特徴は、同一のイオンビ
ームにより９表面加工と上記表面観察と行うことができ
る点にあり３ビームの径を０．１ μｍ程度まで絞れる
ことと合わせて、微細加工に適している。
上記ＦＩＢシステムを用いて、第３図ｆａ）に示すよう
に、 ＧａＡｓ層４と接合を形成しているゲート９の側
壁部分にサブミクロンオーダの微細集束イオンビーム１
６を照射し、第３図（ｂｌに示すように削り取る。その
結果、ゲート９とＧａＡｓ層４は分離され。
に、 ＧａＡｓ層４と接合を形成しているゲート９の側
壁部分にサブミクロンオーダの微細集束イオンビーム１
６を照射し、第３図（ｂｌに示すように削り取る。その
結果、ゲート９とＧａＡｓ層４は分離され。
接合による前記寄生容量が低減ないし消失する。
上記集束イオンビーム１６によるゲート９の切削は。
下地のｎ−ＡｌＧａＡｓ層３が表出される直前で停止す
るのが望ましい。これは、ゲート９とＧａＡｓ層４間に
おけるｎ−ＡｌＧａＡｓ層３の表出面に、スパッタリン
グ時のダメージによる表面単位が形成されて素子の特性
が劣化するのを防ぐためである。
るのが望ましい。これは、ゲート９とＧａＡｓ層４間に
おけるｎ−ＡｌＧａＡｓ層３の表出面に、スパッタリン
グ時のダメージによる表面単位が形成されて素子の特性
が劣化するのを防ぐためである。
第４図は上記集束イオンビーム１６による加工の効果を
示すグラフであり、横軸はゲート−ソース間電圧（Ｖｃ
ｓ）、縦軸は上記ＧａＡｓ層４−ゲート９間の寄生容量
に対応するゲート−ソース間容量（ＣＧりを示す。実線
は第５図に示すようにＧａＡｓ層４とゲート９間に接合
が形成されているエンハンスメント型の素子の場合、破
線は本発明によるＦＩＲ切削加工を施したエンハンスメ
ント型の素子の場合である。なお＋ ｖｔｈはエンハン
スメント型素子の闇値電圧である。
示すグラフであり、横軸はゲート−ソース間電圧（Ｖｃ
ｓ）、縦軸は上記ＧａＡｓ層４−ゲート９間の寄生容量
に対応するゲート−ソース間容量（ＣＧりを示す。実線
は第５図に示すようにＧａＡｓ層４とゲート９間に接合
が形成されているエンハンスメント型の素子の場合、破
線は本発明によるＦＩＲ切削加工を施したエンハンスメ
ント型の素子の場合である。なお＋ ｖｔｈはエンハン
スメント型素子の闇値電圧である。
図示のように１本発明の方法によりゲート−ソース間容
量（ＣＧ３）が低減され、とくにＶＧＳの上昇に伴う前
記寄生容量（Ｃ２）の増大が顕著となる高ＶＧＳ側の領
域４２におけるｃｅｓの急増がなくなっている。領域４
１は１−ＧａＡｓ層２のへテロ界面側に形成されるチャ
ネルとゲート電極９との間がｎ’−ＡｌＧａＡｓ層３を
介した理想的な平行平板とみなせる状態で、上記平行平
板間の距離をｄとすると、単位面積当たりの容量Ｃｒ、
ｓがε、、。ｍａｔ／ｄで表せる領域（ここにεＡＬＧ
ｍＡＳはＡｌＧａＡｓ層！ ３の誘電率）であって、こ
の領域ではＣＧＳのＶＧＳ依存性が小さい。
量（ＣＧ３）が低減され、とくにＶＧＳの上昇に伴う前
記寄生容量（Ｃ２）の増大が顕著となる高ＶＧＳ側の領
域４２におけるｃｅｓの急増がなくなっている。領域４
１は１−ＧａＡｓ層２のへテロ界面側に形成されるチャ
ネルとゲート電極９との間がｎ’−ＡｌＧａＡｓ層３を
介した理想的な平行平板とみなせる状態で、上記平行平
板間の距離をｄとすると、単位面積当たりの容量Ｃｒ、
ｓがε、、。ｍａｔ／ｄで表せる領域（ここにεＡＬＧ
ｍＡＳはＡｌＧａＡｓ層！ ３の誘電率）であって、こ
の領域ではＣＧＳのＶＧＳ依存性が小さい。
上記ＦＩＢによる切削加工は、 ＣＰＵ３０にあらかじ
め入力されているレイアウト情報と２次電子像による加
工位置の割り出しにより、全自動で行うことができる。
め入力されているレイアウト情報と２次電子像による加
工位置の割り出しにより、全自動で行うことができる。
また、その加工速度は１ゲート当たり数秒程度以下であ
る。集積回路において高動作速度を必要とする素子につ
いて選択的に加工を行えば、実用的な加ニスループツト
が得られる。ゲート９とＧａＡｓ層４とを分離するため
のＦＩＢ切削加工は、上記のようにゲート９に対しての
み行うのが望ましい。これは、 ＦＩＢ切削加工により
、半導体層４．５．６に不要なダメージを与え、その結
果。
る。集積回路において高動作速度を必要とする素子につ
いて選択的に加工を行えば、実用的な加ニスループツト
が得られる。ゲート９とＧａＡｓ層４とを分離するため
のＦＩＢ切削加工は、上記のようにゲート９に対しての
み行うのが望ましい。これは、 ＦＩＢ切削加工により
、半導体層４．５．６に不要なダメージを与え、その結
果。
素子特性を劣化させるのを避けるためである。
なお、上記実施例においては、 Ｈ１ｌ！ＭＴ構造のリ
セスゲートの切削加工を例に説明したが９本発明は同様
のリセスゲートを有するその他の半導体装置の製造にも
適用できる。また、リセスゲート型でないゲート電極を
有する半導体装置の製造において、プロセス条件の変動
によりゲート電極と半導体層が接触して形成された場合
に１ これらを分離する目的でも適宜適用できる。
セスゲートの切削加工を例に説明したが９本発明は同様
のリセスゲートを有するその他の半導体装置の製造にも
適用できる。また、リセスゲート型でないゲート電極を
有する半導体装置の製造において、プロセス条件の変動
によりゲート電極と半導体層が接触して形成された場合
に１ これらを分離する目的でも適宜適用できる。
本発明によれば、リセスゲートを有する半導体装置にお
いて、ゲート電極をサブミクロンオーダで加工でき、ゲ
ート電極と周囲の半導体層との接合容量が低減され、サ
ブミクロンオーダのゲート長を有する半導体装置の動作
速度を向上可能とする効果がある。
いて、ゲート電極をサブミクロンオーダで加工でき、ゲ
ート電極と周囲の半導体層との接合容量が低減され、サ
ブミクロンオーダのゲート長を有する半導体装置の動作
速度を向上可能とする効果がある。
第１図は本発明の一実施例の工程の一部を示す要部断面
図。 第２図は本発明において用いられるＦＩＢシステムの概
要構成を示すブロック図。 第３図はＦＩＢによるゲート電極の切削工程を示す要部
断面図。 第４図は本発明によるゲート−ソース間容量の低減を示
すグラフ。 第５図は従来のリセスゲート構造における寄生容量の発
生を説明するための要部断面図である。 図において。 １はＳ、 ｌ−ＧａＡｓ基板、２は１−ＧａＡｓ層。 ３はｎ−ＡｌＧａＡｓ層、４はＧａＡｓ層。 ５はＡｌＧａＡｓ層、６はｎ＋ −ＧａＡｓ層。 ７はソース／ドレイン４電極。 ８はアロイ層、９はゲート。 ９′はゲート電極層、１０はレジストマスク。 １１は開口１１２はエツチングガスイオン。 １３はゲート形成領域、１５はレジストマスク１６は集
束イオンビーム、２１はイオン源。 ２２はコンデンサレンズ、２３は可変絞り。 ２４は対物レンズ、２５は走査電極。 ２６は試料台、２７は半導体基板 ２８はビームブランカ、３０はｃｐｕ。 ３１はスキャンコントローラ。 ３２はステージコントローラ。 ３３はＸ方向移動モータ ３４はＹ方向移動モータ。 である。 ３５は２次電子検出器 不全ｒｙｆ４ｑ製造力法り薊十の五複 第 ｊ 図 木イ亡ｅ月にとＬ１７ 困し・テ札うＦＩＢシＺテ４の
力１ガく第２図 ノ（！λケ゛−ｈｔ−あ１すろ寄生容１し乃企先第 ５
図
図。 第２図は本発明において用いられるＦＩＢシステムの概
要構成を示すブロック図。 第３図はＦＩＢによるゲート電極の切削工程を示す要部
断面図。 第４図は本発明によるゲート−ソース間容量の低減を示
すグラフ。 第５図は従来のリセスゲート構造における寄生容量の発
生を説明するための要部断面図である。 図において。 １はＳ、 ｌ−ＧａＡｓ基板、２は１−ＧａＡｓ層。 ３はｎ−ＡｌＧａＡｓ層、４はＧａＡｓ層。 ５はＡｌＧａＡｓ層、６はｎ＋ −ＧａＡｓ層。 ７はソース／ドレイン４電極。 ８はアロイ層、９はゲート。 ９′はゲート電極層、１０はレジストマスク。 １１は開口１１２はエツチングガスイオン。 １３はゲート形成領域、１５はレジストマスク１６は集
束イオンビーム、２１はイオン源。 ２２はコンデンサレンズ、２３は可変絞り。 ２４は対物レンズ、２５は走査電極。 ２６は試料台、２７は半導体基板 ２８はビームブランカ、３０はｃｐｕ。 ３１はスキャンコントローラ。 ３２はステージコントローラ。 ３３はＸ方向移動モータ ３４はＹ方向移動モータ。 である。 ３５は２次電子検出器 不全ｒｙｆ４ｑ製造力法り薊十の五複 第 ｊ 図 木イ亡ｅ月にとＬ１７ 困し・テ札うＦＩＢシＺテ４の
力１ガく第２図 ノ（！λケ゛−ｈｔ−あ１すろ寄生容１し乃企先第 ５
図
Claims (1)
- 【特許請求の範囲】 半導体層と該半導体層に接する側壁部分を有するリセス
ゲートとを半導体基板上の所定領域にそれぞれ形成する
工程と、 該側壁部分に集束イオンビームを選択的に照射して該部
分を除去することにより該半導体層と該リセスゲートを
分離する工程 を含むことを特徴とするリセスゲートを有する半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162196A JPH0210842A (ja) | 1988-06-29 | 1988-06-29 | リセスゲートを有する半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162196A JPH0210842A (ja) | 1988-06-29 | 1988-06-29 | リセスゲートを有する半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210842A true JPH0210842A (ja) | 1990-01-16 |
Family
ID=15749817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162196A Pending JPH0210842A (ja) | 1988-06-29 | 1988-06-29 | リセスゲートを有する半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210842A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5346854A (en) * | 1991-11-07 | 1994-09-13 | Goldstar Co., Ltd. | Method of making a semiconductor laser |
| KR100827868B1 (ko) * | 2007-01-29 | 2008-05-07 | 우관식 | 매립형 욕실 수납함 |
| JP2010219144A (ja) * | 2009-03-13 | 2010-09-30 | Nippon Telegr & Teleph Corp <Ntt> | エッチング装置及びエッチング方法 |
-
1988
- 1988-06-29 JP JP63162196A patent/JPH0210842A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5346854A (en) * | 1991-11-07 | 1994-09-13 | Goldstar Co., Ltd. | Method of making a semiconductor laser |
| US5570385A (en) * | 1991-11-07 | 1996-10-29 | Goldstar Co., Ltd. | Semiconductor laser and method for manufacturing the same |
| KR100827868B1 (ko) * | 2007-01-29 | 2008-05-07 | 우관식 | 매립형 욕실 수납함 |
| JP2010219144A (ja) * | 2009-03-13 | 2010-09-30 | Nippon Telegr & Teleph Corp <Ntt> | エッチング装置及びエッチング方法 |
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