JP2780845B2 - 能動型半導体構造の製造方法及び能動型半導体構造を有する電界効果トランジスタ - Google Patents

能動型半導体構造の製造方法及び能動型半導体構造を有する電界効果トランジスタ

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、表面に平行な２次元電荷キャリア層を用い
る出発構造による能動型半導体構造の製造方法に関し、
さらに、この方法によって製造された電界効果トランジ
スタにも関する。この方法は、集積回路及び大規模集積
回路の構造にも有用である。
〔従来の技術〕
電界効果トランジスタ、あるいは、その製造方法は、
1989年に提出されたミカエルシェアによる応用物理の論
文「スプリットゲート電界効果トランジスタ」,Appl.Ph
ys.Lett.第54巻，第162〜164頁に記述されている。ま
た、VMT（速度変調型トランジスタ）と呼ばれる新たな
電界効果トランジスタが、1982年、日本応用物理ジャー
ナル，第21巻、1381頁においてサカキ氏によって提案さ
れている。
〔発明が解決しようとする課題〕
上述の論文に記載された電界効果トランジスタについ
ては、チャネルにおける平均電子速度を向上させるた
め、ドレイン付近の導通チャネル領域に選択的に電子を
イオン注入すること、あるいは、高周波での電界効果ト
ランジスタの動作を改善するべく、分離された電極を使
用すること等が試みられている。ここで述べられた技術
は、比較的複雑な制作技術が要求され、製造された電界
効果トランジスタも、また、今日必要とされる高い動作
周波数を得ることができないものである。また、また、
上述したサカキ氏によって提案されているトランジスタ
は、分離した電極を備えた電界効果トランジスタ（スプ
リット・ゲート・プラナー・トランジスタ）よりもなお
さら製造が複雑であり、種々の利点が期待されているに
も拘わらず、今日まで未だ実現出来るには至っていな
い。
従って本発明の目的は、まず、実質的にその製作が簡
素化さ、複雑なマスクセットを使用せずに製造すること
を可能とし、さらに、既知の技術によって製作されたト
ランジスタに比較して実質的に高速な電界効果トランジ
スタを提供することにある。
〔課題を解決するための手段〕
この目的を達成するため、本発明の方法によれば、集
束イオンビームを用いて出発構造に線状の破壊を生じさ
せ、この破壊によって発生する絶縁物質によって領域を
分割する、すなわち、２次元電荷キャリア層に横方向に
電位障壁を作り出すため、出発構造の処理を行い、これ
によって、出発構造に、少なくとも一つの囲まれた領域
とこの領域に対向する線状破壊領域の間にチャネル形成
することにより、２次元電荷キャリア層の厚さ、すなわ
ち、電子波程度の大きさのオーダーのチャネルの幅で上
記出発構造体を分割させ、そして、上記囲まれた領域と
その線状破壊領域を挟むようにして両側に形成された領
域を導通状態とするようにしている。
この方法によって製造された、ソース電極、ドレイン
電極及びゲート電極を備えた電界効果トランジスタは、
出発構造の上記線状絶縁領域によって、ソース電極領
域、ドレイン電極領域及びゲート電極領域に小区分さ
れ、さらには、ゲート電極に隣接する導通チャネルに小
区分されている。これらの絶縁層は２次元電荷キャリア
層内の線状の破壊部分、すなわち横方向の電位障壁を形
成させることによって形成されている。又、それぞれの
ソース領域、ドレイン領域及びゲート領域の接続は、そ
れらの領域が、２次元電荷キャリア層を介してそれぞれ
接触することによってなされていることを特徴としてい
る。
この電界効果トランジスタは、現在のプレナー技術に
比較し、速度向上という効果をもたらす。導通チャネル
の幅と厚さは電界キャリアの波長程度とされているの
で、これよりもゲート容量をさらに減少することができ
なくなるまでにされている。従って、本発明のような同
一面内にゲートを構成するといった構成（以後これを、
IPG（In−Plane Gate構成：インプレーンゲート構成）
構成という。）のトランジスタを実現させることで、本
質的には半導体における最大境界周波数を達成すること
ができる。
AlxGaxAsを基礎とした化合物半導体についての種々の
実験は、既に２次元電荷キャリア層として２次元電子ガ
スを用いて行われている。
２次元電子ガスは、試験を行ったサンプルでは、ドー
プが行われていない約200オングストローム（Å）の厚
さを持ったAl0.3Ga0.7Asの層と、ドープが行われていな
い非注入GaAsの厚い層との間に形成され、電子は、その
GaAs層から離間し、かつ上記Al0.3Ga0.7As層の側面に配
置されたドープ層から発生される構成とされている。こ
のドープ層は、試験を行ったサンプルでは、約500Åの
厚さのAl0.3Ga0.7Asの層とされ、この層には、シリコン
原子によって約1018cm-3の濃度のｎ型ドープがなされて
いる。基本的な構造それ自体は、MBEにより、通常「集
積層（ダストビン層）」と言われる層を有するガリウム
ヒ素の基板の上に作り上げられ、その出発構造はミラー
指数の〔100〕面となっている。
線状の破壊構造部分は、本発明の第一の変形例によれ
ば、コンピュータで制御された集束イオンビームによっ
て形成させることもでき、また、この破壊構造は、比較
的低エネルギービームによるサンプルの全体の厚さに亘
って破壊構造とすることもできる。半導体の平面に対し
て垂直な、高品質の絶縁層は、破壊構造の生じたすべて
の領域で形成されるのが確認された。
さらに本発明の実施例では、イオン注入によって横方
向へのキャリア移動に対する電位障壁、すなわち横方向
電位障壁を形成させる方法を含むものである。これは、
ｐ型ドーピングを形成させることによって達成され、こ
のｐ型ドーピングは、その周囲の物質と一種のｎ−ｐ−
ｎ境界構造を形成し、互いに逆方向接合された２つのダ
イオードのように機能するので、上記構成における上記
境界層を通して電流が流れないようにしている。
更に本発明の他の変形として、広い断面積を有する少
なくとも実質的に均質のイオンビームを使用することも
可能であり、このビームを、所望する線状破壊構造に対
応したパターンを有する金属製のマスク、あるいは、薄
い金属層を通して照射させることもできる。この変形例
については、集積回路あるいは高密度集積回路の構造に
おいて特に効果を有する。
イオン注入による横方向電位障壁は、鋭く集束したイ
オンビームにより、あるいは、広がったイオンビームと
マスクにより、イオン注入を行うことにより形成させる
ことが出来る。
特に、伝導性を直線的に破壊することによって線状絶
縁領域を形成した後、この出発構造を加熱処理し、この
加熱処理によって破壊された部分を部分的に修復し、そ
して、線状に形成された絶縁部をより明確に画成するこ
とができるからである。この様にして、伝導チャネルを
非常に狭小に形成することが出来、その後の修復処理に
よって幾つかの境界を実質的に形成し、このことによっ
て、出発構造に高い構造密度を形成させることが出来る
のである。
これまでに行われた直流試験によれば、ゲートは電気
的に絶縁されており、洩れ電流の大きさは、あったとし
てもピコアンペア程度のものでしかなかった。ゲート電
位Vgは、洩れ電流の増加がなく±20Vの範囲で変化させ
ることが出来、おそらく更により高い電位で動作させる
ことが可能である。チャネル抵抗Ｒは、典型的な値、例
えば、シングル・エレクトロン・レイヤーの高電子移動
度トランジスタ（High Electron Mobility Transistor:
HEMT）では,Vg＝OVにおいて5kΩであり、そして、チャ
ネルが境界値電位Vth＝−11V（Ｒ＞1GΩ）で完全にカッ
トオフされた状態では1:（Vg−Vth）に比例して変化す
る。これらのデータは、温度Ｔにより僅かに変化するだ
けであり、暗闇（バンンドギャップ輻射の無い）におい
て、Ｔ＝4.2K及びＴ＝300Kにおいて測定されている。
本発明の方法によれば、高品質の電界効果トランジス
タが製造されるだけでなく、更には、コンピュータ制御
によって微細な部位に集中させることの可能なイオンビ
ームを使用し、あるいは、マスクと広いイオンビームと
いった上記の変形例による方法を使用することにより、
比較的簡単にこの方法を実施することが可能となる。時
間的には電界効果トランジスタの製造とは別途行われる
MBEにより、出発構造となる構造を成長させた後、取り
囲まれたゲート電極領域と、ドレイン電極領域と、ソー
ス電極領域とが、集束ビームによってこの出発構造に書
き込まれる。それから、これらの領域において、通常に
接触材料の拡散が行われるようになっている。
これによって、相互に絶縁された個別の領域において
２次元電子ガスへの高品質で低いオーミック接触が実現
される。印加される電位は、個別領域における２次元電
子ガスによって、領域全体に分散されるので、内部拡散
を正確な接触位置で行うことは重要なことではない。従
って、個々の電界効果トランジスタの製造は、個々の領
域を接触させるための簡単なマスクだけで可能であり、
その接触位置を正確に配置させるための特別な手段を要
しない。
個別の半導体チップ上にそれぞれ電界効果型トランジ
スタを製造する際に、集束イオンビームを直線状に誘導
することは簡単に行うことができる。これは、チップの
側面端部、すなわち、その横方向境界は、上述のように
取り囲んだ領域を区画するために使用することが出来る
こと、すなわち、線状の絶縁部分は、単に横方向境界の
一部から別の横方向境界の他の部分に向かって形成させ
ることができるためである。
導電チャネルの形成のためには、一つの絶縁ラインを
基板に形成させればよいが、故障のない電気的なチャネ
ルとするためには、そのラインの端部を、その側面領域
が広がって行くように、あるいは、取り囲まれたゲート
電極領域のコーナ領域を対向させるようにすることが重
要である。
この様な観点から、典型的な出発構造上に、２本の書
き込まれた絶縁線により、チャネル構造を成長する試み
が既に成されている。このことは、1989年３月15日に発
行の「フィジカル・レビュー」B.第39巻、８号に、そし
て実際には、Y.ヒラヤマ、T.サク、そしてY.ホリコシに
よる「GaAsにおける、高抵抗Ga注入領域により制限的に
形成された非常に短く狭いチャネルを通した電子伝導」
と課題する論文に記述されている。ここでは、しかしな
がら、２本のラインは相互に対向して並べられており、
それ故、２本の相互に向かい合うように配置された端の
間には小さなギャップだけが存在し、またさらには検討
されたサンプルについては、FETが実現できると言った
明白かつ再現可能な計測値を得ることは不可能であっ
た。
本発明の方法の更に他の実施例においてあ、ソースと
ドレイン電極領域を相互に分離している上記線状絶縁領
域に、矩形のゲート電極領域の一辺あるいはその角部に
向かい合った角度のつけられた部分を形成させることも
できる。このように角度の付けられた部分と上記一辺と
は、共にチャネルの横方向に境界を形成するようにされ
ていても良い。
この様な構成は、明確に配列されたチャネルが、その
角度の付けられた部分と矩形のコーナ領域の間におい
て、問題の生じないような形状として規定でき、かつ単
一のゲート電極だけが必要とされるという利点を有す
る。
しかしながら、第２の取り囲まれたゲート電極領域を
生じる様に上記線状絶縁領域を形成することも可能であ
る。この実施例は、ゲート電極間を外部で導電接続する
ことが必要なので、同じ電位が両方のゲートに印加され
る場合に適用するのは好ましくない。しかしながら、こ
の構造は、チャネルにおいて非対称な電荷状態を作る２
個のゲート電極が異なるゲート電位（一方の電位は負で
あり、他方は正でもよい）としても、動作させることが
可能であり、それゆえ、荷電キャリアは所定の電位方向
に引き寄せられ、低い移動度と高いチャネル抵抗が達成
できることになる。このゲート電位差が小さい場合に
は、荷電キャリア密度変化が小さいことが予測され、こ
の単純な構造は又、VMT（速度変調型トランジスタ）に
も良く適している。このように２個のゲート電極配置す
るといった一般的な構造は、高速の論理ゲートにも使用
することが出来る。
集積回路を備えた簡単なトランジスタへの応用のため
には、上述した実施例は、囲まれたゲート電極領域に向
かい合った線状破壊領域が、それ自体でゲート電極領域
を取り囲んでいる場合に好適である。この場合、構造は
３個の接続点を有し、この構造には第２のゲート電極が
存在しているが、内部の接続を介してソース電極に短絡
されているもの、と想定することが出来る。
特に好適な実施例では、生じたチャネルは非常に短
く、そして、低い実効容量と低い抵抗を有しており、こ
れらの部品は、例えば1THZ以上の高い動作周波数に対し
て適していると言える。
更に他の好適な例としては、過熱を回避することが挙
げられる。
高周波動作のために特に重要な装置の低出力抵抗を達
成するために、このプレナーゲート電極は、また、通例
のプレナーゲート技術によっては形成できない空乏層を
形成する多重層を用いて実現することが出来る。
さらに、本発明の方法は、個別の電界効果トランジス
タの製造に制約を加えることはない。例えば、出発構造
に線状破壊構造を形成させることと同様に、出発構造に
集積化した、あるいは、高度に集積化した回路に変換す
ることに対しても、問題なく適用可能である。
能動型半導体素子に加え、例えば抵抗やインダクタの
様な受動型回路素子も、同様にイオン化ビームを線状に
移動させることによって形成することも可能である。例
えば、抵抗は、長い比較的狭いチャネルによって形成す
ることが出来、インダクタは、相互に平行に配列された
２本のラインをサイン波状、曲がりくねった形状、ある
いは、方形に移動させることによって形成することが出
来る。
本発明の原理に基づき、構成される集積化された、あ
るいは、高度に集積化された回路は、他の方法において
要求される超精密マスクや互いに異なった数多くの製造
工程の殆どを回避することが出来るので、特に好まし
い。必要なことは、或る製造工程において、出発構造で
ある出発チップに、その集積回路をいわゆる「書き込
む」と共に、単に、要求される回路に従って、集束イオ
ンビームを移動させることである。この際、要求される
直線状破壊部分を形成させるために、マスクと拡大され
たイオンビームを使用する場合であっても、全回路に対
して、ただ単一のマスクだけが必要とされる（第１のマ
スクで生じた他の電極領域との接続をさせる場合には、
更に他のマスクがプラスされる。）。
集積回路の製造のために本発明の方法を使用すること
は、原理的に、交差接続（クロス・コネクション）を形
成することが可能となることであり、実際には、半導体
が、少なくとも、表面に平行でかつ垂直方向に離間され
て配置された二つの２次元電荷キャリア層によって可能
とされる。そして、接触と線状破壊部分、すなわち線状
絶縁部分により、２次元電極キャリア層と絶縁のための
書き込みとの間が異なった深さで電気的に交差した接続
を形成させることが可能となる（これは異なるエネルギ
ーのイオンによって達成される）ように線状破壊を形成
させることができるようになる。
〔実施例と作用〕
第１図は、AlxGa1-xAsを基礎とする多層半導体の構造
を示している。この構造は、面10がミラー指数〔100〕
面であるようにして成長させられている。その構造は、
非ドープの約300μｍ厚のガリウムヒ素基板12から構成
されている。この基板上には、AlAs層14及びGaAs層16の
非ドープの交互層が約30段階成長されている。図では、
説明の都合上、４段階のみが示されている。これらの層
は、境界面で基板に含まれる汚染を抑止するいわゆる集
積層（バッファ層）を形成する。従って、上部バッファ
層は、比較的きれいな状態にある。個々のバッファ層
は、それぞれ約30Å厚（AlAs30Å,GaAs25Å）である。
その後、これらの層上に、約1.25μｍ厚の非ドープのGa
As層が成長される。その後、この層18上に、やはり非ド
ープの約190ÅのAl0.3Ga0.7As層20が成長される。さら
にこの層の上には、約480ÅのAl0.3Ga0.7As層が堆積さ
れ、この層は、シリコン原子がドーピングされ、そのド
ーピング密度は、約1018cm-3とされている。この構造に
は、最終的に約100Åの非ドープGaAs素化合物層24が形
成されて完成される。
第１図に示さた出発構造の能動領域のバンド構造が、
第２図に示されている。このバンド図から、Al0.3Ga0.7
As層20及びGaAs層18の境界領域に、井戸型ポテンシャル
が形成されることがわかる。さらに、この量子井戸から
空間的に分離されたシリコンドナー原子26は、電子を量
子井戸内の量子化エネルギー準位にトラップさせるよう
になっている。電子は、Al0.3Ga0.7As層20をトンネル作
用によって通過して行き、量子井戸内のエネルギー準位
を占める。
第３図の電界効果トランジスタの形成に際して、出発
構造の直線状破壊部分、すなわち線状絶縁部は、真空容
器内でガリウムイオン（Ga+）の集束イオンビームによ
って形成される。このイオンビームは、0.1μｍのビー
ム集束度、100KeVのビームエネルギー及び10mA/mm2の電
流密度を有する。この方法で、線形絶縁領域30,32が形
成される。この例では、これらの領域は共に、ほぼ直角
に伸び、100μｍの側長を持つチップをソース領域、ド
レイン領域、チャネル領域及び２個のゲート領域に分割
している。上記直線が出発構造の面に対して垂直に全構
造を通して伸びている絶縁壁の上端にあるように、線状
絶縁部分を形成させることができる。従って、線状絶縁
領域30は、取り囲まれたゲート電極領域34を問い囲み、
線状絶縁領域32は、取り囲まれたゲート電極領域36を取
り囲んでいる。これらの領域は、この例においては、線
状絶縁領域30及び32のみによって包囲されている他、チ
ップ端部領域37,38及び40,42によっても包囲されてい
る。
ゲート領域の間には、チャネル領域44が形成されてお
り、このチャネル領域44は、ソース領域46からドレイン
領域48に至るまで延ばされている。領域34,36,46及び48
には、拡散金属接点50,52,54及び56が設けられていて、
それぞれ電界効果トランジスタの外部接続のために用い
られる。２次元電子ガスは、各領域の全幅に渡って存在
しているので、接触領域に印加される電位は、各電極領
域全体に渡って印加されることになる。
線状絶縁部分が書き込まれた後、電界効果トランジス
タは、光を遮断した状態に保持される。２個のゲート電
極間の導電性チャネル44の幅は、この例では、約５μｍ
である。実際には、より一層小さな領域も可能であり、
具体的には１μｍより小さい幅も可能である。
前述のように、第３図の電界効果トランジスタは、２
個のゲート電極領域34及び36が外部導電接点に共に接合
されるようにして作動される。しかし、前述と同様の利
点を持たせながら、ゲート電極に異なるゲート電位を与
えることも可能である。
第３図の構造は、第４図に示されるようにさらに一層
簡単にできる。ここで、線状破壊部30は、第３図の実施
例と全く同じ様に作られる。しかし、線状破壊部32は、
図中、チップの左端まで延びる第１部分58と、矩形ゲー
ト領域の側部62に平行に延びる角度を付けられた部分60
と、から構成されるように形成される。導電性チャネル
44は、ここでは角度を付けられた部分60と囲まれたゲー
ト電極領域34の側部62の間に形成されそいる。この電界
効果トランジスタは、ソース電極、ゲート電極及びドレ
イン電極に対して電気的接続を与えるために、54,50及
び56の３ヶ所で接点を有している。
線状絶縁部分32の端部が囲まれたゲート電極領域34の
側部又は角部に対向するように形成させ、線状絶縁部分
32を簡単に、直線として形成することも可能である。こ
の場合、線58に対応する線は、第３図に示される様に配
置されるのではなく、例えばチップの下部左手角から閉
ゲート電極領域34の直前まで形成させることになる。
第５図は、第３図に示した実施例におけるチャネル抵
抗を、ゲート電位の関数として示している。この実験で
は、２個のゲート電極に同電位が印加されるようにして
ゲート電極34及び36を共に接続した。図に示されるピー
ク66は、実際に測定された曲線64に属するものではな
く、他の電気装置のスイッチ投入によって引き起こされ
るたのである。
印加ゲート電位の関数として表されたゲート抵抗が、
幾分双曲線の形状の他、図には、右底部から左上部に向
かって伸びた、少なくとも実質的に直線的な部分68が示
されている。ここで、抵抗の逆数、すなわちチャネル導
電率を、本実施例の供給ラインの抵抗1kΩを考慮に入れ
て印加ゲート電位の関数として示している。例えば、直
線は、1/（（Ｒ−１）ｋΩ）の値を示している。抵抗値
の逆数の厳格な直線性は、電界効果トランジスタが優れ
た特性を有していることを示している。
第６図は、２個の電界効果トランジスタ70及び72と、
２個の抵抗74及び76と、から形成されている通常の２段
増幅路回路を示している。電界効果トランジスタ70のソ
ース78と、電界効果トランジスタ72のソース80とは、陽
極端子82に接続されている。第１の電界効果トランジス
タ70のドレイン84は、抵抗74を介して陰極端子86に接続
され、第２電界効果トランジスタ72のゲート電極88も、
陰極端子86に接続されている。上記第２電界効果トラン
ジスタ72のドレイン90は、同様に抵抗76を介して陰極端
子86に接続されている。増幅すべき信号は、入力回路で
ある第１電界効果トランジスタ70のゲート電極92に加え
られる。増幅された出力信号は、第２電界効果トランジ
スタ72のドレイン90から得られる。
第７図は、この２段増幅器を、いかにして本発明の方
法を用いて単一のチップ上に実現するかを示している。
理解を容易にするために、第７図では、第６図に示され
た等価回路図を用い個々の参照符号が用いられている。
さらに、第７図は、第６図と紙面縦方向に整合され、か
つ、紙面縦方向に同一のスケールで示されている。第６
図の線は、導電接続を示しているが、第７図では、線
は、線状絶縁領域を表している。この場合において、チ
ップは矩形であり、その矩形チップ94の側面鏡面内にあ
る全ての線は、前述の方法及び手段に従い、集束イオン
ビームで書き込まれている。領域78,80は、82で接触し
ている共通ソース領域を表している。例えば正の電位が
82に加えられ、上述の２次元電子ガスによって互いに接
続されている上記ソース領域78,80に分配される。陰極
端子は、チップの上部電界の中心にある86に与えられ
る。入力電位は、92に印加され、出力信号は、90から得
られる。具体的には、82,86,90及び92は、それぞれ、チ
ップの関連領域に対する接点として示している。
領域84は、第１電界効果トランジスタ70のドレイン電
極を表している。導電性チャネル44.1は、参照符号92及
び84間にある２個の対向して配置され、空間的に近接し
た絶縁処理された線部分の間において形成されている。
上記ドレイン領域84は、上記チップの左手側の絶縁処理
した線領域に至るまで左へ通じ、その後チップの中心に
至るまで右へ戻って、さらに再び接続ターミナル86に向
かって右側へと戻った線状絶縁部分によって形成されて
いる。この全工程の幅は、抵抗74がこの領域に発生する
ようにして配列されている。
チップの左手に互いに極めて近接して存在する２本の
平行線が、参照符号84と90の間にある。それは、第２電
界効果トランジスタ72のチャネル44.2を表している。第
２電界効果トランジスタ72のドレイン90は、抵抗76に連
絡し、そして抵抗74を表すように配列されている曲がり
くねった通路を介して、負の端子86と接続されている。
なお、抵抗74と76は鏡像関係にある。このように通路を
曲がりくねらせることで、この実施例においてはこの抵
抗部分に、誘導特性が生じることになる。
本発明に関して、FETの特性をすべて有する疑似一次
元キャリアチャネルを持つ単極（ユニポーラ型）電子素
子が提案される。この素子は、非常に簡単に製造でき、
かつ、平面的なゲートではなく、“自己整合”し、直線
的に配列されたゲートを有する非常に低容量のプレナー
ゲートを有している。このような方法によって非常に高
い動作周波数が可能とされるのである。この構造は、例
えばGaAsのエピタキシによって形成される高キャリア移
動度の初期均質２次元キャリア層を有している。この２
次元電子キャリア層の伝導性は、集束されたイオンの注
入によって（例えば100keVのGa+）、局所的に破壊され
る。このような照射領域は、その結晶をバンドギャップ
に対応するエネルギーの照射を行った後であっても、低
温又は室温で絶縁状態を維持するものである。このよう
な絶縁層の書き込みは、基板上の２つの経路（30,32）
に沿って行われ、その結果上記２次元キャリア層は互い
に絶縁された３つの領域に区分されることになる。ソー
ス領域及びドレイン領域は、狭いチャネル（44）を通し
て接続されており、このチャネルの幅は、ソースに相対
して同時に両ゲート（34,36）に印加されるゲート電位
によって連続的に調整されるようになっているので、キ
ャリア濃度、従ってチャネル抵抗を著しく変化させるこ
とができることとなる。
上記素子においては、電子制限電界２次元層に平行に
存在し、また、破壊された線状絶縁領域は、誘電体とし
て機能する。面内にある負のゲート電位が増加すること
により、電界が増加し、イオンビームによって形成さ
れ、かつ破壊され、殆ど絶縁された直線領域によって形
成された通路に沿って迅速に通過するようになる。従っ
て、これらのキャリアは、初期高品質チップの疑似一次
元チャネル内に制限でき、ゲート電位は、高い移動度に
は影響を与えず、電荷キャリアの密度のみに影響を与え
ることができる。これは、大きな自由平均行路長が必要
なバリスティック伝導において大変重要なことである。
次いで、本発明において見いだされた重要な技術的、
科学的事実に関連して本発明をさらに詳細に説明する。
現在の電界効果トランジスタ技術は、完全に“プレナ
ー”電界効果に基づいている。例えば、電子的活性層に
影響を与えるゲートは、この層と共に平板状コンデンサ
を形成する。この様にゲート端部が不均一に散乱される
ような電界については、研究の初期的段階において開発
されているが、疑似一次元チャネルを与えることはごく
最近可能になったのである。これら“表面ゲート”の不
利益は、固有容量が大きくなり、従って最大動作周波数
が制限されるということにあった。さらに、上記のよう
な横方向に制限された層構造を製造すること、特に上記
ゲートに対してソース及びドレインをサブミクロンの精
度で位置決めすることは、比較的複雑であった。
しかしながら、本願において提案されるIPGトランジ
スタは、これらの不利益を持たず、さらには、マスクや
化学プロセスを必要とすることなく、技術的に単一のス
テップによって、より迅速、かつ容易に製造できるもの
である。本願の方法により、上記位置決めにおける問題
点は完全に解消することができる。新しい構造の製造の
基礎は、上記したような好ましくはAl0.3Ga0.7As−GaAs
と言ったヘテロ構造表面境界の、本来的に均質な電子層
の導電性に対して、横方向への局所的絶縁化（すなわち
絶縁構造の書き込み）を行うことにある。この種のヘテ
ロ構造において、Al0.3Ga0.7As及びGaAsのエネルギーバ
ンドの不連続性は、適切にドーピングを施すことによっ
て結晶面の直下に電子エッジ層を形成させることができ
ることを意味する。この電子エッジ層は、10nm（ほぼ、
電子のド・ブロイ波長に対応している）の厚さを有し、
かつ薄いので、この電子エッジ層に垂直な方向の量子効
果が重要となる。この電子エッジ層は、２次元電子ガス
（2DEG）と呼ばれている。上記2DEG内への上記絶縁書き
込みは、例えば100KeVのエネルギー、100nmの集束径を
有する、良好に集束したGa+イオンビーム（集束イオン
ビーム,FIB）で行うことができる。この方法は、イオン
ビームを用いて2DEGの電気伝導性を所望の領域へと分断
するもの、と言うこともできる。このような絶縁書き込
みは、図８の様にして行うことができ、この際には、上
記ヘテロ構造体に垂直に入射させ、上記2DEGを、非常に
狭いチャネル44によって接続されているソース領域及び
ドレイン領域46,48、ゲート領域１（36）、及びゲート
領域２（34）の３つの領域に分割する２本の線を書き込
む。図８の構造は、第３図の構造に対応しているので、
同一部品に対しては同一の参照符号をつけて示してい
る。他の点については、その基本的構造は、第１図の構
造に完全に対応している。第８図の実施例において
は、、イオンビームによって形成された線状絶縁部分30
及び32は、各コーナ31,33が互いに対向するようにして
形成されていることに注目すべきである。このように配
置することによって、上記チャネルが理想的に配置で
き、かつ可能な限り短いチャネルが形成できることにな
る。
ソース領域及びドレイン領域間には狭い領域が残され
ているのがしめされているが、この狭い領域の電気的に
有効な幅ｗは、FIBによって形成された線の間隔wgeoよ
りも小さい。破線30.1及び32.1は、破壊されていない結
晶構造と破壊された結晶構造の間の境界を表し、イオン
ビームによる破壊が、実線で特徴づけられた線形領域3
0,32を越えて起こることを説明するものである。このチ
ャネルの左右の2DEGの領域は（ゲート１及び２）、上記
チャネルに関してゲート電位Vaが印加される静電ゲート
であり（ソースターミナル）、また、ｗは２〜３μｍか
ら０まで変化させることができる。この構造における電
界Ｅの分布を第９図に示す。電界Ｅは、予め2DEGの面内
にあって、従って、チャネルは、効果的に両側から規制
されている。中央の疑似一次元チャネルの左右の同心状
楕円は、印加ゲート電位の結果形成される電界分布を示
す。結晶成長方向における2DEGの広がり小さいこと（10
nm）、又ゲートの側面コーナであることによって、チャ
ネルの近傍における付加的な電界増加（先端部作用）が
ある。この構造の特別な特徴は、疑似一次元導電性チャ
ネルを簡単に製造することだけでなく、チャネルの他に
も同様な導電性構造すなわち2DEGからゲートを形成する
方法にある。この方法において、制御する素子“ゲー
ト”は、制御される素子である“チャネル”と同様の構
造を有する。この重要な原理は、情報科学において1950
年代終わりになされた開発に比肩しうるものである。す
なわち、制御する素子及び制御される素子（プログラム
及びデータ）は、それらが同一優先度を持ったメモリ内
に共存する場合に、最も効果的に用いることができる。
高集積回路において、本願のIPGトランジスタで実現さ
れるような、ゲート及びチャネルの構造同一性は、情報
科学において過去に行われたようなマイクロ電子工学に
おける新規かつ画期的な開発であるといえる。
ゲート−チャネル容量を調べることは、特に興味深い
ことである。wgeo＝4.2μｍを持つ短チャネルIPG構造に
対して、一端ゲートチャネル容量Ｃ＝100fFが測定され
た。有効ゲート領域は、350μｍの長さのFIB線よりも約
100倍短い。従って、有効量量は、Ceff〜1fFである。
また、理論的考察によって、容量を少なくとも概略的
に評価できる。
上記ヘテロ構造の初期電子密度を、ｎ＝３×1011cm-2
＝３×1015m-2とする。wgeo＝4.2μｍで、ゲートによっ
て影響を受けるチャネル領域は、約２×２μｍ、すなわ
ち４×10-12m2である。これをｎ倍すれば、Vth＝−4Vの
しきい電位で取り除かれうるのが約12000電子であるこ
とがわかる。従って、容量は驚く程よく上記測定値と一
致し、12000e/4V、すなわち〜0.5fFとなる。
ゲート抵抗は、室温で約Rg＝1KΩ／□になる。これに
Ceffを乗じると、Rg＝Ceff＝1psの時定数となる。すな
わち、この構造によれば、1THzの周波数で駆動させるこ
とができる。低温では、Rgはさらに２桁低下し、約100T
Hzでの駆動が可能となる。
IPGチャネルの抵抗または導電率を、ゲート電位Vgに
対して測定した結果を第10図に示す。ここで、wgeo＝2.
8μｍである。第10図は、本質的に第５図と対応してい
る。しかし第10図は、1.1Kの温度において、より感度の
良い測定装置で記録したものである。この測定は、第１
図の構造を有し、第８図の絶縁領域を有するFETで測定
されている。導電率（コンダクタンス）は、本質的にVg
−Vthに比例する。ここで、Vthはカットオフ電位−4.1V
であり、その電位において、チャネルが完全に遮断（絶
縁）される。第10図に示されるような低温では、等間隔
構造（階段状構造）がこの直線に重畳され、2e2/hの単
位導電率の整数倍で起こる。このような観測から、上記
チャネルを通過する電子の大部分は、転位やフォノンに
よりいかなる散乱も受けないバリスティック伝導によっ
て生じる事実が証明される。これは、高品質の出発構造
が、FIB構築の間中上記チャネル領域で維持されたこと
を示している。上記バリスティック伝導は、チャネルの
ｍ個の１次元サブバンドを介して行われる。ここでｍ
は、第10図において１と４の間で変化する。１つの１次
元サブバンドにおけるバリスティック伝導において、ｍ
≧２に対するこれらの構造をより良く解析するべく、測
定された導電率と理論的直線間の残差を、第10図の下側
に、その目盛りを垂直方向に拡大して示す。チャネル長
は、ゲートによって形成されるクーロンポテンシャルの
曲率の大きさと同程度（例えば、２〜３μｍ）とされて
いる。従って、量子化されたことにより段階構造は、短
チャネル形状におけるほど明確には解析されないことが
理解されよう。
これらのバリスティック伝導の効果は、ソースドレイ
ン電位VSD≦KT、温度Ｔ≦10Kの条件下でのみ観察され
た。しかし、IPGトランジスタは、実質的に高温で、か
つ実にソースドレイン電位VSD≫KTにある従来での限界
ケースでも作動する。第11図は、異なるVgで、−1V≦V
SD≦1V及びＴ＝77Kに対する第８図のFETのトランジスタ
特性のドレイン電流−VSD曲線を示している。ここで
は、wgeo＝4.2μｍである。チャネルは“ノーマルオ
ン”（例えばVg＝0Vで導通）し、従って正のVgで蓄積さ
れ、負のVgで空乏化される。Vg＝−4Vで、上記チャネル
は、実際上絶縁している。VSD≦Vgなので、特性曲線群
は、全て零点について対称である。Vg＝＋5Vで、チャネ
ル抵抗は6KΩとなり、Vg＝−4Vでは107Ωより大きくな
る。
以下に、個々の図について説明する。
第11図（ａ）は、−5.6V≦Vg≦5.6Vにおけるゲート及
びチャネル間のＩ−Ｖ特性を示している。ゲートはチャ
ネルと絶縁されている。第11図（ｂ）は、種々の正のVg
に対するＩ−Ｖ特性を示している。図の中心点は、座標
源点である。最小の絶対座標値の曲線は、Vg＝0Vに対応
している。上述の曲線は、1V刻みの各段階における正の
Vgに対応している（Vg＝0V、上述の線は各1V段階（Vg＝
1,2,3,4,5Vまで）における正のVgに対応する）。第11図
（ｃ）は、第11図（ｂ）と同様のＩ−Ｖ特性を示してい
る。但し、ここでは負のVgに対する特性になっている。
最大の絶対座標値を持つ曲線は、Vg＝0Vに対応し、下側
の曲線は、Vg＝−1,−2,−3,−4Vにそれぞれ対応してい
る。
第12図は、室温で、印加ゲート電位と比較して5Vまで
のより大きなソースドレイン電位VSDにある同じIPG構造
（例えば、図11の測定用に変形された第８図の構造）に
対する一連の特性群を示している。これらのゲート電圧
は同一とした。図の12（ｂ），（ｃ）においては、それ
らの座標原点は、それぞれの図の左手下側コーナとされ
ている。第12図Ｂ及びＣにおいて、座標源は、図の下部
左手角にある。二重線及び僅かなループは、特性プロッ
タの性能によるものである。これらの結果は、この種の
トランジスタが、集積回路において、その用途に対する
基本的要求である別のトランジスタを駆動できる、とい
う事実を証明している。さらに技術的な詳細は、前に並
列に接続された第９図の２個のゲートにある。この目的
のためには、ゲート１とゲート２の間を相互に接続する
ことが必要とされるが、これは、特に高度に集積化した
回路に関してそれ自身邪魔なものとなる。この問題は、
例えばゲート１をソースに接続（第１図の例の下端及び
チャネル間のFIB線の部分的除去）することでエレガン
トに解決しうる。この方法では、チャネルを横切る電位
が非対称である。すなわち、別のゲート２において、負
のゲート電位で上記ゲート１における絶縁FIBラインに
向かって行く。事実、第11図及び第12図の特性は、この
構造において記録されたものである。事実上の３端子素
子の実現することができることに加え、この配置は、結
晶品質、従って電荷キャリア密度ｎ及び移動度μが、FI
B書き込みバリアの方向に向かって徐々に減少して行く
という別な利点がある。この方法において、電子は、負
のゲート電位ではｎだけでなくμも減少させる領域方向
に、移動して行く。移動度のこの変調は、電荷移動プロ
セス（速度変調）によっては生じえないチャネルの導電
率を顕著に変化させることとなる。従って、平面ゲート
構造を有するIPGトランジスタの応答は迅速であり、こ
の結果高作動周波数が得られることとなる。さらに、IP
G配置の幾何学的形状は、内部容量の決定的低減をもた
らす。従来のFETは、重なり合う層（ゲート及び2DEG）
から構成される容量を持つが、本発明のIPGトランジス
タは、互いに並んだ層から構成され（第９図）、このト
ランジスタは従来のFETの持つ容量よりも１桁小さい大
きさのゲート容量しか有しない。
本発明のIPG原理の実質的な利点は、チャネル導電率
の調整可能性だけでなく、同周波数動作の広帯域性及び
構造の集積可能性にある。第６図が、FIB書き込みパタ
ーン（第７図）に直接変換され得る簡単な回路を示して
いることは、既に述べた。集束イオンビームは、停止す
ることなく１つの作業ステップで、IPGトランジスタ、
抵抗、コンデンサ及びインダクタを形成でき、また、こ
れらの素子は、描画後、即座に作動する、イオン加速電
位で、イオンビームの浸透深さを考えることができるの
で、異なる深さにおいて選択的に側面構造を形成した2D
EG層が形成可能である。JIBL−100Aイオンビーム描画機
の描画速度は、最大0.3m/sに達する。従って、既に使用
されている実験装置で、２×２μｍ大のIPGトランジス
タであれば、10sで106個のトランジスタを描画できるこ
ととなる。
第13（ａ）図は、ゲート領域を決定する絶縁線30,32
について、可能な構造を示している。長いチャネル44及
びより大きなソース−ドレイン電位に関し、第13（ｂ）
図に示されているように電位降下が、チャネルに沿って
（方向ｘ）発生する。これは、Vg−Ｖ値が、ｘ（図13
（ｃ））の関数であると考えれば、チャネルのドレイン
端部での電界がソース端での電界よりも大きいことから
明らかであろう。従って、チャネル内の電流分散は一定
ではなく、むしろ第13（ｄ）図に示されているような圧
縮された“ピンチオフ”作動を示す。それは局所的な過
熱や、素子あるいは回路の早期欠陥を引き起こすので、
望ましくない。これを改善するためには、第14図の配置
が好ましい。この実施例では、“ピンチオフ”動作が、
電位勾配の方向に広がったほぼ台形のチャネル44を使用
することによって制御される。すなわち、このチャネル
は、その高電位側端部では、発散せずに、そのチャネル
長さ全体にわたって均一に狭まって行くようにされてい
る。このようにして、上記カットオフ電位Vthに近い大
きな負電位のゲート電位においても、チャネル端で“ホ
ット”領域が発生するのが防止されている。台形形状
（線形処理）は、チャネル内に粗い均一な電流密度を生
じさせ、この他の形状（双曲線、1/X、指数ex他）は、
より良い効果を与える。全ての変形は、電位勾配の方向
に発散形状を導く。このモデルは、実際には特定の作動
電圧V0に対して適用されるだけである。理想的挙動であ
るV0から離れる場合であっても、長さＸにわたって広が
ることがないのでより好適である。
従って、第14図は、矩形形状以上に実質的な利点を有
する電位勾配方向に発散した形状を持つゲート領域を与
える代替形状を示す。台形（あるいはさらに複雑なチャ
ネル）による図示の“ピンチオフ”行動モデル構成は、
一方側のゲート（３端子装置）についても機能する。
第15図（Ａ）は、本発明によって得られる大規模集積
回路（LSI）の一部として、例えばORゲートを構成させ
た例を示している。第15図（Ｂ）は、その等価回路を示
す。絶縁領域を形成させるための線状ガイドは、チャネ
ル100が２個のゲート101,102間に形成されるようにされ
ている。上記チャネル100の下に、電源の正の端子に接
続されている接続領域104が配置されている。２個のゲ
ート領域101,102より上に、チャネルの口に向かい合っ
て存在するスタート108から電源の負の端子に接続され
ている領域110に至るまで通じ、かつ、曲がりくねった
抵抗106が構成されている。チャネル100及び入力108間
の領域112は、２ヶ所114,116で接触している。ORゲート
の２個の交互等価出力端子を表すこれらの等価接点は、
常に同電位にある。これに対応するようにして、領域10
1,102,104及び120が、それぞれ接点122,124,118,120に
ついて与えられている。図示の便宜上、正方形チップの
側端に上記ゲート領域101,102,又は出力領域112と言っ
た素子を示してはいない。
第15図（Ｂ）の等価回路図に対する接点関係をわかり
易くするために、等価回路図の接続構成物には、第15図
（Ａ）と同一の符号が付されている。全ての黒の領域
は、チップの側端部を除いて、絶縁領域を描画すること
によって形成されている。ORゲートがチップ上の唯一の
素子を表す場合には、例えば、矩形構成が、他の素子へ
の接続がなされる部分から離れたすべての側部において
矩形フレームを形成させる様にして、ORゲートが形成さ
れる。この理由で、絶縁領域が、２個のゲート領域101,
102及び出力領域112のレベルにある素子の両側に示され
ていない。原則として、これらの領域への電位供給ある
いはこれらの領域から電位除去は、他の素子への接続
部、すなわち、２次元電子キャリア層を介して行れるの
で、ワンチップ上の素子を使用するときは、これらの領
域を個別に接続する必要がない。
電位が領域101,102に印加されない場合には、入力領
域104は、抵抗を形成する領域106を介して出場領域110
と接続され、チャネル100及び抵抗領域106は、電位分割
器を形成し、対応する電位は、接点114,116で受け取ら
れる。開状態にあるチャネルの抵抗は、実際には非常に
小さいので、ドレイン領域112の電位は、ソース電位に
対応する。しかし、制御電位が領域101及び／若しくは
領域102に印加される場合には、この制御電位はチャネ
ル領域100を完全に阻止するように作用する。従って、
領域112の電位は、領域110に広がる電位に対応する。す
なわち、２個のゲート領域の１以上に対する電位の印加
により、出力電位がハイからローへ変化させられるの
で、ORゲートの機能が与えられる。第15図（Ｂ）におい
て、領域106に対応する抵抗部分は、同じ参照符号106に
よって示されている。チャネル100は、理解し易い様に
参照符号100をもつ垂直の実線で描かれている。この実
線100すなわちチャネル100は、ゲート電極が共に接続さ
れた２個のFETによって形成されている。
第16図（Ａ）は、ANDゲートを示し、第16図（Ｂ）
は、そのANDゲートの等価回路図を示している。ANDゲー
トの構造は、ORゲートの構造の類似している。したがっ
て、対応する領域には、同じ参照符号が付されている。
しかし、ANDゲートには、符号に0.1を付加してある。第
15図（Ａ）に示されたORゲートとの相違点として、ORゲ
ートには２個のチャネル領域100.1及び100.2が設けられ
ていることを挙げることができる。それらは、それぞれ
電極領域101,102のうちの１つと、中央のｎ型絶縁線132
の間に形成されている。制御電圧が接点122.1又は124.1
に印加される場合、それぞれに関連するチャネル100.1,
100.2のみが閉じられるが、他チャネルは導電性を維持
し、素子は電位分割器として作用する。従って、対応す
る電位は１以上の接点114.1,116.1で受け取られる。反
応に、制御信号が２個のゲート領域101.1,102.1に加え
られる場合、両チャネルは空乏化され、領域112.1の電
位が領域110.1の電位に対応するようになる。この説明
から、その素子がANDゲートとして機能することが理解
されよう。第16図（Ｂ）の等価回路図において、あたか
も２個のチャネル100.1,100.2がソースとソース及びド
レインとドレインが共に接続されている２個のFETによ
って形成されているように考えられることが理解されよ
う。
第15図（Ａ）及び第16図（Ａ）に関連して述べられた
様に、その素子は、誘導状態で電位分割器として機能す
る。抵抗106を適切に選択することで、これは実質的に
チャネル100又はチャネル100.1,100.2よりも大きくする
ことができる。この方法で、領域112又は領域112.1の電
位は、それぞれ領域104及び104.1の正の供給電位に対応
させることができる。従って、一連のその様なゲート
は、顕著な電圧損失を生ずる事なく、チップ内で連結さ
れる。
電磁誘導特性を示すような曲がりくねった通路によっ
て、抵抗106又は106.1を形成するのではなく、一連の
“石”すなわちイオンビームによって導電性領域内に絶
縁性領域を置くことができる。これは、例えば、第15図
（Ａ）においても符号130で示されている。それによっ
て、この領域の抵抗を増大させることができる。実際に
は、非常に多くの“石"130が必要であり、曲がりくねっ
た通路の代わりに第17図（Ａ）及び第17図（Ｂ）のよう
にしてチップ上に点配列される。
この説明によって、本発明によって直線論理素子を生
産できることが明確になった。実際に、絶縁領域を適切
に線状に誘導することによって他の周知のゲートを形成
することもできる。また、集積回路あるいは大規模集積
回路（LSI）を製造するために、ワンチップ上でその様
なゲートを互いに結合させることもできる。さらに、本
発明の方法によって同様に製造できる他の能動及び受動
回路素子を構成させることも当然にできる。
既述したごとく、鋭い集束ビームで絶縁領域を形成す
ることは、絶対的に必要なことではない。むしろ、光リ
ソグラフィによってマスクを形成し、その後、対応する
線形破壊を得るために、広がったイオンビームをマスク
を介して第１図に係る基本構造に照射する。そうする
際、マスクはチップ面上に置かれる分割された薄い金属
箔であるか、またはそれ自身光リソグラフィによってチ
ップ面上に形成されたものである。マスクの開口は、位
置的に対応し、チップ上の所望の絶縁線に対して配置さ
れる。
大きなゲート電位での電気的なブレークスルーを改善
し、かつソース及びドレインに関するゲートの総容量を
低減させるために、FIBビームがチャネルに直接境界を
付けない全ての場所では、実質的により広いFEB線を書
き込むこともできる。
〔発明の効果〕
本発明によれば、電界効果トランジスタ等の能動型半
導体構造が簡単に製造出来る。
【図面の簡単な説明】
第１図は、本発明の電界効果トランジスタ及び積層回路
の製造に適する出発構造の横断面図、第２図は、第１図
に示された出発構造の能動領域のバンド図、第３図は、
第１図に示された出発構造の概略平面図、第４図は、第
３図と同様の図で本発明の他の実施例の概略図平面図、
第５図は２個のゲート領域に同電位が印加されている第
３図に示された実施例において、チャネル抵抗を印加ゲ
ート電位の関数として示した図、第６図は、トランジス
タ２段増幅器の通常の回路図、第７図は、第６図に示さ
れた２段増幅器の等価集積回路が集束イオンビームによ
って書き込まれた第１図に示された出発構造のFETの代
替実施例の概略平面図、第９図は、第８図のチャネルを
通る横断面の概略説明図、第10図上部は、第８図の実施
例において、ゲート抵抗を印加ゲート電位の関数として
示した図、第10図下部は、第10図上部に示された導電性
の直線からの分散を示す図、第11A,11B及び11C図は、Ｔ
＝77KでWgeo＝5.2μｍを有する第８図のIPGトランジス
タの電流電圧（Ｉ−Ｖ）特性を示す図、第12A,12B及び1
2C図は、第11A,11B及び11C図と同様の図であって、室温
で測定されたＩ−Ｖ特性を示す図、第13A図は、本発明
のFETの代替実施例の平面図、第13B図は、第13A図にお
ける方向に沿った電位分散の形状説明図、第13C図は、
Ｅ電界の高度を決める第13A図のＸ方向における電位Vg
−Ｖの概略説明図、第13D図は、第13C図の電位分散によ
って起こるチャネルの縮退を示す図、第14図は、チャネ
ルを形成する本発明のFETのゲート電極領域の両側の第1
3図と比較して改善された形状を示す図、第15A図、本発
明に従って製造されたORゲートを示す図、第15B図は、
第15A図のORゲートの等価回路図を示す図、第16A図は、
本発明に従って製造されたANDゲートを示す図、第16B図
は、第16A図のANDゲートの等価回路を示す図、第17A図
及び第17B図は、それぞれ第15図及び第16A図に示された
ORゲート及びANDゲートの代替案を示す図である。 〔符号の説明〕 10……〔100〕面 12……ガリウムヒ素化合物基板 14……非ドープのアルミニウムヒ素化合物層 16……非ドープのガリウムヒ素化合物層 18……非ドープのガリウムヒ素化合物層 20……非ドープのアルミニウムガリウムヒ素化合物層 22……ドープのアルミニムガリウムヒ素化合物層 24……非ドープのガリウムヒ素化合物層
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/812 (56)参考文献 特開 平２−27739（ＪＰ，Ａ)

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】表面に平行な２次元電荷キャリア層を有す
    る出発構造と、前記２次元電荷キャリア層に接触する電
    極と、を備えた能動型半導体構造を製造する方法であっ
    て、 集束イオンビームにより、出発構造を線状に破壊して形
    成される絶縁物質によって領域分割するか、又は２次元
    電荷キャリア層に横方向電位障壁を形成させるべく処理
    して、前記出発構造を領域的に分割することによってゲ
    ート電極と、導電チャネルと、ソース電極と、ドレイン
    電極とを、すべて共通の面内において構成させるステッ
    プと、 少なくとも一つの分割領域とその分割領域に対向する線
    状破壊領域の間に２次元電荷キャリア層の厚さである電
    子波長と略同じ幅のチャネルを形成するステップと、 前記少なくとも１つの分割領域及び前記線状破壊領域に
    より画定される前記導電チャネルの両側に形成され、前
    記分割領域とは異なる各領域に電極を配置するステップ
    と、 から構成される能動型半導体構造の製造方法。
  2. 【請求項２】前記ソース電極、前記ドレイン電極、及び
    前記ゲート電極を備えた電界効果トランジスタを構造す
    るための製造方法であって、該製造方法は、 さらに出発構造に前記ゲート電極を形成されるため形成
    させる矩形コーナ領域を第１の線状破壊によって形成す
    るステップと、 該出発構造の中央部において、線状破壊領域が互いに対
    向するように前記矩形コーナ領域を形成・配置させる第
    ２の線状破壊ステップと、 さらに前記ソース電極と、前記ドレイン電極とを、前記
    各線状破壊領域を挟んで対向する側に構成するステップ
    と、を有することを特徴とする請求項１記載の能動型半
    導体構造の製造方法。
  3. 【請求項３】導電性の前記出発構造に線状横方向電位障
    壁を形成することによって、前記出発構造を集積回路又
    は大規模集積回路へと変換するステップと、 これに対応するように線状破壊領域を構成して、抵抗や
    インダクタの他、受動型回路素子を前記能動型半導体構
    造に付加形成するステップと、を有することを特徴とす
    る請求項１又は２記載の能動型半導体構造の製造方法。
  4. 【請求項４】前記線状破壊は、コンピュータ制御の集束
    イオンビームによって成されることを特徴とする請求項
    １〜３記載の能動型半導体構造の製造方法。
  5. 【請求項５】前記２次元電荷キャリア層の横方向電位障
    壁は、電荷キャリアが電子である出発構造の前記２次元
    電荷キャリア層に対し、ｐ型ドープを形成するようなイ
    オン注入によって形成されていることを特徴とする請求
    項１〜４のいずれかに記載の能動型半導体構造の製造方
    法。
  6. 【請求項６】前記出発構造導電性の線状破壊、すなわち
    前記２次元電荷キャリア層の横方向電位障壁は、光リソ
    グラフィプロセスによって出発構造面上に形成され、イ
    オン注入後に取り除かれるマスクか、又は出発構造から
    分離形成され、かつ該出発構造の上に置かれるようにな
    ったマスクを介して、出発構造にイオン衝撃を与えるこ
    とによって形成され、前記マスクは、好ましくは金属か
    ら構成されることを特徴とする請求項１〜５のいずれか
    に記載の能動型半導体構造の製造方法。
  7. 【請求項７】面に平行に延びた２次元電荷キャリア層を
    有する半導体構造からなるソース電極、ドレイン電極及
    びゲート電極を備えた電界効果トランジスタにおいて、
    前記ゲート電極と、導電チャネルと、前記ソース電極
    と、前記ドレイン電極とが、すべて同一の面内において
    構成された半導体構造を有し、 前記半導体構造のソース電極領域、ドレイン電極領域、
    ゲート電極領域は、出発構造に線状破壊または２次元電
    荷キャリア層の横方向電位障壁を形成する絶縁領域によ
    って区割り・形成されており、 前記導電チャネルは、これらの区割りと、前記各ゲート
    電極領域と、に隣接することで構成されていて、 前記ソース領域、前記ドレイン領域及び前記ゲート領域
    の接続は、それぞれこれらの領域がそれぞれ前記２次元
    電荷キャリア層を介して接触することによってなされて
    いることを特徴とする電界効果トランジスタ。
  8. 【請求項８】面に平行に延びた２次元電荷キャリア層を
    有する半導体構造からなるソース電極、ドレイン電極及
    びゲート電極を備えた電界効果トランジスタにおいて、
    前記ゲート電極と、導電チャネルと、前記ソース電極
    と、前記ドレイン電極とが、すべて同一の面内において
    構成された半導体構造を有し、 前記半導体構造のソース電極領域、ドレイン電極領域、
    ゲート電極領域は、出発構造に線状破壊または２次元電
    荷キャリア層の横方向電位障壁を形成する絶縁領域によ
    って区割り・形成されており、 前記導電チャネルは、これらの区割りと、前記各ゲート
    電極領域と、に隣接することで構成され、 個々のソース領域、ドレイン領域及びゲート領域の接続
    は、これらの領域がそれぞれ２次元電荷キャリア層を介
    して接触することによってなされていて、 前記２個のゲート電極領域は、それらの互いに隣接する
    側部によりソース及びドレイン間に延びたチャネルを形
    成し、かつこのチャネルは、電位勾配の方向に向かって
    広がっていることを特徴とする電界効果トランジスタ。
  9. 【請求項９】集積回路又は大規模集積回路の製造方法に
    おいて、表面に平行な少なくとも一つの２次元電荷キャ
    リア層を有する半導体基板を出発構造として用いるステ
    ップと、 ２次元電荷キャリア層内に横方向電位障壁を形成させ
    て、能動型素子及び受動型素子を形成するステップと、 前記回路から外部へと接続させるべく、選択された各電
    極領域において２次元電荷キャリア層の各部分に接続さ
    せるステップと、を有し、 前記各素子は、それぞれ前記２次元電荷キャリア層の各
    領域を通して延びた電極及びチャネル領域を備え、互い
    に隣接した素子の電極領域は、これらの素子間に延在す
    る前記二次元電荷キャリア層を介して互いに接続されて
    導電接続されていて、 前記能動型素子の前記チャネル領域の伝導率は、このチ
    ャネル領域を形成するように配置された隣接ゲート領域
    に適当な制御電位を印加することによって調整され、か
    つ前記チャネル領域の幅は、２次元電荷キャリア層の厚
    さと略同程度とされることを特徴とする能動型半導体の
    製造方法。
  10. 【請求項１０】前記能動型素子は、電界効果トランジス
    タ，論理ゲート又はそれら双方であり、前記受動型素子
    は、抵抗，インダクタ又はそれら双方であることを特徴
    とする請求項９記載の能動型半導体の製造方法。
  11. 【請求項１１】前記２次元電荷キャリア層の横方向電位
    障壁の形成は、光リソグラフィプロセスによって出発構
    造面上に形成され、イオン注入後に取り除かれるマスク
    か、または出発構造から分離形成され、その出発構造の
    上に置かれるかのいずれかのマスクを介して、イオンで
    出発構造に衝撃を与えることによって行われ、このマス
    クは、いずれのマスクも金属マスクであることを特徴と
    する請求項９又は10記載の集積回路の製造方法。
  12. 【請求項１２】前記２次元電荷キャリア層の横方向電位
    障壁が、電荷キャリアが電子である出発構造の前記２次
    元電荷キャリア層に対し、ｐ型ドープを形成するような
    イオン注入によって行われるようになっていることを特
    徴とする請求項９〜11記載の集積回路の製造方法。
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