JPH05160414A - 能動半導体構造の製造方法 - Google Patents

能動半導体構造の製造方法

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JPH05160414A
JPH05160414A JP3190921A JP19092191A JPH05160414A JP H05160414 A JPH05160414 A JP H05160414A JP 3190921 A JP3190921 A JP 3190921A JP 19092191 A JP19092191 A JP 19092191A JP H05160414 A JPH05160414 A JP H05160414A
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gate
channel
field effect
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drain
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ニーダー ヨハネス
Peter Grambow
グランボウ ペーター
Herbert Lage
ラーゲ ヘルベルト
Klaus Ploog
プローグ クラウス
Andreas Wieck
ヴィーク アンドレアス
Detlef Heitmann
ハイトマン デートレフ
Klitzing Klaus Von
フォン クリッツィング クラウス
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Abstract

(57)【要約】 【目的】 従来の製造プロセスと両立でき、損傷を受け
る体積がイオンビーム書き込み構造よりも欠陥が少な
く、高周波特性が改善でき、より深いエッチングにより
ゲートの絶縁が一層優れた能動半導体構造を製造する方
法を提供する。 【構成】 本発明による能動半導体構造の製造方法は、
接点が二次元電荷キャリア層に設けられるようにした、
表面に平行な二次元電荷キャリア層を備えた出発構造を
用いて能動半導体を与える方法であって、二次元電荷キ
ャリア層内に横方向電位障壁を構築するように処理する
ことによって、出発構造を領域的に分割し、チャネルが
少なくとも１個の閉じた領域とその閉領域の反対側に存
在する線間に形成され、上記チャネルの幅が、二次元電
荷キャリア層の厚さ、すなわち電子波長の大きさの単位
にあり、さらに、上記閉領域及び線の両側に形成された
領域が接触されている能動半導体の製造方法において、
上記出発構造がリソグラフ及びエッチング技術によって
領域的に分割されることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、能動半導体の製造方法
に関する。
【０００２】
【従来の技術】ヨーロッパ特許公開番号ＥＰ ０ ３９
４ ７５７ の特許出願第９０ １０６ ９４０．１号
には、表面に平行な二次元電荷キャリア層を有する出発
構造を用いて、能動半導体を製造する方法が示されてい
る。また、この出願は、その方法によって製造された電
界効果型トランジスタ、及びその方法を用いた集積回路
及び大規模集積回路の製造についても触れられている。
【０００３】要するに、上述のヨーロッパ出願に記載さ
れた方法は、接点が二次元電荷キャリア層に設けられる
ようにした、表面に平行な二次元電荷キャリア層を備え
た出発構造を用いて能動半導体を与える基本的方法を提
案している。そこでは、二次元電荷キャリア層内に横方
向電位障壁を構築するように処理することによって、出
発構造を領域的に分割している。また、チャネルが少な
くとも１個の閉じた領域とその閉領域の反対側に存在す
る線間に形成されている。そして、そのチャネルの幅
は、二次元電荷キャリア層の厚さ、すなわち電子波長の
大きさの単位にある。さらに、その閉領域及び線の両側
に形成された領域が接触されている。その基本的では、
出発構造が、集束イオンビームを用いて領域的に分割さ
れ、領域間に絶縁境界を形成している。
【０００４】さらに、ヨーロッパ出願第９０ １０６
９４０．１には、集積回路及び大規模集積回路の製法が
開示されている。その回路は、表面に平行な少なくとも
１個の二次元電荷キャリア層を有する半導体基板上に出
発構造を設けている点に特徴がある。また、二次元電荷
キャリア層の各部を通して電極及びチャネル領域を有す
る能動及び受動素子を形成するために、この二次元電荷
キャリア層内に横方向電位障壁を構築している点にも特
徴がある。そして、そこでは、互いに接続されている隣
接する素子の電極領域が、それらの間に配置されている
二次元電荷キャリア層を介して互いに導電接続されてい
る。さらに、能動素子のチャネル領域の導電性は、適切
な制御電位を得る点にも特徴がある。そして、そこで
は、これらのチャネル領域の幅が、二次元電荷キャリア
層の厚さの大きさの単位にある。さらに、回路に対する
外部接続のために、選択された電極領域内の接点を二次
元電荷キャリア層の各部に延長している点にも特徴があ
る。
【０００５】上述のヨーロッパ出願は、出発構造中に横
方向電位障壁を構築するために、出発構造を処理する２
つの特別な方法を開示している。第１の方法は、イオン
衝撃から構成され、第２の方法は、イオン注入から構成
されている。
【０００６】
【本発明が解決しようとする課題】本発明は、上述の方
法の延長上のものであり、その主目的は、出発構造を領
域的に分割するために必要な横方向電位障壁を構築する
ために、その出発構造を処理するさらに別の方法を提供
することにある。
【０００７】
【課題を解決するための手段】さらに詳細には、請求項
１に述べられているように、本発明では、これらの横方
向電位障壁がリソグラフィ及びエッチング技術によって
与えられ、しかも、それ自体は既に公知であるリソグラ
フィ及びエッチング技術から作られる。
【０００８】従って、本発明は新しい構造を与えるため
に、確立された技術を使用することに関係している。
【０００９】従って、集束イオンビームによって与えら
れた絶縁を用いる代わりに、本発明では、絶縁が深くエ
ッチングされたチャネルすなわち溝によって形成され
る。このシステムでは、静電界効果もまた観察され得
る。
【００１０】本発明の特別な利点は、次の通りである。
【００１１】１．従来の製造プロセスと両立する。
【００１２】２．２つの面を介して絶縁（溝の「壁」）
される。従って、損傷を受ける体積においてイオンビー
ム書き込み構造よりも欠陥（トラップ）が少なく、高周
波数特性が改善される。
【００１３】３．より深いエッチングによりゲートの絶
縁が一層優れたものとなる。
【００１４】４．代表的には電界効果型トランジスタで
ある半導体装置の特性を変え得る、すなわち改善し得る
ように、所望の誘電体をエッチングされたチャネル内に
導入し得る。従って、固体、液体または気体制御トラン
ジスタ（センサ）として作用し得る。
【００１５】５．テラーヘルツの周波数範囲で発振する
リングを製造できる。
【００１６】６．多数の発振器が、例えば室内照明など
の光源として作用し得るように、光範囲の高周波での発
振が得られる。また、存在する光源で現在得られるもの
よりも実質的に高いエネルギー変換率を持つ。
【００１７】本発明の方法は、例えば、電界効果型トラ
ンジスタのような単一の半導体構造を形成するために、
使用することができるが、請求項２に記載されたような
多数の能動及び受動素子から構成される集積回路又は大
規模集積回路の製造にも理想的に適している。
【００１８】請求項３及び４に特定されているように、
本発明の方法は、例えば複合半導体などの不均質半導体
材料系、及び、また、シリコン等の均質半導体材料から
成る広範囲の材料系に適用可能である。例えば、請求項
５及び６に特定されているように、シリコン半導体に関
して本発明の方法を使用できるということは、シリコン
技術が大量生産される半導体装置の分野で主要な立場に
あることから、特別な利点を有する。すなわち、本発明
は、現存の技術と完全に両立可能であり、シリコン半導
体を現に製造している多くの会社によって採用され得
る。
【００１９】最終構造に含まれない深くエッチングされ
たチャネルすなわち溝の作成は、多分初めて、二次元電
荷キャリア層の側端に直接働く機会を与える。
【００２０】作られる装置の特性は、ある程度、溝に与
えられる材料に依存すると思われるので、本発明によっ
て作られる材料に、溝を入れることができる主に気体又
は液体などの物質の検出用に用いることも容易に考慮で
きる。基本的な検出器は、例えば、簡単なトランジスタ
及びそのトランジスタの特性を検出すなわち測定するた
めの回路の形態をなす。測定された特性は、溝内に実際
に存在する材料に依存することが期待され得るので、特
性を測定することにより、特定の材料が溝内に存在する
か否かを検出することができる。このことは、例えば、
請求項７に記載されている。
【００２１】特に、液体の場合には、検出されるべき物
質が、表面張力によって溝内に保持される傾向がよくあ
る。そのような状況下では、検出前及び／または検出後
に、例えば圧縮空気フラッシングシステムなどのフラッ
シング媒体でその溝をフラッシングするためのフラッシ
ングシステムを設ける必要がある。この方法で、その装
置は、次の検出準備がなされる。そして、実際には、得
られる特性が溝内のフラッシング媒体によって通常得ら
れる特性であることを確立するために、測定値間でキャ
リブレーション検査がなされる。そのような検査によっ
て、検出器が思い通りに働いていることが確認される。
【００２２】物質を検出するための代替案としての好適
な方法は、例えば、請求項８に特定される如く、本発明
の方法を用いて発振器を形成し、その発振器の周波数
を、ある範囲の周波数にわたって掃引することである。
その後、例えば、特性周波数の振幅などの周波数応答
が、検出されるべき物質に対する特性である周波数応答
に対応しているかどうかを調べるために評価される。
【００２３】前に提案されたＥＰ−Ａ−３９４ ７５７
に従って製造された電界効果型トランジスタの主要な利
点の１つは、装置の固有要領が極めて小さく、スイッチ
ング時間が非常に短いこと、及びその装置が極めて高い
周波数で動作し得ることである。この利点は、また、本
発明に係る構造に対しても等しく適用できる。これらの
要領は、非常に小さいため、テラーヘルツ範囲の発振が
簡単に可能となる。従って、本発明（及びまたＥＰ−Ａ
−３９４ ７５７の発明）を用いて、例えば、可視光範
囲にある電磁気放射を直接発生するような簡単な発振器
が作られ得る。
【００２４】この種の方法は、請求項９に記載されてい
る。この方法で形成された光源は、８０％以上の効率を
持つものと期待され得る。これは、現状の光源で得られ
る最高のエネルギー変換効率よりも実質的に大きなもの
である。
【００２５】本発明に従って構成された特に好適な装置
が、請求項１０乃至１８に述べられている。
【００２６】
【実施例】図１は、ＡｌXＧａ1-XＡｓを基礎とする多層
半導体の構造を示している。この構造は、ミラー指標の
面１０が〔１００〕面であるようにして成長させられて
いる。その構造は、非ドープの約３００μｍ厚のガリウ
ムヒ素基板１２から構成されている。この基板上には、
ＡｌＡｓ層１４及びＧａＡｓ層１６の非ドープの交互層
が約３０段階成長されている。図では、説明の都合上、
４段階のみが示されている。これらの層は、境界面で基
板に含まれる汚染を抑止するいわゆる屑入れ層（バッフ
ァ層）を形成する。従って、上部バッファ層は、比較的
きれいな状態にある。個々のバッファ層は、約３０Å厚
（ＡｌＡｓ３０Å，ＧａＡｓ２５Å）にある。その後、
これらの層上に、約１.２５ 厚の非ドープのガリウムヒ
素化合物が成長される。その後、この層１８に、やはり
非ドープの約１９０ÅのＡｌ0.3Ｇａ0.7Ａｓ層２２が成
長される。この層は、シリコン原子によってドーピング
され、約１０18ｃｍ-3のドーピング密度を有している。
この構造は、最終的に約１００Åの非ドープがガリウム
ヒ素化合物層２４が形成されて完成される。
【００２７】図１に示された出発構造の能動領域のバン
ド構造が、図２に示されている。このバンド図から、Ａ
ｌ0.3Ｇａ0.7Ａｓ層２０及びＧａＡｓ層１８の境界領域
に、井戸型電位が形成されることがわかる。さらに、こ
の量子井戸から空間的に分離されているシリコンドナー
原子２６は、電子を量子井戸内で量子化エネルギー準位
に置くように作用することがわかる。電子は、Ａｌ0.3
Ｇａ0.7Ａｓ層２０を通過するトンネル作用によって、
このエネルギー準位に達する。
【００２８】図３の電界効果型トランジスタの形成に対
して、出発構造の線方向破壊が、真空容器内でがガリウ
ムイオン（Ｇａ+）の集束イオンビームによって引き起
こされる。このイオンビームは、０.１μｍのビーム集
束、１００ＫｅＶのビームエネルギー及び１０ｍＡ／ｍ
ｍ2の電流密度を有する。この方法で、線形絶縁領域３
０，３２が生ずる。この例では、それらの領域は共に、
ほぼ直角に伸び、１００mの側長を持つチップをソー
ス、ドレイン、チャネル及び２個のゲート領域に分割し
ている。線が出発構造の面に対して垂直な全体構造を介
して伸びている絶縁壁の上端にあるという具合に、線方
向破壊を創造できる。
【００２９】従って、線３０は閉ゲート電極領域３４を
取り囲み、線３２は閉ゲート電極領域３６を取り囲んで
いる。これらの領域は、この例において、線３０及び３
２のみによって包囲されているだけでなく、むしろチッ
プの端部領域３７，３８及び４０，４２によっても包囲
されている。
【００３０】ゲート領域の間には、ソース領域４６から
ドレイン領域４８に至るまで伸びているチャネル領域４
６からドレイン領域４８に至るまで伸びているチャネル
領域４４が形成されている。領域３４，３６，４６及び
４８には、拡散金属接点５０，５２，５４及び５６が設
けられている。それらは、電界効果型トランジスタの外
部接続用である。二次元電子ガスが領域の全幅に渡って
与えられるので、接触領域に印加される電位は、各電極
領域全体に渡っても印加される。絶縁線が書き込まれた
後、電界効果型トランジスタは、光を遮断した状態に維
持される。２個のゲート電極間の導電性チャネル４４の
幅は、この例では、約５μｍである。実際には、より一
層小さな領域が想像され、１μｍより小さい幅となる。
【００３１】前述のごとく、図３の電界効果型トランジ
スタは、２個のゲート電極領域３４及び３６が外部導電
性接続によって共に接合されるようにして作動され得
る。しかし、前述と同様の利点を持たせながら、ゲート
電極に異なるゲート電位を与えることもできる。
【００３２】図３の構造は、図４に示されるようにさら
に一層簡単化され得る。ここで、線３０は、図３の実施
例と全く同じ様に作られる。しかし、線３２は、それ
が、チップの左端まで伸びている第１部分５８と、矩形
ゲート領域の側部６２に平行に伸びている。角部６０か
ら構成される様にして、形成されている。導電性チャネ
ル４４は、ここでは角部６０と、閉ゲート電極領域３４
の側部６２との間に形成されている。この電界効果型ト
ランジスタは、ソース、ゲート及びドレインに対して電
気的接続を与えるために、５４，５０及び５６の３ヶ所
で接触される。
【００３３】線３２の端部が閉ゲート電極領域３４の側
又は角に対抗する点に存在する様にして、線３２を単一
線として形成することも可能である。この場合、線５８
に対応する線は、図３に示される様に配置されるのでは
なく、それは、例えばチップの下部左手角から閉ゲート
電極領域３４の直前まで引かれる。
【００３４】図５は、図３の実施例におけるチャネル抵
抗をゲート電位の関数として示している。この実験で
は、２個のゲート電極に同電位が印加されるように、ゲ
ート電極３４及び３６は共に一緒に接続された。図示の
ピーク６６は、実際に測定された曲線６４に所属してい
ない。それらは、他の電気装置のスイッチ投入によって
引き起こされたものである。
【００３５】印加ゲート電位の関数として表されたゲー
ト抵抗が、幾分双曲線の形状をなすことに加えて、その
図は、右底部から左上部に伸びているかなくとも実質的
な直線６８を示している。ここで、逆抵抗、すなわちチ
ャネル導電率は、この場合、１キロオームである供給線
の抵抗とともに印加ゲート電位の関数として示されてい
る。例えば、直線は、１／(Ｒ−１キロオーム)の値を示
している。逆抵抗値の厳格な直線性は、電界効果型トラ
ンジスタが優れた特性を有していることを示している。
【００３６】図６は、２個の電界効果型トランジスタ７
０及び７２並びに２個の抵抗７４及び７６から形成され
ている２段増幅器の通常の回路を示している。電界効果
型トランジスタ７２のソース８０は、陽極端子８２に接
続されている。電界効果型トランジスタ７０のドレイン
８４は、抵抗７４を介して陰極端子８６に接続され、同
様に第２電界効果型トランジスタ７２のドレイン９０
は、同様にして抵抗７６を介して陰極端子８６に接続さ
れている。増幅される信号は、回路入力である第１電界
効果型トランジスタ７０のゲート電極９２に加えられ
る。増幅された出力信号は、第２電界効果型トランジス
タ７２のドレイン９０から得られる。
【００３７】図７は、この２段増幅器が、いかにして本
発明の方法によって、単一のチップ上に実現され得るか
を示している。理解を容易にするために、図７では、図
６に示された等価回路図の個々の参照符号が用いられて
いる。さらに、図７は、図６と縦方向に整合され、縦方
向に同一のスケールで示されている。図６の線は、導電
性接続を示しているが、図７では、絶縁性領域を表して
いる。この場合において、チップは矩形であり、その矩
形チップ９４の側面境界内にある全ての線は、前述の方
法及び手段で、集束イオンビームで書き込まれる。領域
７８及び８０は、８２で接触している共通ソース領域を
表している。例えば正の電位が接続されているソース領
域７８及び８０に分配される。陰極端子は、チップの上
部電界の中心にある８６に与えられる。入力電位は、９
２に印加される。出力信号は、９０から引き出される。
例えば、８２，８６，９０及び９２は、それぞれ、チッ
プの関連領域に対する接点である。
【００３８】領域８４は、第１電界効果型トランジスタ
７０のドレイン電極を表している。導電性チャネル４
４.１は、参照符号９２及び８４間にあるところの２個
の対抗して配置される空間的に近接している絶縁間に至
るまで左へ通じ、その後チップの中心に至るまで右へ戻
っている。この全工程の幅は、抵抗７４がここに発生す
るように配列されている。チップの左手に互いに極めて
近接して存在する２本の平行線が、参照符号８４と９０
の間にある。それは、第２電界効果型トランジスタ７２
のチャネル４４.２を表している。第２電界効果型トラ
ンジスタ７２のドレインは、抵抗７６を表し、そして抵
抗７４に従って配列されている曲がりくねった通路を介
して、負の端子８６と接続されている。なお、抵抗７４
と７６は鏡像関係にある。この曲がりくねった通路の結
果として、誘導性は、この実施例では抵抗と関連してい
る。
【００３９】本発明に関して、一次元キャリアチャネル
を持つ単極電子素子が提案される。この素子は、非常に
簡単に製造され、“自己整合”及び非常に低容量のプレ
ナーゲートの代わりに線形である。この方法において、
非常に高い動作周波数が可能である。その構造は、例え
ばＧａＡｓのエピタキシによって生成される高キャリア
移動度を持つ初期均質二次元層から集束されたイオンの
注入によって、電子層の導電性が局所的に破壊される。
照射領域は、バンドキャップ放射でその結晶を照射後
も、低温又は室温で絶縁状態を維持する。絶縁層のこの
書き込みは、小板上の２つの通路（３０，３２）に沿っ
て行われ、その結果二次元キャリア層は互いに絶縁され
ている３つの領域に区分される。ソース及びドレイン
は、ソースに関して両ゲート（３４，３６）に同時に印
加されるゲート電位によって連続的に調整され得る幅の
狭いチャネル（４４）を介して、接続されている。その
結果、キャリア濃度、従ってチャネル抵抗の極だった変
化が生ずる。
【００４０】その素子において、縮退電界が二次元層に
平行に存在し、破壊された絶縁領域が誘電体として作用
する。面内にある負のゲート電位を増すことにより、電
界の広がりが、イオンビームによって形成された通路に
沿った破壊され殆ど絶縁されている領域を急速に征服す
る。従って、キャリアは、初期高品質チップの外見上一
次元チャネルに制限される。また、ゲート電位は、高移
動度ではなく、充電キャリア密度のみに影響を与える。
これは、大きな自由平均行路長が必要な衝撃輸送に対し
て大変重要である。
【００４１】次に、本発明にとって重要な技術的、科学
的観点に力点をおいて、本発明をさらに詳細に説明す
る。
【００４２】電界効力型トランジスタの現在の技術は、
完全に“プレナー”電界効果に基づいている。例えば、
電子的影響層に影響を与えるゲートは、この層と共に陽
極コンデンサを形成する。その様なゲート端部における
不均一な散乱電界が、基本的研究において開発され、均
一な一次元チャネルを与えることが、ごく最近可能にな
った。これらの表面ゲートの不利益は、固有容量が大き
く、従って最大作動周波数が制限されるということであ
る。さらに、その様な側面的に制限された層構造の製造
は、特に、ゲートに関してソース及びドレインをサブミ
クロンの精度で製造することは、比較的複雑であった。
【００４３】ここで提案されたＩＰＧトランジスタは、
これらの不利益を持たず、マスクや化学プロセスを必要
とすることなく、単一技術ステップでより一層速く製造
され得る。新しい構造の製造の基礎は、ヘテロ構造、好
ましくはＡｌ03Ｇａ0.7Ａｓ−Ｇ電界効力型トランジス
タの現在の技術は、完全に“プレナー”電界効果に基づ
いている。例えば、電子的影響層に影響を与えるゲート
は、この層と共に陽極コンデンサを形成する。その様な
ゲート端部における不均一な散乱電界が、基本的研究に
おいて開発され、均一な一次元チャネルを与えること
が、ごく最近可能になった。これらの表面ゲートの欠点
は、固有容量が大きく、従って最大作動周波数が制限さ
れるということである。さらに、その様な横方向に制限
された層構造の製造は、特に、ゲートに関してソース及
びドレインをサブミクロンの精度で製造することは、か
なり複雑であった。
【００４４】ここで提案されたＩＰＧトランジスタは、
これらの欠点を持たず、マスクや化学プロセスを必要と
することなく、単一技術ステップでより一層速く製造さ
れ得る。新しい構造の製造の基礎は、ヘテロ構造、好ま
しくはＡｌ03Ｇａ0.7Ａｓ−ＧａＡｓヘテロ構造の境界
面で、初期均一電子層の導電性の側面局部パッシベイシ
ョンである。この種のヘテロ構造において、Ａｌ03Ｇａ
0.7Ａｓ及びＧａＡｓによってバンドベンディングを導
く。そこでは、電子端層がちょうど結晶面下に形成され
ている。この電子端層は１０ｎｍの厚さを有し、（ほ
ぼ、電子のＤe Ｂroglie波長に対応している）それに垂
直な量子効果が重要でかつ二次元電子ガス、（２ＤＥ
Ｇ）について語るほど薄い。２ＤＥＧ内の絶縁書き込み
は、例えば１００ＫｅＶのエネルギー、１００ｎｍの集
束径を有するよく集束したＧａ+イオンビーム（集束イ
オンビーム，ＦＩＢ）で行うことができる。この方法に
おいて、イオンビームを用いて２ＤＥＧの電気導電率を
所望の領域に“カット”できる。２ＤＥＧを、非常に狭
いチャネル４４によって接続されているソース及びドレ
イン領域４６，４８、ゲート（３６）、及びゲート２
（３４）の３つの領域に分割する２本の線を書くため
に、ヘテロ構造に垂直なイオンビーム入射で、図８に係
るこの絶縁書き込みを用いる。図３の構造に対応する図
８のそれに対しては、同一部品に対しては同一の参照符
号がつけられている。基本的構造は、他の観点におい
て、図１の構造に完全に対応している。図８の実施例に
おいて、イオンビームによって形成された絶縁線３０及
び３２は、各コーナ３１，３３が互いに注目すべきであ
る。それは、チャネルが理想的形状をなし、かつ可能な
限り短いチャネルが形成できる有利な配置を表してい
る。
【００４５】狭い領域は、ソース及びドレイン間に生
じ、その有効電気幅ｗは、ＦＩＢ線間の最小間隔ｗgeo
よりも小さい。破線３０.１及び３２.１は、非破壊結晶
構造と破壊結晶構造間の境界を表している。イオンビー
ムによる破壊は、実線で特徴づけられた線形領域３０，
３２を越えて起こる。このチャネルの左右への２ＤＥＧ
の領域は（ゲート１及び２）、チャネルに関してゲート
電位Ｖａが印加される静電ゲートである限り、ｗは２〜
３μｍから０まで変わりうる。この構造における電界Ｅ
の分散が図９に示されている。Ｅは２ＤＥＧの平面内に
あって、従って、チャネルは、効果的に両側から締めつ
けられることが明確に理解される。中央の均一な一次元
チャネルの左右の同心状長円は、印加ゲート電位の結果
として形成する電界分散を示す。結晶成長方向における
２ＤＥＧの低広がり（１０ｎｍ）及びゲートの側面コー
ナの低広がりの結果として、チャネルの近傍における付
加的な電界増加（チップ作用）がある。その構造の特別
な特徴は、均一な一次元導電性チャネルの簡単な製造だ
けでなく、チャネルと同様に同じ導電性構造すなわち２
ＤＥＧからゲートを形成する方法にある。この方法にお
いて、制御する素子“ゲート”は、制御される素子“チ
ャネル”と同様の構造を有する。この重要な原理は、情
報科学において１９５０年代終わりになされた開発と比
較されうる。制御する素子及び制御される素子（プログ
ラム及びデータ）は、それらが同一優先度を持つメモリ
内に共存するとき、最も有効に開発できる。高集積回路
のＩＰＧトランジスタで具現化される様に、本発明のゲ
ート及びチャネル構造の同一性は、情報科学において過
去に行われた様に、マイクロ電子工学における開発にお
いて、かなり画期的なものとなろう。
【００４６】ゲート−チャネル容量を調べることは、特
に興味深い。ｗgeo＝４.２μｍを持つ短チャネルＩＰＧ
構造に対して、一端ゲートチャネル容量Ｃ＝１００ｆＦ
が測定された。有効ゲート領域は、３５０μｍ長ＦＩＢ
線よりも約１００倍短い。従って、有効量量は、Ｃeff
〜１ｆＦである。
【００４７】また、理論的考察によって、容量を少なく
とも概略的に評価できる。
【００４８】ヘテロ構造の初期電子密度は、ｎ＝３×１
０11ｃｍ-2＝３×１０15ｍ-2である。ｗgeo＝４.２μｍ
で、ゲートによって影響を受けるチャネル領域は、４×
１０-2ｍ2である約２×２μｍである。そのｎ倍は、Ｖt
h＝−４Ｖのしきい電位で取り除かれうる約１２０００
電子を生ずる。従って、容量は、驚く程よく上記測定値
と一致している１２０００ｅ／４Ｖ〜０.５ｆＦである。
【００４９】ゲート抵抗は、室温で約Ｒｇ＝１ＫΩ／□
になる。これをＣeff倍することで、Ｒｇ・Ｃeff＝１ｐ
ｓの時定数を生する。すなわち、この構造は、１ＴＨZ
の周波数で動作する。低温では、Ｒｇは再び２桁だけ低
下し、約１００ＴＨZとなる。
【００５０】ＩＰＧチャネルの抵抗または導電率が、ゲ
ート優位Ｖｇと関連して図１０に示されている。ここ
で、ｗgeo＝２.８μである。図１０は、本質的に図５と
対応している。しかし図１０は、１.１Ｋの温度でより
感度の良い測定装置で記録されている。実際には、図１
に係る構造と、図８にかかる絶縁領域を持つＦＥＴで測
定されている。導電率は本質的にＶｇ−Ｖthに比例す
る。Ｖthは−４.１Ｖのカットオフ電位にあり、その電
位では、チャネルが完全に遮断（絶縁）される。図１０
に示されるように低温では、等距離構造がこの直線重畳
され、２ｅ2／ｈの素子導電率の整数倍で起こる。この
観点から、チャネルを通過する電子の大部分が、弾直で
あるすなわち転位や音子でいかなる分散も生じないとい
う事実が証明される。これは、高質の出発構造が、ＦＩ
Ｂ構築の間中チャネル領域で維持されたことを示してい
る。移送は、チャネルのｍ一次元側帯を介して行われ
る。ｍは、図１０において１と４の間で変化する。一次
元側帯における弾直転移を介して生ずるｍ≧２に対する
これらの構造をより良く解析するために、測定された導
電率と理論的直線間の差が、図１０の下部に垂直方向に
拡大した目盛で記録されている。チャネル長は、ゲート
によって形成されたクーロン電位の曲率半径の大きさと
同じ桁（例えば、２〜３μｍ）にある。従って、量子化
段階は、短チャネル形状におけるほど明確に解析されな
い。
【００５１】これらの弾直高は、ソースドレイン電位Ｖ
SD≦ＫＴ，温度Ｔ≦１０Ｋでのみ観察される。しかし、
ＩＰＧトランジスタは、実質的に高温でかつ実にソース
ドレイン電位ＶSD≫ＫＴにある標準的限界ケースでも作
動し得る。図１１は、異なるＶｇ’で、−１Ｖ≦ＶSD≦
１Ｖ及びＴ＝７７Ｋに対する図８のＦＥＴのトランジス
タ特性のドレイン電流−ＶSD関係を示している。ここで
は、ｗgeo＝４.２μｍである。チャネルは“ノーマルオ
ン”（例えばＶｇ＝０Ｖで導電）である。従って正のＶ
ｇでエンリッチされ、負のＶｇでデプリートされる。Ｖ
ｇ＝−４Ｖで、チャネルは実際絶縁している。ＶSD≦Ｖ
ｇなので、特性は全て零点について対称である。Ｖｇ＝
＋５Ｖで、チャネル抵抗は６ＫΩとなり、Ｖｇ＝−４Ｖ
で１０7Ωより大きくなる。
【００５２】以下に、個々の図について説明する。
【００５３】図１１は、−５.６Ｖ≦Ｖｇ≦５.６Ｖにお
けるゲート及びチャネル間の１−Ｖ特性を示している。
ゲートはチャネルと絶縁されている。図１２は、種々の
正のＶｇに対するＩ−Ｖ特性を示している。図の中心点
は、座標源である。最小の絶対座標値の曲線は、Ｖｇ＝
０Ｖに対応している。上述の曲線は、１Ｖ刻みの各段階
における正のＶｇに対応している（Ｖｇ＝０Ｖ，上述の
線は各１Ｖ段階（Ｖｇ＝１，２，３，４，５Ｖ）におけ
る正のＶｇに対応）。図１３は、図１２と同様のＩ−Ｖ
特性を示している。但し、ここでは負のＶｇに対する特
性になっている。最大の絶対座標値を持つ曲線は、Ｖｇ
＝０Ｖに対応し、下側の曲線は、Ｖｇ＝−１，−２，−
３，−４Ｖに対応している。
【００５４】図１４は、室温で、印加ゲート電位と比較
して５Ｖまでのより大きなソースドレイン電位ＶSDにあ
る同じＩＰＧ構造（例えば、図の測定用に変形された図
８の構造）に対する一連の特性を示している。図１５及
び図１６において、座標源は、図の下部左手角にある。
二重線及び僅かなループは、特性プロッタの性能による
ものである。これらの結果は、この種のトランジスタ
は、集積回路において、その用途に対する基本的要求で
ある別のトランジスタを駆動できるという事実を証明し
ている。さらに技術的な詳細は、前に並列に接続された
図９の２個のゲートにある。この目的に対しては、特に
高集積回路に関してそれ自身邪魔なものとなる。外部横
断接続が、ゲート１及び２間に必要である。この問題
は、例えばゲート１をソースに接続（図１の例の下端及
びチャネル間のＦＩＢ線の部分的除去）することでエレ
ガントに解決しうる。この方法では、チャネルを横切る
電位が非対称である。
【００５５】すなわち、電子は、ゲート２１における負
の電位でゲート１における絶縁ＦＩＢ線方向に押圧され
る。事実、図１１及び図１４の特性は、この構造におい
て記録された。真の３端子素子の実現に加えて、この配
置は、結晶質、従って電荷キャリア密度ｎ及び移動度μ
が、ＦＩＢ書き込みバリアの方向に徐々に低減されると
いう別な利点がある。この方法において、電子は、さら
にｎだけでなくμも減少せしめられる領域方向に、負の
ゲート電位で偏移される。移動度のこの変調波、電荷転
送プロセス（速度変調）によって生じないチャネルの導
電率の変化を極だったものにする。従って、（平面ゲー
トにおける）ＩＰＧトランジスタの応答は急速であり、
高作動周波数が得られる。さらに、ＩＰＧ配置の幾何学
的形状は、内部容量の決定的低減をもたらす。
【００５６】従来のＦＥＴは、重なり合う層（ゲート及
び２ＤＥＧ）の容量が現れるが、本発明のＩＰＧトラン
ジスタは、互いに並びに沿った層から構成されている
（図９）。このトランジスタは従来のＦＥＴの持つ容量
よりも１桁小さい大きさのゲート容量を持つ。
【００５７】本発明のＩＰＧ原理の実質的良さは、チャ
ネルの導電率の調整可能性だけでなく、同周波数動作の
広帯域性及び構造の集積可能性にある。図６が、ＦＩＢ
書き込みパターン（図７）に直接変換され得る簡単な回
路を示していることは、既に述べた。集束イオンビーム
は、連続的な１つの作業ステップで、ＩＰＧトランジス
タ、抵抗、コンデンサ及びインダクタを形成できる。ま
た、こられの素子は、描いた後即座に作動する。イオン
加速電位で、イオンビームの浸透深さを変えるために、
異なる深さにある選択的な側面構造２ＤＥＧ層を形成可
能である。ＪＩＢＬ−１００Ａイオンビーム描写機の描
写速度は、最大０.３ｍ／ｓに達する。従って、既に使
用されている実験装置で、２×２μｍ大のＩＰＧトラン
ジスタに対して、１０ｓで１０６個のトランジスタを描
ける。
【００５８】図１７は、ゲート領域を決定する絶縁線３
０，３２の可能な構造を示している。長いチャネル４４
及びより大きなソース−ドレイン電位に関し、電位降下
が、チャネルのドレイン端部での電界がソース端での電
界よりも大きいことは明らかである、従って、チャネル
内の電流分散は一定ではなく、むしろ図１８に示されて
いるような圧縮された“ピンチオフ”作動を示す。それ
は局所的な過熱や、素子あるいは回路の早期欠陥を引き
起こすので、望ましくない。これを改善するためには、
図１９の配置が好ましい。ここでは、“ピンチオフ”作
動が、電位勾配の方向に発散するほぼ台形のチャネル４
４を使用することによって、制御される。すなわち、チ
ャネルは取り払われないが、その代わりチャネルは全長
に渡って一定で狭くなる。この方法で、チャネル端での
“熱い”領域は、遮断電位Ｖthに近い大きな負のゲート
電位で、避けられる。台形形状（線形処理）は、チャネ
ル内に粗い均一の電流密度を引き起こすだけである。そ
して、他の形状（双曲線、１／Ｘ，指数ｅX他）は、よ
り良い降下を与える。全ての変形は、電位勾配の方向に
発散形状を導く。このモデルは、実際に特定の作動電圧
Ｖｏに対して適用するだけである。Ｖｏからの逸脱に関
し、それは好ましくないが、長さＸに渡って広げないよ
りは良い。
【００５９】従って、図１９は、矩形形状以上の実質的
な利点を有する電位勾配方向の発散形状を持つゲート領
域に対する代替形状を示す。台形（あるいはさらに複雑
なチャネル）による図示の“ピンチオフ”行動モデリン
グは、一方側のゲート（３端子装置）についても機能す
る。
【００６０】図２０は、本発明によって具体化され得
る。例えば大規模集積回路（ＬＳＩ）の一部としてのオ
アゲートの例を示している。図２１は、その等価回路を
示す。絶縁領域に対する線案内は、チャネル１００が２
個のゲート１０１，１０２間に計上されるように選択さ
れている。チャネル１００の下に、電源の正の端子に接
続されている接続領域１０４が配置されている。２個の
ゲート領域１０１，１０２より上に、チャネルの口に向
かい合って存在するスタート１０８から電源の負の端子
に接続されている領域１１０に至るまで通じている曲が
りくねった抵抗路１０６が配置されている。チャネル１
００及び入力１０８間の領域１１２は、２ヶ所１１４，
１１６で接触している。オアゲートの２個の代替等価出
力端子を表すこれらの等価接点は、常に同電位にある。
同様の方法で、領域１０１，１０２，１０４及び１２０
を備えている。表示の都合上、矩形チップの側端は、ゲ
ート領域１０１，１０２のレベルに、あるいは出力領域
１１２のレベルに描かれていない。
【００６１】図２１の等価回路図に対する接点関係をわ
かり易くするために、等価回路図の接続構成物には、図
２０と同一の符号が付されている。全ての黒の領域は、
チップの側端を除いて、絶縁描写によって形成されてい
る。オアゲートがチップ上の唯一の素子を表すとき、例
えば、矩形構成が、他の素子への接続がなされる様にし
て、オアゲートが形成される。この理由で、絶縁領域
が、２個のゲート領域１０１，１０２及び出力領域１１
２のレベルにある素子の両側に示されていない。原則と
して、これらの領域への電位供給あるいはこれらの領域
からの電位除去は、他の素子への接続部、すなわち、２
次元電化キャリア層を介して行われるので、ワンチップ
上の素子を使用するときは、これらの領域を個別に接続
する必要がない。
【００６２】電位が領域１０１，１０２に印加されない
場合、入力領域１０４は、抵抗を形成する領域１０６を
介して出力領域１１０と接続される。従って、チャネル
１００及び抵抗領域１０６は、電位分割器を形成し、対
応する電位は、接点１１４，１１６で受け取られる。開
状態にあるチャネルの抵抗は、実際には非常に小さいの
で、ドレイン領域１１２の電位は、ソース電位に対応す
る。しかし、制御電位が領域１０１及び／若しくは領域
１０２に印加される場合には、この制御電位はチャネル
領域１００を完全に阻止するように作用する。従って、
領域１１２の電位は、領域１１０に広がる電位に対応す
る。すなわち、２個のゲート領域の１以上に対する電位
の印加は、オアゲートの機能が与えられる様に、出力電
位を高から低へ変化させた。図２１において、領域１０
６に対応する領域は、同様に参照符号１０６によって特
徴づけられる。チャネル１００は、理解し易い様に参照
符号１００をもつ垂直の実線で描かれている。この実線
１００すなわちチャネル１００は、ゲート電極が共に接
続されている２個のＦＥＴによって形成されている。
【００６３】図２２は、アンドゲートを示し、図２３
は、そのアンドゲートの等価回路図を示している。アン
ドゲートの構造は、オアゲートの構造に類似している。
したがって、対応する領域には、同じ参照符号が付され
ている。しかし、アンドゲートには、符号に０.１を付
加してある。図２０に示されたオアゲートとの区別とし
て、オアゲートには２個のチャネル領域１００.１及び
１００.２が設けられている。それらは、それぞれ電極
領域の１個と、中央のｎ型絶縁線１３２間に形成されて
いる。制御電圧が接点１２２.１又は１２４.１に印加さ
れる場合、それぞれに関連するチャネル１００.１，１
００.２のみが閉じられる。他チャネルは導電性を維持
し、素子は電位分割器として作用する。従って、対応す
る電位は１以上の接点１１４.１，１１６.１で受け取ら
れる。反対に、制御信号が２個のゲート領域１０１.
１、１０２.１に加えられる場合、両チャネルは低減さ
れ、領域１１２.１の電位が領域１１０.１の電位に対応
する。この説明から、その素子がアンドゲートとして機
能することがわかる。図２３の等価回路図において、あ
たかも２個のチャネル１００.１，１００.２がソースと
ソース及びドレインとドレインが共に接続されている２
個のＦＥＴによって形成されているかのごとく想像でき
る。
【００６４】図２０及び図２２に関連して述べられた様
に、その素子は、誘導状態で電位分割器として機能す
る。抵抗１０６の適切な選択によって、これは実質的に
チャネル１００又はチャネル１００.１，１００.２のそ
れよりも大きい。この方法で、領域１１２又は領域１１
２.１の電位は、それぞれ領域１０４及び１０４.１の正
の供給電位に対応する。従って、一連のその様なゲート
は、顕著な電圧損失を生ずる事なく、チップ内で連結さ
れる。
【００６５】誘電性を導いている曲がりくねった通路に
よって、抵抗１０６又は１０６.１を形成する変わり
に、一連の“石”すなわちイオンビームによって導電性
領域内に絶縁性領域を置くことができる。これは、例え
ば、図２０に符号１３０で示されている。それによっ
て、この領域の抵抗を増大させることができる。実際に
は、非常に多くの“石”１３０が必要であり、曲がりく
ねった通路の代わりに図２４及び図２５に従ってチップ
上に点配列される。
【００６６】この説明によって、本発明によって直接論
理素子を生産できることが明確になった。実際に、絶縁
領域の適切な線ガイダンスによって他の周知のゲートを
形成することもできる。また、集積回路あるいは大規模
集積回路（ＬＳＩ）を生産するために、ワンチップ上で
その様なゲートを違いに結合することもできる。さら
に、本発明の方法によって同様に製造できる他の能動及
び受動回路素子を備えることも当然にできる。
【００６７】既述したごとく、鋭い集束ビームで絶縁領
域を形成することは、絶対的に必要なことではない。む
しろ、光リングラフィによってマスクを形成し、その
後、対応する線形破壊を得るために、広がりイオンビー
ムマスクを介して図１に係る基本構造に照射する。そう
する際、マスクはチップ面上に置かれる分割された薄い
金属箔であるか、またはそれ自身光リングラフィによっ
てチップ面上に形成されたものである。マスクの開口
は、位置的に対応し、チップ上の所望の絶縁線に対して
配置される。
【００６８】大きなゲート電位での電気的なブレークス
ルーを改善し、かつソース及びドレインに関するゲート
の総容量を低減させるために、ＦＩＢビームがチャネル
に直接境界を付けない全ての場所では、実質的により広
いＦＥＢ線が書き込まれる。
【００６９】上述の事項から理解される如く、ＥＰ ０
３９４ ７５７ において前に提案されたアイ電圧
は、蓄積した二次元電子系（２ＤＥＳ）から出発して、
狭い類似−ＩＤ（Ｑ１Ｄ）チャネルが、ゲートとして働
く２ＤＥＳ構造から横方向に絶縁されていることにあっ
た。Ｑ１Ｄチャネルの導電率は、そのチャネル及び隣接
の２ＤＥＳ構造間に印加されるゲート電圧Ｖｇによって
制御される。この面内ゲート構造は、従来のサンドウィ
ッチ型表面ゲートと比較して、非常に低容量であるとと
もに、簡単かつ高速の１段階パターン形成技術から形成
されるという固有の利点を有する。絶縁が集束イオンビ
ーム（ＦＩＢ）衝撃によって行われるという元の提案
は、参考文献〔１〕（最終頁を参照）にも述べられてい
る。
【００７０】本発明は、まず第１に原出願のさらなる改
良であり、深いメサ状にエッチングした溝が、Ｑ１Ｄチ
ャネル及び２ＤＥＳゲートを電気的に絶縁している。す
なわち、真空（または空気）が電界を制御するための誘
電体として働いている。この点に関しては、真空絶縁線
のサンドウィッチ型頂部ゲートに関する参考文献〔２〕
（最終頁を参照）を参考にされたい。本発明のそのよう
な深いメサ状にエッチングした面内ゲートは、図２９に
示されている。そのような装置を実現するためには、精
巧な最適化された深メサエッチングプロセスを用いる必
要がある。そのようなプロセスは、例えば、参考文献
〔３，４〕に述べられており、それは、キャリアの捕獲
や移動度の低下なしに非常に狭いＱ１Ｄチャネルを形成
可能にしている。
【００７１】深メサエッチングを用いてこれまで研究が
行われて来た装置の出発点は、図１のヘテロ構造体に類
似しているが、次のパラメータを持つＭＢＥ成長の偏重
ドープＡｌＧａＡｓ／ＧａＡｓヘテロ構造体である。す
なわち、パラメータは、Ｓ．ｉ．ＧａＡｓ基板、２．１
１ｍ ＧａＡｓバッファ、２７．５ｎｍＡｌXＧａ1-X
Ａｓスペーサ，５２ｎｍ Ｓｉドープ（ｎD＝１×１０
18cm-3）ＡｌXＧａ1-XＡｓ（ｘ＝０.３６）及び８ｎｍ
ＧａＡｓキャップ層である。室温での移動度及びキャリ
ア密度は、それぞれ、８５００cm2／Ｖｇ及び２.８×１
０11cm-2である。ウェハーは、７００ｎｍＰＭＭＡ（ポ
リメチル メタクリレート）層で覆われ、交換ＳＥＭの
２５ＫｅＶ電子及び５ｐＡビーム電流を用いたｅビーム
リソグラフィによってパターン化される。平均線量は、
近接効果を補正するため空間線量変化を持つ２００μＣ
／cm2である。単一面内ゲートトランジスタを検討する
ために使用された溝パターンは、図２６乃至図２８の顕
微鏡写真から観察され得る。さらに詳細には、図２６に
おいて、明るい線は、左手側ゲートＧ1及び右手側ゲー
トＧ2をドレイン（Ｄ）及びソース（Ｓ）間のチャネル
から分離しているメサエッチングされた溝である。
【００７２】チャネルを形成している溝パターンの中央
部は、反応イオンエッチング前の電子抵抗パターンを実
際に示している図２７の走査型電子顕微鏡写真の拡大ス
ケールで理解され得る。図２８の顕微鏡写真は、反応イ
オンエッチング（ＲＩＥ）及び抵抗ストリッピングプロ
セス後の同じ領域を、一層拡大して示している。２個の
暗いＶ型領域は、深メサエッチングされた溝の底部であ
る。
【００７３】制作上の重要点は、深メサエッチングプロ
セスにある。そこでは、狭い溝が深く、すなわち、能動
ＧａＡｓ層を通して下方へエッチングされる。これによ
り、Ｑ１Ｄチャネル及び２ＤＥＳゲート構造間の高度の
絶縁が確保され、残留ドーピングによって引き起こされ
るＧａＡｓを通る起こり得るリークが最小化される。深
メサエッチングで重要なことは、キャリアの大きな横方
向減衰及び移動度状態や粗さを避けることである。最
近、最適化エッチングプロセスによって、高移動キャリ
アを持つ５００ｎｍほどの狭い横方向幾何形状幅を持つ
Ｑ１Ｄ線を製作できることが示された〔３，４〕。その
ような線の電子幅は、２００ｎｍから３００ｎｍであ
り、１００ｎｍほどの小さい横方向減衰長を示すことが
わかった。これらの線は、低温（Ｔ＝２.２Ｋ）では、
１Ｄ量子限定エネルギースペクトルを示す。このエッチ
ングに対して、ＳｉＣｌ4反応イオンエッチング（ＲＩ
Ｅ）プロセスは、３０ｍＴｏｒｒで、かつ２００Ｖの自
己誘導直流バイアス電流を持つ高ガス流（５０accm）で
動作する。〔３，４〕により詳細に述べられているこの
プロセスは、非常に良く確定された急勾配の側壁を与
え、低損傷である。エッチングされた領域の地形が、図
２９に概略的に示されている。
【００７４】トランジスタス構造は異なる幾何学的大き
さで作られた。次の検討は、幾何学的チャネル幅Ｗgeo
＝６００ｎｍ，絶縁溝幅Ｗｔ＝７００ｎｍ，そしてエッ
チング深さが１３０ｎｍのトランジスタに関するもので
ある（図２８，図２９を参照）。いずれかのチャネル端
で１００ｎｍの代表的横方向減少で、電気的に能動なチ
ャネル幅ＷC1は、４００ｎｍであるものと認められる。
図２７に示されたＶ型ゲートの大きさは、５μｍ長×３
μｍベースラインである。図２７から観察され得るよう
に、小さな溝幅Ｗｔは、Ｑ１Ｄチャネル構造近くに保持
される。この構造から離れている溝はより幅広く（１.
４μｍ）、容量及び起こり得るリーク電流を消してい
る。全てのトランジスタは室温でも動作する。
【００７５】ＨＰ４１４５Ｂパラメータ解析装置によっ
て特徴づけられたそのようなトランジスタの室温での動
作は、図３０及び図３１に示されている。ソース及び両
ゲート間にゲート電圧Ｖｇを与えた時のリーク電流Ｉsg
の特性が、図３０にプロットされている。それは、Ｖｇ
＝−３Ｖでほんの１０ｎＡのＩsg、及びデプレッション
モードの装置でゲート電圧−２.５Ｖ×Ｖｇ×０Ｖに対
して無視し得るリーク電流を示している。ゲート電圧Ｖ
ｇ＜−２.５Ｖで可逆ブレークダウンが発生する。Ｖｇ
≧−２.５Ｖに対して、それらのゲートは静電電極とし
て考えられ得る。図３１は、異なるゲート電圧Ｖｇに対
するソースドレイン電流Ｉsg対ソース−ドレイン電圧Ｖ
sdを示し、Ｖｇは、デプレッション及びエンハンスメン
トの両モードで、０.５Ｖ毎に−２.０Ｖ≦Ｖｇ≦１.５
Ｖ間で変えられる。Ｖsd＝０Ｖにおける微分抵抗は、３
５ＫΩである。Ｖsdは、０≦Ｖsd≦４Ｖ間で掃引され
る。平均チャネル幅をＷel（Ｖｇ＝−２Ｖ）≒Ｗel（Ｖ
ｇ＝０Ｖ）／２≒２０ｎｍと仮定すると、Ｉsdは、２９
５ｍＡ／ｍｍの２Ｄ電流密度に対応する５９μＡに変え
られる。その装置は、Ｖsd≒Ｖｇまで動作する。このこ
とは、装置集積などの適用に対して重要である〔１〕。
Ｖsd＝４Ｖで、ほぼ完全な飽和となる。すなわち、微分
抵抗が、Ｖｇ＝１.５Ｖで２.５ＭΩまで上昇する。全ピ
ンチオフは、これまで、ＧａＡｓバッファ及び基板内の
溝よりも下方へ流れる残留リーク電流によって制御され
るものと信じられている。このリーク電流を最小化する
ために、より深くエッチングするか、限定領域の外側の
溝を、より一層広くすることができる。また、量子井戸
構造、すなわち、基板に対するより良好な絶縁のため付
加ＡｌＧａＡｓ障壁を用いることもできる。トランジス
タの最も興味ある量は、トランスコンダクタンスであ
る。検討された装置に対しては、１６μＳのトランスコ
ンダクタンスが得られた。それは、〔１〕に述べられた
原ＦＩＢ装置に対するものよりも６倍大きくなってい
る。検討した装置の１６１Ｓトランスコンダクタンス
は、（ほとんどピンチオフの体制にある０.１μｍのチ
ャネル幅であると仮定して）１６０ｍＳ／ｍｍの２Ｄト
ランスコンダクタンスに対応する。集束イオンビーム技
術及び本発明のエッチング技術の双方を用いている次の
実験では、最も良く商業的に使用されているトランジス
タと比較しても優れた１０００ｍｓ／ｍｍを越えるトラ
ンスコンダクタンス値が導かれた。これまで、実験設備
サンプリホルダが、真性ゲート容量を正確に測定するた
めに最適化できなかった。しかしながら、それは、マイ
クロ波応用に対して重要であることから、〔１〕におけ
るＦＩＢ構成ＩＰＧについて約１ｆＦの測定容量を基準
としてその容量を評価することは興味深い。その容量
は、感度的に誘電体定数に依存する。後者は空気でほぼ
１であり、ＦＩＢ絶縁のＧａＡｓではより大きな値を持
つので、深メサエッチングのＩＰＧにおいて、０.１ｆ
Ｆまでの容量減少を評価できる。これは、典型的な１Ｋ
Ωゲート直列抵抗に対して０.１ｐｓのより低いＲＣ時
定数を導き、１０ＴＨｚ遮断周波数を約束する。
【００７６】図３２を参照する。この図は、シリコンに
具体化された溝絶縁の面内ゲートトランジスタの概略平
面図である。
【００７７】この実施例において、チャネル２４４は普
通の方法でソースとそれぞれドレイン領域２４６及び２
４８間に伸びている。このチャネル２４４の境界は、そ
れぞれ溝２３０及び２３２によって形成される。溝の左
への領域２３４及び溝２３２の右への領域２３６は、ゲ
ート電極を形成する。２つのゲート領域２３４，２３６
並びにソース及びドレイン領域２４６及び２４８は、そ
れぞれ金属接点２５０，２５２，２５４，及び２５６を
備えている。装置の断面が、図３３に示されている。図
３３から理解される如く、その装置は、シリコン二酸化
物層２６２が蒸着されているシリコン基板２６０から構
成されている。正イオン２６４が、シリコン二酸化物に
注入され、それらが、シリコン基板及びシリコン二酸化
物層間の境界２６６よりも上方に存在する。これらの正
イオンは、境界２６６の真下のシリコン基板内に負の電
荷を導く。イオン注入中の注意は、そのイオンを境界を
通過させることなく、できるだけ境界近くに正イオンを
配列することにある。実際、イオンＮＡの分散は、図３
４に示された曲線に従って発生する。図３４のグラフ
は、図３３の右手端部分を側部に沿って示したものであ
り、電荷キャリア分布が、２つの図水平方向整列させる
ことによって、シリコン及びシリコン酸化物層間の境界
に関係していることが理解される。シリコン二酸化物層
は、普通の方法で保護膜層２７０で覆われている。反応
イオンエッチングによって形成される溝２３０及び２３
２が、二次元電荷キャリア層２６８のレベルよりも下方
に伸びていることに留意されたい。金属接点２５０，２
５２，２５４及び２５６は、シリコン基板中に拡散さ
れ、それらがずっと伸びて電荷キャリア層２６８と良好
に接触する。
【００７８】このイオン注入によって、成分電荷を酸化
物層に注入して、いわゆる通常オン状態が与えられる。
【００７９】しかし、これはシリコン材料中に二次元電
荷キャリア層を与える唯一の可能な方法ではない。
【００８０】シリコン基板内に通常オン状態を与える他
の方法もまた公知である。例えば、Ｘ線放射、電子放射
などの技術を用いて、適切な仕事関数を持つ受動頂部ゲ
ート材料の酸化物上に通常オン状態を与える。使用され
る基板は、所望の方向（１００，１１０，１０１，その
他）を持つｐまたはｎ型基板である。各場合において、
二次元電子またはホールガスが、ドーピングによって
（図３３に示される如く）例えば酸化物内に永久電荷を
与えることによって、または仕事関数及び頂部ゲート材
料の結果として、境界面Ｓｉ−ＳｉＯ2に形成される。
【００８１】これらの構造において、前述のＡｌＧａＡ
ｓヘテロ構造体に類似の方法で、代表的には５０ｎｍか
ら５００ｎｍまでの範囲にある幅ｄｔを持ついわゆる溝
が、種々の領域、すなわちゲート領域２３４，２３６並
びにソース及びドレイン領域２４６及び２４８の絶縁を
もたらすエッチングまたは別の方法によって形成され
る。チャネルの幅ｄｃは、代表的には溝の幅の２倍であ
る。その後、これらの領域は、従来法のシリコン技術を
用いて接触される。エッチングは、シリコン技術に対し
て確立されたドライ及び／またはウェット化学エッチン
グプロセスを用いて行われる。リソグラフィプロセスに
必要なマスクもまた、従来のシリコン技術を用いて作ら
れる。ソースドレイン電流Ｉsdは、ゲート２３４及び／
またはゲート２３６の電位を変えることによって制御さ
れる。
【００８２】シリコンＭＯＳＦＥＴ構造を作るための周
知方法の一般的検討は、１９８５年にＪ．Ｗileyによっ
て出版された本ＳＺＥ、半導体装置、物理学及び工学に
見出される。
【００８３】図３５は、シリコン基板上に図３２の装置
を実現するための代替案である簡単な半導体構造を示し
ている。ここでは、真性（必然的に何もドープされてい
ない）シリコン基板２７２が使用され、イオン２７４が
その基板中に注入され、ほぼ二次元のイオン層をもたら
す図３２の基板と同じ方法でリソグラフィ及びエッチン
グを受ける。一般的な大きさは、図３２の実施例に対す
るものと同じである。
【００８４】上述の図３５の実施例において、接点がイ
オン層中に伸びるように形成され、その結果イオン層へ
の良好な接触が得られる。この実施例では、二次元電荷
キャリア層がイオン２７４自体によって形成され、すな
わち、この層は前例の二次元電子ガスと同じように機能
する。ここでは、移動度がかなり制限されるが、そのよ
うな装置固有の動作速度が大きく、動作速度の低下をも
たらす移動度低下は、必ずしも錯乱ではないので、これ
は必ずしも錯乱ではない。幾つかの応用に対して、それ
は本当に好ましいものであり得る。
【００８５】図３６は、本発明を用いて実現したリング
発振器の平面図である。このリング発振器は、ＥＰ−Ａ
−３９４ ７５７の集束イオンビーム技術を用いて実現
される。
【００８６】メルセデス星に似ている図３６のリング発
振器は、環状接続された３個の電界効果型トランジスタ
から構成される。図３６の構造を検討する前に、図３８
の等価回路を見るのが有効である。第１電界効果型トラ
ンジスタ２８０のドレイン２８６第２電界効果型トラン
ジスタ２８２のドレインは、第３電界効果型トランジス
タのゲート２９２に接続されている。そして、第３電界
効果型トランジスタのドレイン２９４に接続されてい
る。そして、第３電界効果型トランジスタのドレイン２
９４は、第１電界効果型トランジスタ２８０のゲート２
９６に結合されている。３個の電界効果型トランジスタ
２８０，２８２，２８４の装置２９８，３００，３０２
は、全て共通端子３０４に接続され、ドレインもまた、
それぞれの抵抗３０８，３１０及び３１２によって各場
合の共通線３０６に接続されていない。電界効果型トラ
ンジスタ２８０のゲート電位が低であると仮定すると、
このトランジスタを介して、電流は流れない。従って、
抵抗が高抵抗であり、ドレイン２８６の電位が高である
ように抵抗３０８で電位分割装置を形成する。ドレイン
２８６は電界効果型トランジスタ２８２のゲート２８６
に接続されているので、後者は導通し、トランジスタ２
８２のドレイン２９０の電位は、電源３００の電位と実
効的に同じ低である。ドレイン２９０の低電位は、その
後、電界効果型トランジスタ２８４のゲート２９２に印
加され、その結果このトランジスタが再度非導通にな
る。そして、それは、ドレイン２９４の電位が高である
ように抵抗３１２で電位分割装置を形成する。この高電
位は、第１電界効果型トランジスタ２８０のゲートに結
合され、その結果非導通から導通状態に変化し、従って
トランジスタ２８２をスイッチオフし、トランジスタ２
８４をスイッチオンする。第１電界効果型トランジスタ
２８０のゲート２９６の電位が一度再び低になると、そ
のトランジスタは再び遮断する。このプロセスは、それ
自体繰り返される。換言すると、その回路は発振する。
発振周波数は、その回路を通る信号伝送時間の関数であ
る。これは、この設計固有の低容量のために非常に短
い。この容量は、非常に小さいので、室温でもテラ−ヘ
ルツ範囲の発振が期待され、非常に低い温度、すなわち
２〜３度Ｋでは、百テラ−ヘルツ範囲に上げることがで
きる。必ずしも３個の電界効果型トランジスタを使用す
る必要はない。その回路は、実際、いかなる奇数個の電
界効果型トランジスタでも所望の方法で動作する。従っ
て、単一の電界効果型トランジスタでも良い。使用され
る電界効果型トランジスタが多くなればなる程、発振周
波数は低くなる。実際、この回路の発振速度を測定する
ために検討された周波数範囲で使用され得る測定回路を
設計することは困難である。このため、人々は高発振周
波数に興味を持ち、ｎが段数の場合、その回路の発振周
波数は、ちょうど１段から成る比較し得る発振器のそれ
よりもｎ倍低い多段のリング発振器を作った。この技術
を用いて、調整された測定回路を用いてｎ段リング発振
器の発振周波数を測定でき、適切な形状によって分割す
ることによってより少ない段数の発振周波数を正確に評
価できる。
【００８７】図３６及び図３７の３段リング発振器の物
理構成は、これらの図から理解される。そこでは、図３
８で使用されたものと同じ参照番号が付されている。
【００８８】実線の黒線は、（例えば集束イオンビーム
技術によって、またはＥＰ−Ａ−３９４ ７５７に示さ
れたマスクによって）イオンによって結晶構造を破壊す
ることにより形成されるか、または、本発明のようにリ
ソグラフィ及びエッチングによって形成される電位障壁
を示す。図３７の断面を一層容易に理解させるために、
参照番号３１６が付され、エッチング溝として図３７の
断面図で実現されている図３６の対応する番号の電位障
壁の断面を示している。
【００８９】図３６の図面に示された抵抗３１０及び３
１２は図２４及び図２５の「石」１３０に対応し、イオ
ン衝撃によって形成されている。しかし、それらは、リ
ソグラフィ及びエッチングによって形成され得る迷路型
抵抗路の形をしている。
【００９０】黒円で塗りつぶされているように、図３７
に示されている接点３０４及び３０６は、図２６の電位
供給線３０４及び３０６に対応し、それらは回路に電位
を加えるための端子になっている。これらの接点の正確
な位置はさほど重要ではない。というのも、それらが二
次元電荷キャリア層と接触するためである。従って、接
点３０６は、例えば破線で図３６に示された位置３０
６.１に配置され得る。その時の等価接点は、図３７に
示されている。
【００９１】（図３７に示されていない）図３６の端子
３１４は、等価回路図において第３電界効果型トランジ
スタ２８４のドレインを第１電界効果型トランジスタの
ゲート２９６に接続している図３８の線３１４に対応す
る。従って、それはまた、発振が実際に検出される接点
（例えば端子３０４と３１４の間）を表す。
【００９２】図３６の表現において、その構造を分割す
る電位障壁は、各ＦＥＴの導電チャネルに隣接する例え
ば３１８などのテールで終端している。３１８などのテ
ールの長さに臨界性はなく、所望通りに変えられる。特
に、ここに示されたものよりもずっと短くても良い。実
際零長であり得る。それに先行する電位障壁の弓形部分
は、導電チャネルを形成するに充分である。テール３１
８が短ければ短い程、リング発振器の発振周波数は高く
なる。
【００９３】図３６の装置を取り囲んでいる外円は、
（円形である必要のない）チップの境界であるか、また
は所望の技術典型的にはリソグラフィ及びエッチングに
よってチップ上に形成された円形電位境界であり得る。
最後に、径方向線として図３６に示された電位境界３２
２は、端子３１４に独自に形成した電位を確保するため
に必要である。
【００９４】図３７の断面に関する限り、実際の半導体
材料は、本願で既に述べられた方法で実現されるか、ま
たは明確な二次元電荷キャリア層３２０を与える別の方
法で実現される。特に、層配列は、本願の図１の層配列
に対応するか、または、図２６乃至図２８の顕微鏡写真
の説明の直前に説明した変形配列に対応する。さらに、
その構造は、例えば本願の図３３または図３５に係るシ
リコン構造であり得る。
【００９５】電位障壁に対する、さらに詳細にはトラン
ジスタのチャネル領域に隣接する電位障壁に対するエッ
チングされた溝を用いている図３２のＦＥＴ構造の実現
は、これらのチャネル領域が開いていることを意味し、
特に物質が液体より良くは気体形態であるとき、検出さ
れるべき物質を受け入れることを意味する。また、溝内
に異なる物質が存在するとき、関係する特性を検出する
ことによってその物質が検出され得るように、その装置
の異なる測定特性を与えることも明らかである。その特
性は、例えば定ゲート電圧でドレイン電流／ドレイン電
圧特性の形状などトランジスタに対して代表的に測定さ
れるいかなる特性であっても良い。
【００９６】回路は特定の特性を検出する必要があるの
で、この回路はチップ上に好都合に集積され、トランジ
スタ自体と同じ技術によって形成され得る。
【００９７】図４２はエッチングされた溝を持つ構造を
用いているサンプルＦＥＴのソースドレイン電流を印加
ゲート電圧の関数として示している。実線の曲線は、溝
の誘電定数Ｂが自由空間のパーミティビィティに等価で
あるとき、真空中で得られる特性を示す。図４２のグラ
フはまた、溝がより高い誘電定数を有するグリセリンで
満たされた場合を第２の破線曲線で示している。特性上
大きなシフトがあることに留意されたい。そして、この
大きなシフトは、この場合、グリセリンの存在を検出す
るために使用され得る。
【００９８】ＤＣの場合も、微小μＳのトランスコンダ
クタンスＧをゲート電圧の関数として測定できる。図４
３は、図４２で使用されたものと同じサンプルＦＥＴに
対するグリセリンと真空の２つのプロットを示してい
る。ここでは、グリセリンに対するトランスコンダクタ
ンスが実線で示され、真空に対するものが破線で示され
ている。グリセリンに対するものが破線で示されてい
る。グリセリンに対するピークトランスコンダクタンス
が真空に対して得られるピーク値のほぼ２倍であること
に留意されたい。これは、また、エッチングされた溝内
に存在する物質に対して非常に高感度の測定を与える。
ここでは、単にＤＣ測定を行っており、複雑な周波数応
答を調べる必要がないことを特に強調したい。さらに、
本発明の装置が室温で機能することから、ここで述べた
測定は、室温で容易に実行され得る。この例は、また、
溝を適切な材料、典型的には誘導体で満たすことによっ
てＦＥＴの性能が改善されることを結論的に示してい
る。
【００９９】この種の装置は、特に２〜３の可能な物質
の存在を検出するものとして完全に実現され得るが、図
３６のリング発振器を用いて良好な検出器が作られ得る
ものと考える。そのような装置では、開エッチング溝で
形成された発振器の発振周波数を掃引することが望まし
い。検出は関連範囲にわたって得られる周波数応答特性
を解析することによって効果づけられる。この実施例
は、特に液体及び気体である物質は、構造内の分子及び
原子が発振する時に、ある非常に特定の周波数を持ち、
本発明によって形成された発振器は関連の周波数で発振
し得るという事実を利用している。
【０１００】可変周波数発振器を得る１つの方法が、図
３９及び図４０に示されている。それらは、それぞれ、
図３７と類似の断面及び図３８のものと類似の等価回路
を示している。
【０１０１】実際、物理的な違いは、図３６及び図３７
に示された構造の下側にバック電極が設けられているの
みである。このバック電極に印加される電位を変えるこ
とによって、各電界効果型電極のゲートと共通ソース端
子３０４との間の実効容量を変えられる。そのようなバ
ック電極の設置は、各電界効果型トランジスタ及び共通
ソース端子３０４間で直列に容量３３０によって分割さ
れた２個の抵抗３２６，３２８の接続に対応する。バッ
ク電極に加えられるバイアス電位を変えることは、各容
量３３０の容量変化を表す。これは、次にリング発振器
の発振周波数を変化させる。
【０１０２】代表的な周波数応答特性が図４１に示さ
れ、この周波数応答特性は、装置の溝内に存在する物質
に依存する。周波数応答特性の正確な形状特に、ピーク
の位置及び全周波数包囲線の谷の位置は、検出されるべ
き物質の特性であろう。従って、特定の周波数応答特性
を検出することにより、特定の物質の独特な同定が可能
になる。
【０１０３】既述した如く、ここで提案した発振器は、
非常に高い周波数で発振し得る。従って、１以上のチッ
プに形成された多数のそのような発振器は、非常に高い
エネルギー変換効率を持つ光源として直接作用する。各
発振器に小さなラッパアンテナを設け、光を放出させる
必要がある。しかし、これは必ずしも必要ではない。必
要ならば、ラッパアンテナが適切な蒸着技術、必要なら
リソグラフィ及びエッチングによってチップ上に形成し
得る。
【０１０４】結論として、新規な深メサエッチング１Ｄ
面内ゲート電界効果型トランジスタが提案された。その
装置は、深メサエッチング技術〔３，４〕の融通性を示
し、一般的ＩＰＧ原理〔１〕のさらなる証明を与える。
この装置の主要な特徴の１つは、標準の工業的生産技術
への応用である最小の構造は０.５１ｍよりも幅広なの
で、光リソグラフィによる製作が容易である。ここで証
明された深メサエッチングプロセスとともに、ゲートと
チャネル間に高真空溝を作成する有力かつ迅速な道具が
得られた。全製作プロセスは、固有的に自己整合であ
り、装置集積に容易に適用可能である。面内ゲートの真
性小容量は、高速のマイクロ波トランジスタを導く。深
メサエッチングが面内ゲートトランジスタはこれまで全
ての観点で最適化されていなかったが、電流性能、そし
て特に、高トランスコンダクタンスがそれを非常に有望
な装置にした。 〔１〕Ａ.Ｄ.Ｗieck and Ｋ.Ｐloog，応用物理学 Ｌet
t．56,928（1990） 〔２〕真空絶縁のサンドウィッチ型頂部ゲートが、Ｊ.
Ｍoreland,Ｊ.Ｄrucker，Ｐ.Ｋ.Ｈansma,Ｊ.Ｐ.Ｋottha
us,Ａ.Ａdams,and Ｒ.Ｋvaas によって開発された。応
用物理学、Ｌett．45,104 (1984), 及びＷ.Ｅbner and
Ｊ.Ｐ.Ｋotthaus,Ｔoulouse（Ｆrance）,p.21（1985）. 〔３〕Ｔ.Ｄemel,Ｄ.Ｈeitmann,Ｐ.Ｇrambow,and Ｋ.Ｐ
loog, 応用物理学 Ｌett. 53,2176（1986） 〔４〕Ｐ.Ｇrambow.Ｔ.Ｄemel, Ｄ.Ｈeitmann, Ｍ.Ｋoh
l,Ｒ.Ｓchule, and Ｋ.Ｐloog,微小電子工学 9,357（19
89）。
【０１０５】
【発明の効果】本発明によれば、電界効果型トランジス
タ等の能動半導体構造が簡単に製造出来る。
【図面の簡単な説明】
【図１】本発明の電界効果型トランジスタ及び積層回路
の製造に適する出発構造の横断面図である。
【図２】図１に示された出発構造の能動領域のバンド図
である。
【図３】図１に示された出発構造の概略平面図である。
【図４】図３と同様の図で本発明の他の実施例の概略図
平面図である。
【図５】２個のゲート領域に同電位が印加されている図
３に示された実施例において、チャネル抵抗を印加ゲー
ト電位の関数として示した図である。
【図６】トランジスタ２段増幅器の通常の回路図であ
る。
【図７】図６に示された２段増幅器の等価集積回路が集
束イオンビームによって書き込まれた図１に示された出
発構造のＦＥＴの代替実施例の概略平面図である。
【図８】図１の出発構造のＦＥＴの代替案の平面図であ
る。
【図９】図８のチャネルを通る横断面の概略説明図であ
る。
【図１０】上部は、図８の実施例において、ゲート抵抗
を印加ゲート電位の関数として示した図、下部は、上部
に示された導電性の直線からの分散を示す図である。
【図１１】Ｔ＝７７ＫでＷgeo＝５.２μｍを有する図８
のＩＰＧトランジスタの電流電圧（Ｉ−Ｖ）特性を示す
図である。
【図１２】Ｔ＝７７ＫでＷgeo＝５.２μｍを有する図８
のＩＰＧトランジスタの電流電圧（Ｉ−Ｖ）特性を示す
図である。
【図１３】Ｔ＝７７ＫでＷgeo＝５.２μｍを有する図８
のＩＰＧトランジスタの電流電圧（Ｉ−Ｖ）特性を示す
図である。
【図１４】室温で測定されたＩ−Ｖ特性を示す図であ
る。
【図１５】室温で測定されたＩ−Ｖ特性を示す図であ
る。
【図１６】室温で測定されたＩ−Ｖ特性を示す図であ
る。
【図１７】Ａは本発明のＦＥＴの代替実施例の平面図、
Ｂは、Ａにおける方向に沿った電位分散の形状説明図、
Ｃは、Ｅ電界の高度を決めるＡのＸ方向における電位Ｖ
g−Ｖの概略説明図である。
【図１８】図１７の電位分散によって起こるチャネルの
縮退を示す図である。
【図１９】チャネルを形成する本発明のＦＥＴのゲート
電極領域の両側の図１７と比較して改善された形状を示
す図である。
【図２０】本発明に従って製造されたオアゲートを示す
図である。
【図２１】図２０のオアゲートの等価回路図を示す図で
ある。
【図２２】本発明に従って製造されたアンドゲートを示
す図である。
【図２３】図２２のアンドゲートの等価回路を示す図で
ある。
【図２４】図２０及び図２１に示されたオアゲート及び
アンドゲートの代替案を示す図である。
【図２５】図２２及び図２３に示されたオアゲート及び
アンドゲートの代替案を示す図である。
【図２６】面内ゲートトランジスタをエッチングした深
メサの光学顕微鏡写真である。
【図２７】図２６の中央部の拡大図であって、ＲＩＥプ
ロセス前の電子抵抗パターンの走査型電子顕微鏡写真で
ある。
【図２８】ＲＩＥ及び抵抗ストリッピングプロセス後の
くびれ部の走査型電子顕微鏡写真である。
【図２９】くびれ部の左から右への概略断面図であっ
て、点線によってゲート電圧Ｖｇが印加される個所が概
略的に示されている。
【図３０】図２６に示された装置の電流電圧特性であっ
て、面内ゲート及びチャネル間の絶縁動作を示すＩｓｇ
−Ｖｇ特性である。
【図３１】図２６に示された装置の室温における電流電
圧特性であって、Ｖｇ−１.５Ｖ（頂部）Ｖｇ＝−２.０
Ｖ（底部）まで０.５Ｖ段階で変えられる異なるゲート
電圧に対するチャネルのＩｓｄ−Ｖｓｄ特性である。
【図３２】シリコン基板上に成長された別の面内ゲート
シリコントランジスタの平面図である。
【図３３】図３２のトランジスタのＸＸＩ−ＸＸＩ面で
取った概略断面図であって、層構造の構築及び２ＤＥＧ
の形成を表している。
【図３４】図３２及び図３３のトランジスタ内のドーピ
ングイオンの分布を示す図である。
【図３５】図３３と同様の図であって、平面ゲートトラ
ンジスタの代替案であるより簡単なシリコン半導体の断
面図である。
【図３６】本発明を用いて実現された（そして、ＥＰ−
Ａ−３９４，７５７の発明によっても実現可能である）
リング発振器の平面図である。
【図３７】ＸＸＶ−ＸＸＶ面における図３６のリング発
振器の断面図である。
【図３８】図３６のリング発振器の等価回路図である。
【図３９】図３６と同様の図であって、装置の周波数を
変化させるためのバックゲートを備えたリング発振器の
断面図である。
【図４０】図３９のリング発振器の等価回路図である。
【図４１】図３９及び図４０のリング発振器の周波数応
答を示す図である。
【図４２】エッチング溝を持つサンプルＦＥＴのソース
ドレイン電流／ゲート電圧特性を示す図である。
【図４３】エッチング溝を持つサンプルＦＥＴのコンダ
クタンス／ゲート電圧特性を示す図である。
【符号の説明】
１０ 〔１００〕面 １２ ガリウムヒ素化合物基板 １４ 非ドープのアルミニウムヒ素化合物層 １６ 非ドープのガリウムヒ素化合物層 １８ 非ドープのガリウムヒ素化合物層 ２０ 非ドープのアルミニウムガリウムヒ素化合物層 ２２ ドープのアルミニウムガリウムヒ素化合物層 ２４ 非ドープのガリウムヒ素化合物層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月３０日
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】図２６
【補正方法】変更
【補正内容】
【図２６】半導体基板上に深メサエッチングにより形成
された溝のパターンを示す光学顕微鏡写真である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】図２７
【補正方法】変更
【補正内容】
【図２７】ＲＩＥプロセス前の図２６の拡大図を示す走
査型電子顕微鏡写真である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】図２８
【補正方法】変更
【補正内容】
【図２８】ＲＩＥ及び抵抗ストリッピングプロセス後の
図２６の拡大図を示す走査型電子顕微鏡写真である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7739−4Ｍ Ｈ０１Ｌ 29/80 Ｈ (72)発明者 ヘルベルト ラーゲ ドイツ連邦共和国，バート リーベンツェ ル，ウンターアウグシュテッター シュト ラーセ 17 (72)発明者 クラウス プローグ ドイツ連邦共和国，シュトゥットガルト １，フルトヴェングラーシュトラーセ 99 (72)発明者 アンドレアス ヴィーク ドイツ連邦共和国，ジンデルフィンゲン, ブランデンコプフヴェーク 32 (72)発明者 デートレフ ハイトマン ドイツ連邦共和国，ボルステル−ホーヘン ラーデン，クヴィックボルナー シュトラ ーセ 98 (72)発明者 クラウス フォン クリッツィング ドイツ連邦共和国，シュトゥットガルト 80，カッツェンバッハシュトラーセ 121

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 接点が二次元電荷キャリア層に設けられ
    るようにした、表面に平行な二次元電荷キャリア層を備
    えた出発構造を用いて能動半導体を与える方法であっ
    て、二次元電荷キャリア層内に横方向電位障壁を構築す
    るように処理することによって、出発構造を領域的に分
    割し、チャネルが少なくとも１個の閉じた領域とその閉
    領域の反対側に存在する線間に形成され、上記チャネル
    の幅が、二次元電荷キャリア層の厚さ、すなわち電子波
    長の大きさの単位にあり、さらに、上記閉領域及び線の
    両側に形成された領域が接触されている能動半導体の製
    造方法において、上記出発構造がリソグラフ及びエッチ
    ング技術によって領域的に分割されることを特徴とする
    能動半導体構造の製造方法。
  2. 【請求項２】 請求項１に記載の方法において、集積回
    路及び大規模集積回路の製法であって、上記回路は、表
    面に平行な少なくとも１個の二次元電荷キャリア層を有
    する半導体基板上に出発構造を設けており、二次元電荷
    キャリア層の各部を通して電極及びチャネル領域を有す
    る能動及び受動素子を形成するために、この二次元電荷
    キャリア層内に横方向電位障壁を構築し、互いに接続さ
    れている隣接する素子の電極領域が、それらの間に配置
    されている二次元電荷キャリア層を介して互いに導電接
    続され、能動素子のチャネル領域の導電率が、適切な制
    御電位を得、これらのチャネル領域の幅が、二次元電荷
    キャリア層の厚さの大きさの単位にあって、さらに、上
    記回路に対する外部接続のために、選択された電極領域
    内の接点を二次元電荷キャリア層の各部に延長すること
    を特徴とする集積回路又は大規模集積回路の製造方法。
  3. 【請求項３】 請求項１又は２に記載の方法において、
    上記出発構造が、例えばＧａＡｓ／ＡｌＧａＡｓなどの
    複合半導体材料である不均質半導体材料によって形成さ
    れていることを特徴とする製造方法。
  4. 【請求項４】 請求項１又は２に記載の方法において、
    出発構造層がシリコンなどの均質半導体材料内に形成さ
    れていることを特徴とする製造方法。
  5. 【請求項５】 請求項４に記載の方法において、上記半
    導体材料がシリコン二酸化物層で覆われたシリコン基板
    から構成され、また、エッチング前に、正のイオンが上
    記シリコン基板と境界を隣接する上記シリコン二酸化物
    層内に打ち込まれ、上記正イオンは上記シリコン二酸化
    物層と境界を隣接する上記シリコン基板内に負の電荷キ
    ャリア誘導層のレベルよりも下の上記シリコン基板中に
    伸びている上記シリコン二酸化物層内に溝を形成するた
    めに、実行され、保護点カバーリング発振器が適宜上記
    シリコン二酸化物層上に設けられることを特徴とする製
    造方法。
  6. 【請求項６】 請求項４に記載の方法において、上記半
    導体材料がシリコン基板から成り、かつイオンがこの基
    板の表面よりも下に注入され、二次元電荷キャリア層を
    形成し、さらに、この基板がエッチングされ、上記二次
    元電荷キャリア層の深さよりも基板内に伸びている溝を
    形成することを特徴とする製造方法。
  7. 【請求項７】 請求項１の方法に従って製造されたトラ
    ンジスタまたは請求項２に従って作られた集積回路にお
    いて具体化されたトランジスタを用いて物質を検出する
    方法であって、上記トランジスタの少なくとも１つの特
    性が測定され、その測定された特性が、物質がエッチン
    グによって形成された溝内に存在する時に得られる特
    性、または物質がそこに存在しない時に得られる特性に
    対応するかどうかが決定され、その方法はさらに検出ス
    テップの前及び／または検出ステップの後にフラッシン
    グ媒体でその溝をフラッシングするステップを含んでい
    ることを特徴とする物質の検出方法。
  8. 【請求項８】 請求項１または請求項２の方法に従って
    作られた発振器を用いて物質を検出する方法であって、
    発振周波数がある範囲の周波数にわたって掃引され、周
    波数応答、例えば特性周波数での振幅が、検出されるべ
    き物質の特性である周波数特性と一致するか否かが評価
    されることを特徴とする物質の検出方法。
  9. 【請求項９】 請求項１または請求項２の方法に従って
    作られた多数の発振器を用いて、特定光の電磁気放射を
    発生する方法であって、上記発振器が所望の周波数の電
    磁気放射すなわち光で発振するように設計されていると
    ともに、ラッパアンテナを適宜備えていることを特徴と
    する電磁気放射の発生方法。
  10. 【請求項１０】 チャネルの導電率がゲート領域によっ
    て制御され得るようにして、ソース及びドレーン間に伸
    びている導電チャネルがあるソース、ドレーン及びゲー
    ト領域に、横方向電位境界によって分割された二次元電
    荷キャリア層を有する半導体材料に形成された電界効果
    型トランジスタにおいて、上記ソース、ドレーン及びゲ
    ート領域間の電位境界が、リソグラフィ及びエッチング
    によって形成されている溝によって形成され、該溝が適
    宜誘導体又は他の物質によって満たされていることを特
    徴とする電界効果型トランジスタ。
  11. 【請求項１１】 少なくとも１個の二次元電荷キャリア
    層を有する半導体材料のチップ上に形成された能動素子
    及び受動素子から成る集積回路において、能動素子のソ
    ース、ドレーン及びゲート領域の境界並びに受動素子の
    境界が、リソグラフィ及びエッチングによって形成され
    ている溝によって形成され、該溝が適宜誘導体又は他の
    物質によって満たされていることを特徴とする集積回
    路。
  12. 【請求項１２】 請求項１０又は１１に記載の電界効果
    型トランジスタ又は集積回路において、上記半導体材料
    が、例えば、ＧａＡｓ／ＡｌＧａＡｓなどの複合半導体
    材料系である不均質材料、または、シリコンなどの均質
    材料のいずれかであることを特徴とする電界効果型トラ
    ンジスタ又は集積回路。
  13. 【請求項１３】 請求項１０の電界効果型トランジスタ
    または請求項１１の集積回路から成る物質の検出器であ
    って、さらに、電界効果型トランジスタと、上記電界効
    果型トランジスタの少なくとも１つの特性を測定し、か
    つ上記特性が上記溝内の上記物質の存在を特定する特性
    に対応するか否かを決定するための回路と、を含んでい
    ることを特徴とする検出器。
  14. 【請求項１４】 請求項１０の１以上の電界効果型トラ
    ンジスタまたは請求項１１の集積回路として形成された
    １以上の電界効果型トランジスタを含むリング発振器か
    ら構成されている物質の検出器であって、ある範囲の周
    波数にわたって上記リング発振器の発振周波数を掃引す
    るための手段が設けられ、さらに、周波数応答が、検出
    されるべき上記物質に対する周波数応答に対応するかど
    うかを調べるために、その周波数応答を評価するための
    手段が設けられていることを特徴とする検出器。
  15. 【請求項１５】 奇数個の請求項１０の電界効果型トラ
    ンジスタまたは請求項１１の集積回路として形成された
    電界効果型トランジスタから成るリング発振器であっ
    て、各電界効果型トランジスタのドレーンが次の隣接ト
    ランジスタのゲートに接続され、最後のトランジスタの
    ドレーンが最初のトランジスタのゲートに接続され、ま
    たは、単一の電界効果型トランジスタの場合には、ドレ
    ーンがそれ自体のゲートに結合されていることを特徴と
    するリング発振器。
  16. 【請求項１６】 請求項１５のリング発振器において、
    ３個の上記電界効果型トランジスタが単一のチップに集
    積され、メルセデス星形状のリング発振器を形成してい
    ることを特徴とするリング発振器。
  17. 【請求項１７】 請求項１５または請求項１６のリング
    発振器であって、上記発振器の発振周波数を変えるた
    め、上記基板すなわちチップに、例えば、バック電極な
    どの付加電極が設けられていることを特徴とするリング
    発振器。
  18. 【請求項１８】 請求項１５，１６または１７のいずれ
    か１項に記載の多数のリング発振器であって、光源とし
    て作用するように、赤外、可視または紫外範囲の周波数
    で発振するようになっており、上記リング発振器が、例
    えば、上記チップ面への蒸着によって形成された小さな
    ラッパアンテナを備えていることを特徴とするリング発
    振器。
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JP2012178510A (ja) * 2011-02-28 2012-09-13 Nippon Telegr & Teleph Corp <Ntt> 半導体回路
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