JP4864202B2 - 単一電荷キャリアトランジスタ、量子ドット内に電荷キャリアを保持する方法、及び検出方法 - Google Patents

単一電荷キャリアトランジスタ、量子ドット内に電荷キャリアを保持する方法、及び検出方法 Download PDF

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Description

【０００１】
本発明は半導体装置の改良された構造及びこのような装置の使用方法に関する。
【０００２】
過去２０年以上にわたり、電流キャリアの移動を１又は複数方向に制限することにより動作する半導体装置について多くの興味が置かれていた。このような装置において、キャリアは１又は複数の次元においてエネルギー・レベル又はサブバンドの離散した組を占めることができるだけである。キャリアの運動は閉じ込められた方向に量子化されると言われる。
【０００３】
異なるバンドギヤップの２つの半導体化合物を一緒に接合することにより形成されるヘテロジャンクション（異種接合）において、キャリアはポテンシャル又は量子井戸に閉じ込められる。もしキャリアが電子であると二次元電子ガスが形成される（又は多数キャリアが正孔であると二次元正孔ガスが形成される）。
【０００４】
典型的にＧａＡｓから製造される半導体装置の特定のタイプの１つが１９８７年に発明された単一電子トランジスタである。この装置において、ポテンシャル井戸は数個の電子（典型的に０ないし２０個）だけを保持できるような大きさである。さらに一旦この数が固定されると（外部のコンタクトポテンシャルにより）、１電子よりも大きく時間的に変動しない。
【０００５】
このような装置は、機能する物理学に起因して低温度（典型的に液体窒素温度より下で）で動作する制限がある。この装置はポテンシャル井戸が小さい容量を有し、そして電子をこの井戸に充電するためのエネルギーがとても大きい事実に依存している。もし装置が低温に冷却されると、電子の熱エネルギーが充電エネルギー以下になる。顕著なソース−ドレイン電圧バイアス無しには、電子はポテンシャル井戸を移動できない。これはクーロン閉塞として知られている。
【０００６】
本発明の第１の観点によれば、狭いバンドギャップ半導体から製造された電界効果型単一電子トランジスタが提供される。
【０００７】
単一電子トランジスタ（ＳＥＴ）は装置の中で最高の電荷感度を有する。ＳＥＴは調べられているシステムを撹乱することなく電荷の小さい変動を測定する必要がある応用、又は低電力トランジスタ動作に適している。これらはまた、少なくとも圧力、加速度又は温度の敏感な検出器としての潜在能力を有する。他の検出器も考えられる。
【０００８】
本発明の第１の観点のトランジスタは、ツェナー単一電子トランジスタ（ツェナーＳＥＴ）と呼ばれる。従来技術のトランジスタはユニポーラ単一電子トランジスタと呼ぶことができる。
【０００９】
ツェナーＳＥＴは、製造及び制御が潜在的に簡単で、従来装置より高温度で動作でき、ｎタイプ及びｐタイプの両方の装置が製造でき、そしてｐタイプ装置における伝導電子の低有効質量に起因して閉じ込めが増強できるという利点がある。
【００１０】
単一電子トランジスタのさらなる利点は、従来の電界効果型トランジスタと比較して物理的に小さく（例えば、ナノスケール）、低電力密度であるけれどもより高い充填密度を得ることができる。
【００１１】
トランジスタは第１及び第２材料の層間にヘテロジャンクションを含む。第１材料はＩｎＳｂ、又はＣｄxＨｇ1-xＴｅである。
【００１２】
第２材料は、ＩｎＡｌＳｂ又はＣｄＴｅ又はＣｄxＨｇ1-xＴｅである。ヘテロジャンクションは第２材料の単一層に近い第１材料の単一層として与えられる。代替的には、ヘテロジャンクションは第２材料の二層間の第１材料の単一層として与えることができる。
【００１３】
もしヘテロジャンクションが第２材料に隣接した第１材料の単一層として与えられると、第２材料は酸化物（すなわち、絶縁体であってよく）又は半導体である。第１材料は狭いバンドギャップ半導体とみなすことができる。第２材料が半導体である場合は、これは広いバンドギャップ半導体とみなすことができる。他の材料も第１及び第２材料に適している。
【００１４】
当業者には、もし第１材料がＣｄxＨｇ1-xＴｅであると、バンドギャップはｘの値を調節することにより所望の値に調節できることが理解される。ｘは略０．１５となる傾向があるので、材料のバンドギャップはゼロになる傾向がある。しかし、ｘは最適値に選ぶことができる。
【００１５】
もし第２材料がＣｄxＨｇ1-xＴｅであると、ｘの値を１（すなわちＣｄＴｅ）に選ぶ傾向がある。ＣｄＴｅはその電気的特性のために好まれるが、他の物理的な特性の観点から達成できないかもしれない。例えば、結晶成長の観点及び格子不整合である。
【００１６】
ヘテロジャンクションの第１側部上に、層として形成される第３材料がある。第３材料は第１ゲート電極として機能する。第３材料は金属であっても良い。それはＡｌ又はＡｕ又は他の適当な導体であってもよい。このような構造は利点を有する。何故ならばゲート電極の存在は電子／正孔ガスをヘテロジャンクション内で制御可能にすることができるからである。
【００１７】
第２ゲート電極を、第１側部からはヘテロジャンションの反対側にあるヘテロジャンクションの第２側部上に設けることができる。第２ゲート電極は金属から製造できる。第１ゲート電極と組合せたこのような構造は電子／正孔ガスを制御可能にする。
【００１８】
第２ゲート電極は、ヘテロジャンクションを形成する材料から少なくとも絶縁材料の単一層により絶縁される。絶縁層は第２ゲート電極とヘテロジャンクションの間の相互作用を所望の機能を与えるような方法で修正する点において利点を有する。
【００１９】
少なくとも１つ（好ましくは２つ）の側部ゲートが与えられる。これらは所望の方法で電子／正孔ガスを制御するために役立つ。
【００２０】
側部ゲートは絶縁層によりヘテロジャンションを形成する材料から絶縁される。
【００２１】
側部ゲートはヘテロジャンション上の第１又は第２材料の１つの側部に沿った延長領域を含む。好ましくは、２つの側部ゲートが設けられる時、それぞれは互いに反対側の側部である第１又は第２材料の側部に沿った領域を形成する。この領域は矩形である。最も好ましくは２つの側部ゲートは同じ平面にあり、そして側部ゲートの２つの領域間でその平面内にギャップが存在する。側部ゲートは好ましくは互いにほぼ平行に延びる。
【００２２】
好ましくは、第２ゲート電極が上に設けられてそして側部ゲートから絶縁される。このような構造はまた電子／正孔ガスを所望の方法で制御することを可能にする。
【００２３】
絶縁は二酸化シリコンＳｉＯ2又は他の適当な絶縁材料である。実際は、異なるタイプの絶縁材料が異なる絶縁層に使用できる。または、側部ゲートとヘテロジャンクションの材料を分離する絶縁層は、第２ゲート電極から側部ゲートを分離する絶縁層と同じであってもよい。
【００２４】
好ましくは、第２ゲート電極は側部ゲート間のギャップを覆うように延びる主部分を含む。このような構造は電子／正孔ガス内の電子に大きな影響を有するであろう。
【００２５】
第２ゲート電極は狭い腰領域を経て接続された第１広領域と第２広領域とを有しても良い。第２ゲート電極は蝶ネクタイ形状で、蝶ネクタイの中心、腰の部分が側部ゲート間のギャップ上に延びる。
【００２６】
当業者には理解されるように、側部ゲート電極の効果は、電子シート内の狭いストリップ内の加えられた電界により電子又は正孔が保持される量子線を生成すると考えられる。量子線を形成するための電極の使用はソフト閉じ込めと考えることができる。
【００２７】
代替的に、又は追加的に、量子線を形成する方法は側部ゲート（ソフト閉じ込め）によるものとは反対に固い閉じ込めと共にあることもできる。
【００２８】
１つの実施の形態において、ヘテロジャンクションは第１材料のストリップと第２材料の層との間に設けられる。すなわち、第１材料の幅は第２材料の幅よりもずっと小さい。これは潜在的に固い閉じ込め量子線を与える。第１及び第２材料は以前の実施の形態に関して説明されたようなものである。特に、第１材料は狭いバンドギャップ半導体と考えてよく、第２材料は広いバンドギャップ半導体と考えてもよい。
【００２９】
狭いバンドギャップ半導体のストリップは実質的に５０ｎｍの幅を有する。しかし、ストリップは実質的に１０ｎｍないし９０ｎｍの範囲の幅を有してもよい。より好ましくは、ストリップの幅は実質的に２５ｎｍないし７５ｎｍの範囲にあってもよい。
【００３０】
この実施の形態おいて、第２ゲート電極は狭いバンドギャップ半導体のストリップ上に形成されてもよい。第２ゲート電極は、狭いバンドギャップ半導体が存在しない場所の広いバンドギャップ半導体の領域上に存在しても良いし又は存在しなくても良い。好ましくは、第２ゲート電極は前述された蝶ネクタイ構造を有する。
【００３１】
好ましくは、第２ゲート電極は二酸化シリコンであってよい絶縁層により半導体材料から分離される。
【００３２】
第２ゲート電極のより狭い腰領域は実質的に５０ｎｍの幅を有する。しかし、より狭い腰領域は実質的に１０ｎｍないし９０ｎｍの範囲の幅を有してもよい。より好ましくは、より狭い腰領域の幅は実質的に２５ｎｍないし７５ｎｍの範囲にあってもよい。当業者には理解されるように、これは実質的に５０ｎｍの側部を有する実質的に正方形の狭いバンドギャップ半導体の上に第２ゲート電極が横たわる領域を形成してもよい。
【００３３】
代替的な実施の形態において、量子線は量子線を製造するためのＶ溝方法により提供されてもよい。これは狭いバンドギャップ半導体の薄いストリップを提供することにより好まれる。なぜならば与えられる閉じ込めはよりきれいであるからである。
【００３４】
トランジスタは、基板内にＶ形状の切込み又は溝を含んでも良い。
【００３５】
第２材料の層が溝をライニング（内張り）するために提供されてもよい。第２材料の層もまたＶ形状の切込み又は溝を形成しても良い。第１材料の領域が第２材料のＶ形状内に与えられてもよい。
【００３６】
切込みは実質的に絶縁層により充填されてもよい。しかし、切込みは第１材料が覆われるように絶縁体により部分的に充填されも良い。絶縁体は第１材料の領域を覆っても良い。好ましくは、第２ゲート電極は絶縁層の上に設けられる。好ましくは、第２ゲート電極は前述したように主要部分を持った蝶ネクタイを有する。第２ゲート電極の主要部分は第１材料の領域上に横たわる。複数の量子線が単一溝に設けられても良い。これら線は互いに積み重ねられてもよい。
【００３７】
他の実施の形態において、トランジスタはその上に量子線が製造された非平面表面を有する第２材料の層を持ってもよい。
【００３８】
基板はカットオフ軸により段（すなわち、複数の段）が形成された表面を有してもよい。それは滑らかな表面を形成するために原子を整列させた材料格子平面へのオフ軸である。表面の段付き表面の平面の角度は段の間に特定の距離を提供するように構成されてもよい。距離は０．１μｍないし１μｍの範囲である。当業者には理解されるように角度がより鋭いと、段間の距離はより長くなる。
【００３９】
第１材料の領域は第２材料内のステップに関連した領域内に形成されてもよい。第１材料の領域は絶縁体により覆われてもよい。絶縁体はまた第１材料が与えられていない第２材料の表面を覆ってもよい。当業者には理解されるように、このような方法により量子線を製造する時、第１材料の薄い層は第２材料の非平面表面の全体を覆って、領域が段に関連した領域内に集中するようにしてもよい。
【００４０】
第２ゲート電極が第１材料の領域を覆う絶縁層の上に設けられても良い。ゲートは前述したような大きさを実質的に有してもよい。
【００４１】
第２ゲート電極が第１材料のいくつかの領域の上に横たわってもよい。第１材料の領域は量子線とみなすことができる。
【００４２】
別の実施の形態においては、トランジスタは少なくとも１つの隆起成長された量子線を含んでもよい。隆起成長された量子線は基板から食刻された逆メサを含んでも良い。逆メサ間の隆起は表面上に設けられた第２材料の層を有してもよい。第２材料の層の表面領域上に、第１材料の領域が設けられてもよい。
【００４３】
第２ゲート電極は第１材料の領域上を横たわるように設けられて良く、そして第２ゲート電極は絶縁層により第１材料から分離されてもよい。
【００４４】
トランジスタは量子線に沿って制御可能な単一の電位の最大又は最小を提供すると考えられる。それが量子線内に量子ドットを与える。
【００４５】
量子線を形成するためのさまざまな技術が、シーフールド大学からの１９９７年１０月付けのマシュー・ジョン・ステエアの博士論文、題名「ＩＩＩ−Ｖ半導体量子線及び量子ドット構造の光学的及び構造的特徴」に開示されている。この博士論文を当業者が読むことが望まれる。
【００４６】
トランジスタの第３及び第４端において（第１及び第２側部と平行な平面の反対端にある）、ドレイン及びソース電極が提供されてもよい。ドレイン及びソース電極はキャリアをトランジスタ内で通過させるために、バイアス電圧が電子／正孔ガスに印加されることを可能にする。
【００４７】
好ましくは、第２ゲート電極の主要部分の大きさはドレイン及びソースに垂直な軸に沿って測定して実質的に１００ｎｍ以下である。より好ましくは、７５ｎｍ以下であり、そして最も好ましくは実質的に５０ｎｍ以下である。
【００４８】
トランジスタは主要な電荷キャリアが正孔又は電子のいずれかであるように製造されてよい。すなわち、装置はｐタイプ又はｎタイプであるように製造される。これは本発明によれば、ＣＭＯＳ技術の背景に有る哲学に類似した相補的な技術を用いた装置の様にいくつかのトランジスタから回路を潜在的に製造できる、利点を有する。当業者には理解されるように、このような装置は実質的にゼロ静止電流を有するので低電力であるという利点を有する。
【００４９】
もし装置がｐタイプサンプルから製造されると、閉じ込められた領域内に増強された量子化が存在するという利点がある。
【００５０】
使用において、もし主要電荷キャリアが電子であると、第２ゲート電極の主要部分はバイアス電圧が第１および第２ゲート間に加えられる時に単一のポテンシャル障壁を生ずることができる（逆に、もし主要な電荷キャリアが正孔であると、単一のポテンシャル井戸が電圧が第１及び第２ゲート間に加えられる時に発生する）。
【００５１】
高ゲートバイアス電位を加えることにより非狭バンドギャップ半導体内に等価のポテンシャル障壁又は井戸を生ずることが可能である。しかし、ポテンシャル井戸の勾配は電界内に電子を保持することができないものである。井戸又は障壁内のどんな電子も領域からツェナー・トンネルにより出るであろう。すなわち、側部の急傾斜に起因して、波動関数は井戸又は障壁から漏出するであろう。
【００５２】
十分に高いゲート（第１ゲートから第２ゲートへ）バイアス電圧でもって、不占量子化エネルギー・レベルが第２ゲート電極の主要部分の下の価電子帯内に生ずる。これらのエネルギー・レベルは伝導帯から価電子帯へトンネリング（ツェナー・トンネリング）する電荷キャリアにより占められるであろう。
【００５３】
狭バンドギャップは、電子が価電子帯を前述した方法でトンネルするために使用することができるように伝導帯を補充するための適当なレベルの価電子帯を持った材料として定義できる。狭バンドギャップの別の又は追加的な定義は、伝導帯と価電子帯との間に実質的に１ｅＶ以下のバンドギャップを有する材料を使用することである。最も好ましくは、伝導帯と価電子帯との間に実質的に１／２ｅＶ以下のバンドギャップが存在することである。
【００５４】
もしヘテロジャンクションが第２材料の２つの層間の第１材料の層として提供されると、層は永久的な歪が第１材料層中に生ずるように配置される。これはトランジスタ中をトンネルする電子が軽い正孔を利用できるように価電子帯内の重い正孔のエネルギーを移動するために有利である。この結果、ｎタイプ装置の性能は軽い正孔の低有効質量に起因してｐタイプ装置と同じ程度に良くなるであろう。
【００５５】
本発明の第２の観点によれば、ヘテロジャンクションを横断した一対のゲート電極により生成された量子ドット内に電荷キャリアを保持する方法が提供される。この方法において、ゲート電極を横断して印加されるバイアス電圧は１又は複数の電荷キャリアが障壁又は井戸内に閉じ込められるようにヘテロシャンクション近くの電荷のシート内に単一のポテンシャル障壁または井戸を生ずる。
【００５６】
好ましくは、この方法は電荷のシートを提供するために狭いバンドギャップ半導体を使用することを含む。これらは電荷キャリアがその中に保持される単一の最大又は最小の電界を提供することを可能にする必要な物理的な特性を示す。
【００５７】
ポテンシャル障壁はｎタイプ装置内で発生される。そしてポテンシャル井戸はｐタイプ装置内で発生される。
【００５８】
この方法は、ヘテロジャンクションを例えば実質的に液体窒素温度（７７Ｋ）まで冷却することを含む。方法は、ヘテロジャンクションを液体窒素温度以下、おそらく実質的に液体ヘリウム温度（４Ｋ）まで冷却することを含む。始めに説明したように、このような冷却は電荷キャリアの熱エネルギーを量子ドットの充電エネルギー以下にする。
【００５９】
この方法はゲート電極により生じた電位が許す時に電荷キャリアがヘテロジャンクションに沿って流れるようにヘテロジャンクションに沿って（ソース及びドレイン電極間に）バイアスを印加することを含む。
【００６０】
本発明の第３の観点によれば、検出方法において、本発明の第１の観点に従う電界効果型トランジスタのゲート電極を検出されるべき量を表す電位源に接続して、量の変化がゲート電極に印加される電位の変化を発生させて、次に、トランジスタ内を流れる電流の変化を生ずるようにする。
【００６１】
このような装置の利点は、効果は直接的に電界内の小さい電荷を測定するために使用できることである（おそらく、これは鋭敏な電位計と考えることができる）。
【００６２】
好ましくは、生じた電流の電荷はトランジスタ内を流れる元の電流に実質的に等しい程度である。
【００６３】
さらに可能な応用は加速度計又は圧力センサーの構成である。ツェナーＳＥＴ上に働く力はポテンシャル障壁又は井戸の物理的な大きさを変えるのに十分である。これはフエルミエネルギー（エネルギー・レベルは印加されるバイアス電圧の関数であるのと同じく幾何学形状の関数である）に対する価電子帯内の量子化されたレベルのエネルギーを変化させる。従って、装置を流れる電流に変化を生ずる。
【００６４】
この方法は走査電子顕微鏡の感度に匹敵する感度を有する。
【００６５】
本発明の第４の観点によれば、トランジスタ動作を与えるため、それが製造される半導体材料の価電子帯への電子のツェナー・トンネリングに依存する単一電子トランジスタが提供される。
【００６６】
本発明の第５の観点によれば、価電子帯内の重たい正孔のエネルギー・レベルが軽い正孔のエネルギー・レベル下に移される単一電子トランジスタが提供される。
【００６７】
これは軽い正孔のみが価電子帯への電子トンネル時に使用され、そのためｎタイプ装置の性能は軽い正孔の低有効質量に起因してｐタイプ装置とおなじ程度に良くなるであろうという利点を有する。
【００６８】
好ましくは、電子閉じ込めが発生する材料へ永久的な歪を与えることにより、重い正孔のエネルギー・レベルを動かすことができる。
【００６９】
好ましくは、狭いバンドギャップ半導体内で電子閉じ込めが生ずる材料は、広いバンドギャップ半導体の２つの層の間に与えられる。
【００７０】
歪が狭いバンドギャップ半導体に広いバンドギャップ半導体との相互作用により生じた格子歪により与えられる。
【００７１】
以下、添付図面を参照して本発明の詳細な説明を例示として行なう。
【００７２】
図１及び図２は従来技術を示し、ＧａＡｓなどの典型的なＩＩＩ−ＩＶ半導体のヘテロジャクションから形成された単一電子トランジスタ（ユニポーラＳＥＴ）である。
【００７３】
図１において、ヘテロジャクションを形成するためにＡｌxＧａ1-xＡｓの層４の近くのＧａＡｓの層２を有する装置１が示される。第１ゲート電極６が装置の底領域に設けられ、そして一対の第２ゲート電極８が第１ゲート電極６からヘテロジャンクションの反対の装置の上部分に設けられる。
【００７４】
第２ゲート電極８のそれぞれは、長い部材の中心軸回りに対称的に配置されて装置の中心へ突出た２つのスタッブ１０、１２を有する。
【００７５】
電子は、ヘテロジャンクション・インターフエイスの近くのＡｌxＧａ1-xＡｓ４のすぐ上のＧａＡｓ２内の薄いシート内の両ゲート電極を通過する軸に垂直な方向に閉じ込めることができる。図２に、このシート内のポテンシャル・エネルギーの輪郭が示される。
【００７６】
当業者には図２内のポテンシャル・エネルギー輪郭内でスタッブ１０、１２の下の薄いシート内に発生する２つの鞍部点が生ずることが理解できる。鞍部点の大きさはゲート電極間に印加される電位に従って制御できる。
【００７７】
図２ａは図２のエネルギー・レベルの図を示す。伝導帯１３と価電子帯１５が示される。これらのバンド内のピーク１７、１９はゲート電極１０、１２からの電界により生ずる。図２の領域１４は伝導帯１３の２つのピーク間に示される。当業者には理解できるように、バンドギャツプが大きいから（エネルギーで見ると十分に遠くに移動されているので、装置を機能させる点において役割を持たない）価電子帯１５はユニポーラＳＥＴでは重要ではない。
【００７８】
最小のポテンシャルの領域１４は量子ドットと呼ばれ、ゲート電極上の電圧により制御されるために閉じ込めはソフトと呼ばれる。逆に、薄いシートの外の閉じ込めはヘテロジャンクション段自身に起因しているのでハードと呼ばれる。低温でゲート電極に低バイアス電圧を印加すると、ソース−ドレイン抵抗（ゲート電極間を通過する軸に垂直な方向の）が、ソース−ドレイン電圧差が小さい（すなわち、ＶSD＜＜ｅ／Ｃ、ここでＣはドットの有効容量である）という条件下で本質的に無限大である。
【００７９】
ゲート電圧を増加すると障壁（そしてフエルミ・エネルギー対する井戸の位置）を下げて、そして最終的に井戸内の最低の擬束縛状態はフエルミ・エネルギーと共鳴して電子が井戸内にトンネルすることを可能にする。ドレイン・ソース方向に加えられた小さい電圧のために電流が流れる。この電流は単一の電子が量子ドット１４内に又は外へ移動することに起因する。ドット内における２つの電子間の大きなクーロン反発力により、他の電子が入る前にソースからのドットに入った電子はドットから出なければならない。これはいわゆるクーロン閉塞に起因する。ゲート電圧のさらなる増加はフエルミエネルギーに対する共鳴−束縛状態エネルギーを低下し、ドット１４は単一の電子により充電されたまま留まる。低温において、再び電流に対する障壁が存在する。ドット内の電子はそのエネルギーがフエルミ・エネルギー以下であるから出ることはできず、さらなる電子はクーロン反発（クーロン閉塞）のためドット１４内に入らない。電流は本質的にスイッチ・オフされる。ゲート電圧のさらなる増加はドット内のポテンシャル・エネルギーを十分に最終的に下げてドット１４内に第２の電子を入れて、もう１度、単一電子電流を生ずる。このようにして、ゲート電圧が変化するにつれて、一連の電流ピークを得、各ピークはドット１４内のただ１つの電子数の変動に対応する。図３にこの電流が図示されていて、ピークがおおよそ均一の間隔で離間されていることに気付く。これは、ピーク間の分離のポテンシャルはＶ＝ｅ／Ｃ（ここで、ｅは電子の電荷、Ｃはドットの容量である）とする半古典電荷モデルの近似で説明することができる。ゲート電圧の関数としてのコンダクタンスのこれらのピークは、単一電子トランジスタ（ＳＥＴ）振動と呼ばれる。
【００８０】
図３を参照すると、ゲート電圧がＶ1に等しい時に最大電流がトランジスタを通過する。もしゲート電圧がＶ1に維持されると、連続的な電流が装置を流れる。図３から明かなように、Ｉ対Ｖ曲線の大きな勾配に起因して、ゲート電圧がＶ１に維持される時、印加されたゲート電圧の小さな変化はトランジスタを通過する電流に大きな変化を生ずる（再び、ＶSD＜＜ｅ／Ｃに対して）。
【００８１】
図４には本発明による装置１９の概略が示される。この簡略化された構造は、装置がどのように動作するかを明らかにし、そしてこの構造はコンセプトを説明するために使用される。
【００８２】
ＩｎＡｌＳｂ（広バンドギャップ第２材料）２０の層がＩｎＳｂ２２の層と関連して設けられてヘテロジャンクションを形成する。ここでヘテロジャンクション・インターフエイスの近くのＩｎＡｌＳｂ２０のすぐ上のＩｎＳｂ２２（狭バンドギャップ第１材料）内の薄いシートにハードに閉じ込められる。従って、いわゆる二次元電子（正孔）ガスがヘテロジャンクションの近くに形成される。
【００８３】
第１ゲート２４電極はヘテロジャンクションの第１側部に置かれ、一対の電極を含む第２ゲート電極２６はヘテロジャンクションの反対側に置かれる。第２ゲート電極２６のそれぞれは長い金属電極を含む。ドレイン２８及びソース３０電極はＩｎＳｂ２２及びＩｎＡｌＳｂ２０の層のいずれかの端に置かれる（ヘテロジャンクションに平行に走る平面に沿って）。
【００８４】
この場合は円形である（しかし、他の実施の形態において他の形状、おそらく立方体又は直方体であることができる）第３ゲート電極３４が第２ゲート電極２６の間に位置する。
【００８５】
第３電極３４の大きさ及び第２ゲート電極２６からの間隔は装置の動作に関して重要である。明かに、電極２６、３４の幾何学形状はゲート電極に印加される電界と同様に、ヘテロジャンクション・インターフエイス近くの二次元電子ガス内のポテンシャル電界を与える。
【００８６】
使用においては、第１、第２、及び第３ゲート電極２４、２６、３４に印加されたポテンシャルは図５に示すようにポテンシャル・エネルギー・フイールドを生ずる（ドレイン２８及びソース３０の位置は図４中の装置に対する図の方向を示すために図５の一方の端に示されている）。このグラフはヘテロジャンクション近くのＩｎＳｂ内の二次元平面に沿ったポテンシャルを示す。グラフのｚ軸は平面の各点におけるポテンシャルを表す。
【００８７】
動作において、第２及び第３電極２６、３４（ｎタイプ装置について）は第１電極２４に対して負にバイアスされるであろう。さらに、第３電極上のバイアスはほとんど負である。［逆に、ｐタイプ装置に対して、第２及び第３電極２６、３４は第１電極２４に対して正にバイアスされ、第３電極３４はほとんど正である。］
図５を参照すると、第１及び第２電極２４、２６間に印加されたポテンシャルに起因する電界は溝３５を生ずる。第１及び第３電極２４、３４間に印加されたポテンシャルに起因する電界はポテンシャル障壁３７を生ずる。図５はｎタイプ装置についてである。同様に、ｐタイプ装置は中央ポテンシャル井戸を有する。
【００８８】
ポテンシャルはまたドレイン２８及びソース３０電極（ＶSD）間に印加される。ＶＳＤがトランジスタ内の電子にわずかなバイアスを与え、これらをドレイン２８電極方向へ動かすような傾向を有することを、当業者は理解できる。電子がポテンシャル障壁３７内にある時、それはソース３０又はドレイン２８の電極方向のいずれかへ障壁３７から外へツェナー・トンネルする。ＶSDが印加されていないと、いずれの方向へも等しく発生するチャンスがある。しかし、ＶSDは電子がドレイン２８電極方向へ障壁３７の外へトンネリングする確立を増大する。
【００８９】
ＶSDは必然的に小さく、実質的にｋＴ（室温で約２５ｍｅＶ）の最大値を有する。もしＶＳＤが大きすぎると、電子はポテンシャル障壁３７の内に保持されることなく障壁を通過する。
【００９０】
ポテンシャル・エネルギー・フイールドの中心部分において、第３ゲート電極３４（図５中の３７において）下の領域内のヘテロジャンクション近くに最大のポテンシャルが発生する。図１の装置と同じく、第１及び第３ゲート電極２４及び３４間に印加されたポテンシャルが変化される時、最大値３７の高さが変化される。また、第１及び第２ゲート電極２４及び２６間に印加されたポテンシャルの変化は、溝の端部分の大きさを変化することにより溝３５の深さを変化する。
【００９１】
当業者には理解されるように図２において、電子が保持される（量子ドット内に）２つのぽ転写。障壁が存在するが、図５においては３７において単一電子ポテンシャル・エネルギー最大値のみが存在する。しかし、後述するように、図４の装置は図１の装置と同様な方法で動作するように作成できる。
【００９２】
装置１９はＩｎＳｂ及びＣｄxＨｇ1-xＴｅなどの材料に存在する狭バンドギャップを利用する。すなわち、価電子帯のエネルギー・レベルは、ＧａＡｓ及びＩｎＡｓなどの他のＩＩＩ−Ｖ半導体と比較する時、伝導帯のエネルギー・レベルに相対的に近い。
【００９３】
図１に示される装置の物理学を見る時、価電子帯と伝導帯の間の大きいバンドギャップのため、価電子帯はｎタイプ装置において無視できる。図２に示すように、電子がヘテロジャンクションの伝導帯内の２つのピーク間に形成された量子ドット内に捕捉される。
【００９４】
しかし、図４の装置では、価電子帯は無視できず、そしてエネルギー・レベル図は図９及び図１０に示されるものとなる。
【００９５】
この実施の形態に使用された材料は狭バンドギャップを有する。すなわち、価電子帯を電子がトンネルのために使用するように価電子帯は伝導帯を補充するのに適当なレベルにある。
【００９６】
もしバイアス電圧がゲート電極２４、２６、３４に印加されると、ＩｎＳｂの伝導帯及び価電子帯が移動する。もし十分に高いバイアス電圧がゲート電極３４に印加されると、このゲート下の価電子帯端のエネルギーは溝３５に沿った点の伝導帯端よりも高くできる。
【００９７】
図９には、多数電荷キャリアが電子であるｎタイプ材料で製造された装置について、このプロセスが示される。第３ゲート電極３４に負電圧を加えると価電子帯と伝導帯の両方が上昇する。そして、単一のコブ３６がエネルギーバンド図（図９ａ）中に現れる。注意すべき重要な点は、高い閉じ込めに起因して価電子帯の障壁下領域は離散エネルギー・レベルを生ずる。フエルミ・エネルギーが最高レベル以上にあると、抵抗は小さなバイアスで有効的に無限大となる。
【００９８】
図９ｂにおいて、高い負バイアス電圧がゲート電極３４に印加されると、溝３５に沿った位置において価電子帯を伝導帯より上に上昇させる。あるバイアス電圧において、価電子帯内のレベル３８のエネルギーはフエルミ・エネルギーと一致し、電子はこのエネルギー・レベル３８から外へ又は中へトンネルすることができる（線と空の円により示される）。電子間のクーロン反発力とエネルギー・レベルの量子化のため、単一の電子のみが一時にエネルギー・レベル３８に入ることができる。
【００９９】
伝導帯から価電子帯へのトンネリングはツェナー・トンネリングとして知られているので、この装置をツェナー単一電子トランジスタ（ツェナーＳＥＴ）と呼ぶ。
【０１００】
図９ｃは、もしさらなるバイアス電圧（より負となる）がゲート電極３４に加えられると、エネルギー・レベル３８がフエルミエネルギーの上に移動し、そして電子がもはやトンネルしてヘテロジャンクションを横断することができなくなる。従って、図４、６、７の装置は図１の装置と同様に動作し、そして電流は図３に示されるように流れる。閉じ込めとクーロン閉塞エネルギー（ドット内の２つの電荷キャリア間の反発エネルギー）に起因して、両単一電子状態の量子化ギャップを表す、ドット内の非占領レベルと次の（非占領）レベルとの間に大きいギャップが存在する。しかし、従来のＳＥＴについてはゲートバイアスが増加されるが、ツェナーＳＥＴについてはそれが減少されることに注意する。
【０１０１】
当業者には理解されるように、価電子帯内に重い正孔と軽い正孔の両方が存在する。正孔の分離は有効質量の逆数に比例する。従って、重い正孔はより小さい分離を有する。電子は単一の有効質量のみを有し、そしてこれは軽い正孔の質量に等しい。
【０１０２】
電子が価電子帯にトンネルする時、重たい又は軽い正孔を占領することができる。クーロン閉塞は重たい又は軽い正孔状態が占領されているかどうかに関係無く同様に電子を生じ、そして１より大きい電子の数か特定の正孔状態を占領することを防止する。
【０１０３】
トランジスタが温度の変化による影響を受け難いという意味で、これら正孔間の大きなエネルギーギャップに起因する軽い正孔を電子が占領することが望ましい。温度が増加する時、溝３５領域内の電子がフエルミエネルギー上に熱的に励起される確立も上昇する。もし電子エネルギーが正孔状態のそれと一致すると、導電が生ずる。軽い正孔はより大きなエネルギー分離を有するため、正孔状態のエネルギーを溝３５内の熱的に励起された電子のエネルギーに等しくするためにはより大きな温度変化が必要とされるであろう。
【０１０４】
軽い正孔のみがトンネリングのために使用できるように重い正孔のエネルギー・レベルを減少するために、物理的な弾性歪を与えることにより、重い正孔と軽い正孔のバンドを分離するように移動できる。永久的な歪を材料に与えるために以下に説明される広い、狭い、広バンドギャップ構造を使用することができる。
【０１０５】
当業者は広いバンドギャップ構造が小さい格子間隔を有することを知っている。広バンドギャップ材料に関連して十分に薄い狭バンドギャップ構造を成長することにより、格子の一致が狭い層中全体に永久的な圧縮を生ずることを確実にできる。これはトンネリングのために軽い正孔のみが使用できることを保証する。すなわち、狭バンドギャップ材料の格子はインターフエイスにおいて広バンドギャップ材料の格子と一致しなければならない。広ギャップはより小さい間隔を有するので、狭ギャップ材料は格子の一致により歪を受ける。
【０１０６】
当業者には理解されるように、電子が価電子帯内へトンネルして入る時、価電子帯内でフエルミ・エネルギー上の正孔状態へのエネルギーギャップは実質的に増加する（クーロン閉塞に起因して）。
【０１０７】
図１０は図９と類似したエネルギー・レベルの図であるが、多数電荷キャリアが正孔であるｐタイプ材料から製造された装置についてのものである。この状態において、もし十分に大きな正のバイアスがゲート電極３４へ加えられると、このゲート電極下の伝導帯端がフエルミエネルギーよりも下になることができる。
【０１０８】
一旦、エネルギー・レベル４０がフエルミ・レベルと一致すると、電子が価電子帯から量子的に閉じ込められた伝導帯領域へツェナー・トンネルできる。これは正孔が量子的に閉じ込められた領域から価電子帯へツェナー・トンネルすることと等価である（図１０ｂ）。もしバイアス電圧がさらに増加すると、エネルギー・レベル４０はフエルミ・エネルギー以下に降下して、電子はもはやヘテロジャンクションを横断してトンネルしない。
【０１０９】
このようｐタイプＳＥＴは、伝導帯電子のより低い有効質量により閉じ込められた領域内での増強された量子化のため、無歪のｎタイプＳＥＴと較べて有利である。
【０１１０】
ＳＥＴの閉じ込められた領域内に発生するような量子ドットは、低温において量子ドットが整数の電荷キャリアを有する場合に、クーロン閉塞体制内の例えばイオン化及び電子親和性の、原子を示すようないくつかの態様で振舞う。量子ドットは「人工原子」と呼ぶことができる。（１つ、２つ、３つの電子に占領されたドットはそれぞれ人工的なＨ、Ｈｅ、Ｌｉである）。直列した２つの人工的な原始は分子に類似する。ツェナー組について、このような分子はＧａＡｓ内に単一ＳＥＴにしたのと同じく２つの障壁を作ることにより製造できる。典型的な伝導帯端輪郭はＧａＡｓ内の単一ＳＥＴに対するそれと類似する。しかし、装置は価電子帯（障壁領域）及び伝導帯（井戸領域）の両方の共鳴レベルの存在により、全く異なる振舞いを行なう。
【０１１１】
最後に、ツェナーＳＥＴ及び従来のＳＥＴの間にはさらに基本的な１つの違いが存在する。後者においては、強い閉じ込めを有するために量子ドット内への又は外へのトンネリング障壁は高抵抗値（＞＞量子抵抗≒１３ｋΩ）を持たなければならない。もしそうでなければ、共鳴束縛状態が拡張されて、クーロン閉塞が減少されて装置が常時にスイッチがオンとなる。ツェナーＳＥＴの場合はこれとは異なる。もし単一の障壁が十分に強ければ、伝導電子のトンネリングは小さくなるから（図９ａ）、装置は適当なゲートバイアスにおいて本質的に「オフ」となる。しかし、ゲートへ負のバイアスを与えることにより障壁の高さが増加される時、トランジスタをオンにスイッチするためにツェナー・トンネル障壁を強くする必要がない。これらのツェナー障壁は半導体の選択と幾何学的形状により「調整」できる。弱い障壁に対して、装置を通過する電流は相対的に大きく、顕著な「共通トンネリング」が生じ、量子ドット内の電子数の変動は単位を十分に越えるだろう。これはまた「ターン・オン」をより緩やかにして、クーロン閉塞を減少し、より弱いＳＥＴ振動の結果を生ずる。しかし、このモードは低「オン」抵抗が必要とされる所のいくつかの応用に好ましい。逆に、強いツェナー障壁に対して、ターン・オンは鋭く、ユニポーラ装置と同じくその後のＳＥＴ振動は鋭い。
【０１１２】
図４に示された装置は、動作原理をより簡単に説明できるように単純化している。しかし、より現実的な装置構造が図６と図７に示されている。
【０１１３】
ヘテロジャンクションが、ＩｎＳｂ（狭バンドギャップ第１材料）１０２と関連して設けられたＩｎＡｌＳｂ（広バンドギャップ第２材料）１００の２０ｎｍ厚の層により形成されている。電子のシートが、ジャンクションに近いＩｎＳｂ層内の薄い層内のヘテロジャンクションにより維持されている。これは第２及び第３ゲートからＩｎＳｂへ電子がトンネリングすることを防ぐ。
【０１１４】
ソース電極１０６及びドレイン電極１０８がＩｎＳｂ層１０２の上のヘテロジャンクションの各端に設けられる。ソース１０６とドレイン１０８の間に、ＩｎＳｂ層１０２の上に絶縁層１０４、この場合はＳｉＯ2、が設けられる。
【０１１５】
ＩｎＳｂ層１０２の上で装置の各側部に、第３材料から製造された側部ゲート電極１１０、１１２が設けられる。ＳｉＯ2の層はＩｎＳｂ層１０２から側部ゲート電極１１０、１１２を絶縁する。それぞれの側部ゲート電極の上に、蝶ネクタイ形状の第２ゲート電極１１８を側部ゲート電極１１０、１１２から絶縁するＳｉＯ2絶縁体１１４、１１６の条片が設けられる。
【０１１６】
好ましい実施の形態において、クロム層の上に電極が金から製造される。クロムは金がトランジスタに接着することを保証する。しかし、電極の材料の選択は重要でない。
【０１１７】
２つの側部ゲート１１０、１１２は平面内では直方形であり、トランジスタの各側部の領域を占領する。２つの直方形領域はトランジスタの中心領域１２０では会うことがなく、従って中心領域１２０は側部ゲート１１０、１１２により覆われていない。蝶ネクタイ形状第２ゲート電極１１８の中心部分（第２ゲート電極の主要部分）１２２は、トランジスタの中心領域１２０上に配置される。ゲートのこの中心領域はＳｉＯ2条片によりスクリーンされていないためどこよりも大きな電圧をＩｎＳｂへ送る。これは図７において最も明確に示されている。
【０１１８】
図７に示されるように、トランジスタの下に第１ゲート電極１２４が設けられる。図４の装置と同じく、価電子帯又は伝導帯のいずれか（ｐタイプ又はｎタイプに依存して）のエネルギー・レベルがフエルミ・エネルギーに等しい時、第１及び第２ゲート電極１２４、１１８間にバイアス電圧を加えると電子が量子中心閉じ込め領域へトンネルすることを可能にする。従来のトランジスタと同じく、ヘテロジャンクション近くの中心領域の状態が電子がトンネル横断することができる状態である時、ドレイン及びソース電極間に電圧を加えると電流が流れる。
【０１１９】
側部ゲート電極１１０、１１２は、電子がこの部分を通って送られないことを確保するためにヘテロジャンクションの端位置の電圧を十分に高く保持する（図５中の領域１５０、１５２において）ことを可能にする。しかし、高く過ぎない。もしそうしないと、電子が中心領域から溝の外の電極１５０、１５２方向へツェナー・トンネルをすことができる。側部ゲート電極１１０、１１２に加えられるポテンシャルは電子が溝３５内に保持することを保証するために最適化される。妥協的な値は、電子がポテンシャル最大値３７をバイパスすることなく、且つ領域１５０、１５２方向へ溝３５の外へトンネルしない。
【０１２０】
当業者は、ヘテロジャンクションが図１０及び図１１に示されるさまざまに異なる方法により形成できることを理解するであろう。前の図において、図１０ａの構造は、ＩｎＡｌＳｂ（広バンドギャップ半導体）１００の層の近くのＩｎＳｂ（狭バンドギャップ半導体）１０２の層と説明された。この構造は図１０ｂに示されるポテンシャル輪郭を与える。電子はポテンシャルの最小値（２００で示される）に保持される。しかし、もしポテンシャル輪郭が浅すぎると、ヘテロジャンクション近くの電荷の薄いシート内の電子の閉じ込めは強くなく、電子は容易に電荷平面から脱出することができる。図１０ａは前の図を簡略した様子を示し、層１００、１０２に加えて酸化層とゲートが設けられる。
【０１２１】
図１１ａは、ヘテロジャンクションのための代替的な構造を示す。ここで、ＩｎＡｌＳｂ（広バンドギャップ半導体）の２つの層２０４、２０６の間にＩｎＳｂ（狭バンドギャップ半導体）の層２０２が設けられている。ＩｎＳｂの層２０２はＩｎＡｌＳｂの層２０４、２０６よりも狭くて、電子を維持するために必要なポテンシャル状態をＩｎＳｂ中に達成し、そしてＩｎＳｂ層上に永久的な歪を与えるような前述したよう格子不一致を達成する。明かに、もし層２０２がある程度以上の厚さを持つと、２つのヘテロジャンクションが直列に設けられる。しかし、ＩｎＳｂ層１０２の厚さは非常に小さくすることはできない。なぜならば、製造が難しくなるし、電荷容量（層１０２が物理的に保持できる電子数）が小さくなりすぎるからである。この実施の形態では、好ましい厚さは２０ｎｍである。
【０１２２】
図１１ａはまた、ＩｎＡｌＳｂ層２０４上に成長した酸化層２０８を有する。この酸化層２０８は上ゲート電極２１０とＩｎＡｌＳｂ層２０４との間の材料不一致を除去するのに必要かもしれない。底ゲート電極２１２も示されている。
【０１２３】
図１１ｂは図１１ａの構造により形成されたヘテロジャンクションについてのポテンシャル輪郭を示す。領域２００内に電子を保持するためにポテンシャルの最小値に依存するのではなく、電子が保持される定義された井戸２１４が存在する。ポテンシャル輪郭が浅すぎないかどうか問題ではなく、電子はヘテロジャンクションの近くの電荷シート内に維持されるであろう。
【０１２４】
図１１ａの構造は、高いキャリア移動度を生ずる上ジャンクションにおけるよりきれいなジャンクションインターフエイスの点から、おそらく図１０ａの構造よりも好ましい。
【０１２５】
当業者に理解されるように、狭バンドギャップ半導体層の近くの広バンドギャップ半導体層内へのドーピングの変化を使用することにより二次元電子シートを提供することもできる。
【０１２６】
図４及び図６の装置は、狭いストリップ又は量子線内のヘテロジャンクションにより与えられた電子シート内の電子を維持するためにソフトな閉じ込め（電界により）に依存している。当業者に容易に理解されるように、量子線を形成するために電子が物理的障壁により制御されるハードな閉じ込めもまた可能である。このような構造は図１２ないし図１６に示されている。
【０１２７】
図１２は第１の可能な構造を示す。ここで、一般的にｎ+材料である基板２５２の上に第２材料又は広バンドギャップ半導体２５０の層が設けられる。広バンドギャップ材料の上に第１材料又は狭バンドギャップ半導体２５４の狭いストリップが設けられる。一般に、これは広バンドギャップ材料上に狭バンドギャップ材料の層を堆積し、そして狭バンドギャップ材料を所望の幅まで食刻することで設けられる。
【０１２８】
狭バンドギャップ・ストリップ２５４及び広バンドギャップ層２５０の両方は絶縁層２５６、この場合は二酸化シリコン、内に覆われる。図１４に示されるように、狭バンドギャップ材料２５４（外形線が示される）のストリップの上に延びたおおよそ５０ｎｍの幅の主要部分２６０を持つ蝶ネクタイ形状を有する第２ゲート電極２５８が設けられる。
【０１２９】
第１電極２６２が基板２５２の下方に設けられる。図１４にはドレイン及びソース電極を形成する第３及び第４ゲート電極２６１、２６３も示される。
【０１３０】
図１２の装置は、ポテンシャルが加えられるべき側部ゲートが無いことを除いて、図４及び図６のそれと同じ方法で動作する。電子／正孔は装置の構造によりストリップ内に維持される。量子ドットは、第１及び第２ゲート電極２６２及び２５４間に与えられるポテンシャルにより電荷キャリアのストリップ内に設けられる。
【０１３１】
図１３は、本発明によるトランジスタの別の構造を示す。ここでは、図１２の装置と同じく、量子線を提供するのにハードな閉じ込めに依存している。
【０１３２】
Ｖ形状溝２７２が中に設けられた基板２７０が提供される。広バンドギャップ半導体２７４又は第２材料の層が、基板の上に設けられて、溝２７２の表面を覆う。当業者には理解されるように、基板２７０内のＶ溝は完全に鋭くなく丸くてもよい。広バンドギャップ材料２７４の層は図１７に示されるようにまた丸いＶを有する。
【０１３３】
図１７は図１３の溝２７２の拡大図を示す。ここでは内に設けられた溝２７２と共に基板３５０が示されている。溝は丸いＶ部分を有する。第２材料の層３５２が基板３５０上に堆積されている。Ｖの端部分における第２材料の格子平面は＜１１１＞であり、これに対して溝２７２の外の表面領域においては＜００１＞平面である。第１材料は堆積中に＜００１＞平面上でより早く成長する。従って、溝２７２の底に集中された第１材料３５４の薄い被膜を設けることができる。そして溝は絶縁体３５６により充填される。いくつかの線が互いに垂直方向の上に設けられるように、工程が繰り返される。
【０１３４】
狭バンドギャップ半導体２７６、又は第１材料の領域が、広バンドギャップ半導体２７４の層上に堆積される。広バンドギャップ半導体内の格子平面の整列に起因して、狭バンドギャップ半導体はＶ溝内に差別的に堆積して領域２７６を形成する。狭バンドギャップ半導体の薄い層は溝の側部にも存在するが、材料は溝のＶの部分に集中するであろう。
【０１３５】
溝を充填しそして広バンドギャップ材料の層を覆う絶縁体２７８の層が設けられる。狭バンドギャップ半導体は差別的に溝のＶの部分に堆積するが、狭バンドギャップ半導体の薄い層は溝の側部に存在して、したがって、広バンドギャップ半導体３５２及び絶縁体２７８の間にサンドイッチされる。絶縁層の上には、第２ゲート電極２８０が設けられる。第１の実施の形態と同じく、第１ゲート電極２８２が基板２７０の下に設けられている。
【０１３６】
図１３の構造が図１４中の平面図にも示されている。ここでは、溝（外形線が示される）従って第１材料の領域の上に横たわる主要部分２６０を持つ蝶ネクタイ構造を有する第２電極２８０が示される。
【０１３７】
図１３の装置は図１２の装置と同じ方法で動作する。
【０１３８】
図１５は本発明によるトランジスタを与えるためのさらに別の構造を示す。この構造においては、本質的に広いバンドギャップ半導体２９０のウエハが提供される。このウエハは、格子上の原子が整列した平面に対してある角度（おそらく実質的に６°まで）で切断される。これは図に示すような段の付いた表面を提供する。
【０１３９】
狭バンド半導体又は第１材料の層が、広バンドギャップ材料２９０上に堆積される。広バンドギャップ材料２９０の段付き構造により、狭バンドギャップ材料が段２９２の基礎領域に差別的に堆積され、そして狭バンドギャップ半導体２９４の領域が与えられる。狭バンドギャップ半導体は広バンドギャップ半導体を覆うが、しかし領域２９４は差別的な堆積によりより大きな厚さを有する。
【０１４０】
狭バンドギャップ半導体を覆う絶縁体２９６の層が設けられて、そして第２電極２９８が絶縁体の上に設けられる。また、第１電極３００が構造の下に設けられる。
【０１４１】
図１５の装置は、図１２及び図１３に関して説明された装置と同様な方法で機能する。
【０１４２】
図１６は、電子のハードな閉じ込めに依存するトランジスタを製造するためのさらに別の構造を示す。基板３０２は逆メサストリップ３０４を有するように食刻されて、多数の隆起３０６を提供する。食刻により隆起３０６の端部分に鋭角領域３０８が設けられるようにする。
【０１４３】
格子構造は、さらに層が隆起上に堆積される時、堆積プロセスは鋭角領域３０８よりも側壁上の方がずっと早いようになっている。広バンドギャップ材料が隆起３０６上に堆積されて層３１０を形成する。狭バンドギャップ材料３１２の層が広バンドギャップ材料３１０上に堆積される。狭バンドギャップ材料が堆積される時、異なる堆積速度を利用して狭バンドギャップ材料の領域が主として隆起３０６の最上部領域のみに存在するようにする。構造はその後に絶縁層３２４に覆われる。絶縁体は逆メサを完全に充填してよい。
【０１４４】
ゲート電極は図１２、１３、１５と同じ方法で設けられて、そして装置は同様の方法で動作する。
【図面の簡単な説明】
【図１】 従来技術による単一電子トランジスタを示す図。
【図２】 図１のトランジスタのヘテロジャンクションに近い２次元平面を通してのポテンシャル・エネルギーの輪郭を示す図。
【図２ａ】 図２のポテンシャル・フイールドの図に対するエネルギー・レベルを示す図。
【図３】 Ｔ＝０Ｋにおける単一電子トランジスタ中の理想的な電流を示す図。
【図４】 本発明の単純化された実施の形態を示す図。
【図５】 ｎタイプ装置の図４のトランジスタのヘテロジャンクション・インターフエイス近くの２次元平面に対するポテンシャル・エネルギーの輪郭を示す図。
【図６】 本発明によるトランジスタの平面図。
【図７】 図６中の線ＡＡに沿った断面図。
【図８】 本発明によるｎタイプ装置のエネルギー・レベル図。
【図９】 本発明によるｎタイプ装置のエネルギー・レベル図。
【図１０ａ】 第１材料（狭バンドギャップ半導体）の層と第２材料（広バンドギャップ半導体）の層とから形成されたヘテロジャンクションを示す図。
【図１０ｂ】 図１０ａに示すジャンクションを横断するポテンシャル分布を示す図。
【図１１ａ】 第２材料（広バンドギャップ半導体）の２つの層間の第１材料（狭バンドギャップ半導体）の層から形成されたヘテロジャンクションを表す図。
【図１１ｂ】 図１１ａに示されるジャクションを横断するポテンシャル分布を示す図。
【図１２】 トランジスタを製造するための代替的な構造の断面図。
【図１３】 トランジスタを製造するための別の代替的な構造の断面図。
【図１４】 図１２及び図１３の構造の平面図。
【図１５】 トランジスタを製造するための異なる可能な構造を示す図。
【図１６】 トランジスタを製造するためのさらに別の構造を示す図。
【図１７】 図３の詳細をさらに示す図。

Claims (20)

  1. ０．５ｅＶ以下のバンドギャップを有する半導体材料である第１材料の層と、この第１材料の層と共にヘテロジャンクションを形成し、そのバンドギャップが前記第１材料のバンドギャップよりも大きい第２材料の層と、
    前記ヘテロジャンクション上の第１材料又は第２材料の側部に沿って同一面内に形成された２つの側部ゲートと、これらの第２ゲート電極が形成され、
    前記ヘテロジャンクションの第１の側に設けられた第１ゲート電極と、前記第１の側の反対側である前記ヘテロジャンクションの第２の側に設けられ側部ゲートの２つの領域の間の前記同一面内に形成された第２ゲート電極と、
    前記第１材料の層に平行に延在する面に沿って、前記ヘテロジャンクションの第１の端、第２の端に、それぞれ設けられたソース電極及びドレイン電極とを含み、
    前記第１ゲート電極と前記第２ゲート電極との間に電圧を印加することで、前記第１材料の層内の一点の価電子帯の上領域が前記第１材料の層内の別の点の伝導帯の底領域よりも高く強制されることができるように、前記第１材料の層の価電子帯と伝導帯が十分に類似したエネルギー・レベルを有している、電界効果型単一電子トランジスタ。
  2. 前記ヘテロジャンクションが、前記第２材料の単一層と、これに隣接する前記第１材料の単一層との間に形成されている、請求項１に記載のトランジスタ。
  3. 前記ヘテロジャンクションが、前記第２材料の２つの層と、これらの間に設けられた前記第１材料の単一層との間に形成されている、請求項１に記載のトランジスタ。
  4. 前記第１材料の層が、ＩｎＳｂ、ＣｄxＨｇ1-xＴｅの材料のうちの１つである、請求項１乃至３のうちいずれか一項に記載のトランジスタ。
  5. 前記第２材料が、ＩｎＡｌＳｂ、ＣｄxＨｇ1-xＴｅ、ＣｄＴｅの材料のうちの１つである請求項１乃至４のうちいずれか一項に記載のトランジスタ。
  6. 前記第２ゲート電極が、少なくとも１つの絶縁体の層により、ヘテロジャンクションを形成している材料から絶縁されている、請求項１乃至５のうちいずれか一項に記載のトランジスタ。
  7. １又は２以上の前記側部ゲートが前記ヘテロジャンクション上に設けられている、請求項１乃至６のうちいずれか一項に記載のトランジスタ。
  8. 前記側部ゲートが、ヘテロジャンクション上の第１材料又は第２材料の１つの側部に沿って延長された領域を含んでいる、請求項７に記載のトランジスタ。
  9. ２つの前記側部ゲートが前記ヘテロジャンクション上に設けられている、請求項１乃至８のうちいずれか一項に記載のトランジスタ。
  10. 前記２つの側部ゲートが同一面内にあり、これらの側部ゲートの２つの領域の間の当該面内にギャップが存在する、請求項９に記載のトランジスタ。
  11. 第２ゲート電極が前記側部ゲートの上に絶縁されて設けられている、請求項７乃至１０のうちいずれか一項に記載のトランジスタ。
  12. 第２ゲート電極が側部ゲート間のギャップ上に延びた主要部分を含んでいる、請求項１乃至１１のうちいずれか一項に記載のトランジスタ。
  13. ヘテロジャンクションが第１材料のストリップと第２材料の層との間に設けられている、請求項１に記載のトランジスタ。
  14. 第２ゲート電極が、第１材料のストリップ上に横たわって設けられている、請求項１３に記載のトランジスタ。
  15. Ｖ形状の切込み、すなわち溝を含んでいる基板を有する、請求項１に記載のトランジスタ。
  16. 第２材料の層が前記溝を内張りするよう設けられている、請求項１５に記載のトランジスタ。
  17. 内張りされた溝の切込みのＶ部に第１材料の領域が設けられた、請求項１６に記載のトランジスタ。
  18. 非平面の表面を持った第２材料の層を有しその上に量子線が製造されている、請求項１に記載のトランジスタ。
  19. 結晶格子の平坦面から離れた軸で切断された段付きの表面を有する基板を含む、請求項１８に記載のトランジスタ。
  20. 複数の隆起（ridge）を有する基板と、少なくとも１つの隆起成長された量子線を含んでいる、請求項１に記載のトランジスタ。
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