JP3683292B2 - マイクロエレクトロニック回路構造 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、マイクロエレクトロニック回路構造及びその製造方法に関する。
【０００２】
【従来の技術】
マイクロエレクトロニックデバイスおよび回路は半導体テクノロジーにおいてはラテラル方向に絶縁構造及び／又は電位障壁によって規定される。これらのデバイス及び回路の小形化の可能性は、従って絶縁構造及び電位障壁を作るために使用される構造化方法の達成可能な微細度に関係している。
【０００３】
このことはＭＯＳＦＥＴ又はＭＯＤＦＥＴのような通常のデバイスやナノエレクトロニクスの新規のデバイス概念にも当てはまる。ナノエレクトロニクスのデバイスにおいては１０ｎｍのサイズでは量子メカニズム効果が利用される（例えば、刊行物「スペクトゥルム、デル、ヴィッセンシャフト（Ｓｐｅｋｔｒｕｍ ｄｅｒ Ｗｉｓｓｅｎｓｃｈａｆｔ）」（１９９２年８月、第６２頁〜第６７頁）に掲載されたＫ．Ｋ．リクハレフ（Likharev) 他著の論文及び刊行物「スペクトゥルム、デル、ヴィッセンシャフト（Ｓｐｅｋｔｒｕｍ ｄｅｒ Ｗｉｓｓｅｎｓｃｈａｆｔ）」（１９９１年１月、第７６頁〜第８６頁）に掲載されたＥ．コルコラン（Ｃｏｒｃｏｒａｎ）著の論文参照）。ラテラル構造によって半導体基板内には導電性境界面チャネル又は量子井戸チャネルが作られ、これらのチャネル内に二次元の電子又は正孔ガスが形成される。これらの二次元の電子又は正孔ガスは垂直方向に量子化される。サイズをより一層小さくすると、ラテラルの量子化が現れ、これによって量子ワイヤ構造又は量子ドット構造が生成される。ナノエレクトロニクスにおいてはさらに隣接する構造間に配設された薄いラテラル電位障壁を通る量子メカニカルトンネルが利用される。
【０００４】
半導体のラテラル構造化のために、リソグラフィー法を適当な構造転位法と結び付けて使用することが知られている。主要な構造転位法は層堆積法、エッチング法及びドーピング法である。０．１μｍ以下のラテラルサイズを持つ構造を作るためには、特に、Ｘ線ビームリソグラフィー、電子ビームリソグラフィー及びイオンビームリソグラフィーが使用される。電子ビームリソグラフィーを用いると、３０ｎｍまでの構造を作ることができる。より一層小さい構造を作るためにＳｃａｎｎｉｎｇ−Ｔｕｎｎｅｌｉｎｇ−Ｍｉｋｒｏｓｋｏｐｅ（走査トンネル顕微鏡）又はＡｔｏｍｉｃ−Ｆｏｒｃｅ−Ｍｉｋｒｏｓｋｏｐｅ（原子力顕微鏡）を使用したリソグラフィー、堆積法及び表面変形法の適性が調査の対象となる（例えば、刊行物「ジャーナル、オブ、ヴァキューム、サイエンス、テクノロジー（Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎ．）」（１９８６年、Ｂ４（１）、第８６頁〜第８８頁）に掲載されたＭ．Ａ．マッコード（ＭｃＣｏｒｄ）等の論文、及び、刊行物「フィジカル、レビュー、レターズ（Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．）」（１９８６年、第５６巻、第９３０頁以下に掲載されたＧ．ビニヒ（Ｂｉｎｎｉｇ）他の論文参照）。
【０００５】
使用されるリソグラフィーの分解能の他に、半導体内にドーピングによって作られる領域の構造微細度は、半導体内の注入領域が必要な活性化を行う際にアニールにより互いに動くことによって制限される。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、１０ｎｍの範囲の構造微細度を持って製造可能であるマイクロエレクトロニック回路構造及びその製造方法を提供することにある。
【０００７】
上述の課題を解決するため、本発明によるマイクロエレクトロニック回路構造においては、少なくとも１つの半導体層と、半導体層に隣接して配置された少なくとも１つの誘電体層と、誘電体層内において半導体層との境界面の近くに配置され半導体層内に局部的な半導体表面電位の移動を生じさせる電荷分布とを備え、電荷分布は、第１導電型（ｐ又はｎ）の電荷キャリヤを有する第１領域と、第１領域に隣接して異なる側にそれぞれ配置され第１導電型と反対の導電型（ｎ又はｐ）の電荷キャリヤを有する第２領域及び第３領域とを含み、第１領域による局部的な半導体表面電位の移動が一導電型のチャネル（電子又は正孔）を生じさせ、第２領域及び第３領域により反対導電型のチャネル（正孔又は電子）を生じさせる。
【０００８】
さらに本発明によるマイクロエレクトロニック回路構造の製造方法においては、半導体層の表面上へ誘電体層が設けられ、この誘電体層内には前記半導体層との境界面の近くに、半導体層内に局部的な半導体表面電位の移動を生じさせる電荷分布が作られ、電荷分布は、第１導電型（ｐ又はｎ）の電荷キャリヤを有する第１領域と、第１領域に隣接して異なる側にそれぞれ配置され第１導電型と反対の導電型（ｎ又はｐ）の電荷キャリヤを有する第２領域及び第３領域とを含み、第１領域による局部的な半導体表面電位の移動が一導電型のチャネル（電子又は正孔）を生じさせ、第２領域及び第３領域により反対導電型のチャネル（正孔又は電子）を生じさせるようにする。
【０００９】
本発明によるマイクロエレクトロニック回路構造の他の構成は請求項２乃至１５に記載され、また本発明によるマイクロエレクトロニック回路構造の製造方法の他の構成は請求項１７以降に記載されている。
【００１０】
本発明による回路構造は互いに連接して配置された少なくとも少なくとも１つの半導体層と誘電体層とを含んでいる。誘電体層は、半導体層との境界面の近くに、半導体層内に局部的な半導体表面電位の移動を生ぜしめる電荷分布を有している。この電荷分布は例えば誘電体層内の固定の正及び／又は負電荷によって作られる。半導体層内に局部的な半導体表面電位の移動を電荷分布の電界によって生ぜしめられる領域の形状及び広がりは、誘電体層内の電荷分布によって予め与えられる。このようにして、半導体層の表面に、二次元の境界面チャネル及び／又は局部的電位障壁を作ることができる。本発明によるマイクロエレクトロニック回路構造においては、半導体層内の電位分布は誘電体層内の電荷分布によって調整される。これに対して、従来のデバイスの半導体層内の電位は半導体層自身内の電荷分布、ドーピングによって調整される。
【００１１】
誘電体層の表面上にゲート電極を配置し、このゲート電極を介して半導体層内の局部的な半導体表面電位の移動を制御可能にすることもできる。
【００１２】
半導体層の表面において電荷分布により生ぜしめられる境界面チャネル又は電位障壁のラテラル構造は、誘電体層のサイズと、電荷分布を形成する電荷の位置、広がり及び大きさとに依存する。さらに、この構造はゲート電極の存在とゲート電極に印加された電圧とに影響される。最後に、この構造は半導体層のドーピング、基板バイアス及び材料構造に依存する。
【００１３】
本発明によるマイクロエレクトロニック回路構造は通常のデバイス、例えばＭＯＳＦＥＴとして、並びに、ナノエレクトロニクスの意味のデバイスとして形成することができる。特に、本発明による回路構造は量子井戸チャネル構造に適用することができる。
【００１４】
導体路を介して相互に接続された複数の回路素子から構成される大形の回路構造を本発明による回路構造として形成することは特に有利である。この場合、個々の回路素子を接続する導体路は同様に誘電体層内の電荷分布の対応する延びによって作られる。
【００１５】
本発明による回路構造の半導体層は特に単結晶シリコン又はＩＩＩ−Ｖ族半導体から構成される。この半導体層はその場合半導体基板の一部分であってもよい。半導体層としてＳＯＩ基板のシリコン層を使用することは特に有利である。この場合、隣接する回路構造は互いに簡単に絶縁することができる。
【００１６】
誘電体層内の電荷分布は本発明によれば誘電体層内に局部的に配置された電荷によって作られる。電荷として例えばカリウム、セシウム及びルビジウムのような例えば正に荷電した金属イオンが適する。さらに、境界面に存在する電荷キャリヤトラップを電荷キャリヤ注入によって荷電することが可能である。トラップとして、例えばＳｉＯ2 内に注入されたタングステンイオンが適し、このタングステンイオンは局部的に限定されて電子を与えられる。さらに、誘電体層を３つの層から構成し、その場合中央層が両外側層より電荷キャリヤに対する大きい捕獲断面積を有することは本発明の枠内である。両外側層は中央層からの電荷キャリヤ流出に対する電位障壁を形成する。半導体層に隣接する外側層の厚みは、中央層内に捕獲された電荷キャリヤの電荷分布が半導体層内に局部的な半導体表面電位の移動を生ぜしめるように調整される。両外側層は例えばＳｉＯ2 から形成され、一方中央層はＳｉ3 Ｎ4 又はＡｌ2 Ｏ3 から形成される。
【００１７】
さらに、誘電体層が強誘電性層を含むことは本発明の枠内である。この強誘電性層の局部的分極によって強誘電性層の縁部に分極電荷が集結する。これが電界を生ぜしめ、この電界が半導体層内の局部的な半導体表面電位の移動となる。
【００１８】
マイクロエレクトロニック回路構造を作るために、電荷キャリヤを局部的電界によって誘電体層内へ打ち込むことは本発明の枠内である。１００ｎｍ以下のサイズを持つ回路構造を作るために、金属尖端を電荷キャリヤを打ち込むべき個所における誘電体層の表面へ向け、金属尖端と半導体層との間に電圧を印加することによって、電界を作ることは有利である。最も微細な構造を作るために、金属尖端としては特に原子力顕微鏡又は走査トンネル顕微鏡の尖端が適する。この尖端は１０ｎｍの範囲のラテラルサイズを持つ１０6 Ｖ／ｃｍ以上の電界を作ることができる。圧電マニピュレータによってその尖端はナノメータの精度で位置決めすることができる。
【００１９】
電荷キャリヤを回路構造が駆動されるべき温度よりも高い温度で打ち込むことは有利である。これによって、打ち込むべき電荷キャリヤの可動性が高まり、打ち込みのために僅かな電界が必要となるだけである。誘電体層が強誘電性層を含む場合、その強誘電性層の局部的分極化を同様に特に原子力顕微鏡又は走査トンネル顕微鏡の金属尖端によって実施することは本発明の枠内である。
【００２０】
【実施例】
次に本発明の実施例を図面に基づいて詳細に説明する。
【００２１】
図１において、例えば単結晶シリコンから成る半導体層１１の表面に例えばＳｉＯ2 から成る誘電体層１２が配置されている。この誘電体層１２上には例えばドープされたポリシリコンから成るゲート電極１３が配置されている。半導体層１１は例えばｐドープされている。誘電体層は例えば１０ｎｍの厚みを有している。誘電体層１２内には正電荷キャリヤ１４が半導体層１１との境界面の近くに配置されている。この正電荷キャリヤ１４は半導体層１１との境界面から例えば２ｎｍの距離に配置されている。正電荷キャリヤ１４の分布は半導体層１１との境界面に対して平行に例えば１０ｎｍの幅を有している。正電荷キャリヤ１４の分布内では例えば１０μＣ／ｃｍ2 の密度が得られる。正電荷キャリヤ１４の分布の電界は半導体層の隣接する表面内に表面電位の移動を生ぜしめる。これによって正電荷キャリヤ１４の分布に隣接して半導体層１１内に局部的電子チャネル１５が形成される。図２には図１に示されている回路構造の電位曲線が示されている。Ｌは伝導帯、Ｆはフェルミ準位、Ｖは価電子帯を表す。
【００２２】
図３において、例えばｐドープされた単結晶シリコンから構成された半導体層２１の表面に例えばＳｉＯ2 から成る誘電体層２２が配置されている。この誘電体層２２の表面には例えばドープされたポリシリコンから成るゲート電極２３が配置されている。誘電体層２２内には負電荷キャリヤ２４が配置されている。この負電荷キャリヤ２４は半導体層２１との境界面の近くに配置されている。負電荷キャリヤ２４の分布は半導体層２１の表面に対して垂直に例えば２ｎｍの広がりを有している。半導体層２１の表面に対して平行に負電荷キャリヤ２４の分布は約１０ｎｍの広がりを有している。負電荷キャリヤの密度は例えば１０μＣ／ｃｍ2 の大きさである。負電荷キャリヤ２４の分布の電界は半導体層２１の表面内に表面半導体電位の移動を生ぜしめる。この表面半導体電位の移動は半導体層内に空乏層領域を形成する。
【００２３】
図４には図３に示された回路構造の伝導帯Ｌ、フェルミ準位Ｆ及び価電子帯Ｖが示されている。
【００２４】
図５において、例えばｐドープされた単結晶シリコンから成る半導体層３１の表面に例えばＳｉＯ2 から成る誘電体層３２が配置されている。この誘電体層３２は例えば１０ｎｍの厚みを有している。誘電体層３２の表面には例えばドープされたポリシリコンから成るゲート電極３３が配置されている。誘電体層３２内には第１領域３４に正電荷キャリヤが配置され、第２領域３５に負電荷キャリヤが配置されている。負電荷キャリヤ及び正電荷キャリヤは半導体層３１の表面から例えば２ｎｍの距離だけ離れてそれぞれ配置されている。半導体層３１の表面に対して平行に第１領域３４は例えば１０ｎｍの幅を有している。第２領域３５は相対する側で第１領域３４に接している。第１領域３４では電荷キャリヤ密度は１０μＣ／ｃｍ2 、第２領域３５でも同様に電荷キャリヤ密度は１０μＣ／ｃｍ2 である。負電荷キャリヤ及び正電荷キャリヤの電界は半導体層３１内に第１領域３４に隣接する電子チャネル３６を形成する。この電子チャネル３６の側方には正電荷キャリヤ及び負電荷キャリヤの電界が正孔チャネル３７を形成する。電子チャネル３６は同時に正孔に対する電位障壁を形成する。
【００２５】
図６には図５に示された回路構造の伝導帯Ｌ、フェルミ準位Ｆ及び価電子帯Ｖが示されている。
【００２６】
半導体層内の半導体表面電位の移動をゲート電極の使用によって制御することが必要とされないような適用例では、図１、図３及び図５に基づいて説明した回路構造におけるゲート電極は省略することができる。
【００２７】
図１乃至図６に基づいて説明した実施例において電荷キャリヤの符号を反転させることによって、電子チャネルから正孔チャネルへ、そして電子障壁から正孔障壁へ反転させることができる。
【００２８】
本発明による回路構造を製造するために、図７に示すように例えば単結晶シリコンから成る半導体層４１上に例えばＳｉＯ2 から成る誘電体層４２が設けられる。この誘電体層４２は例えば１０ｎｍの厚みを有している。誘電体層４２の表面上には金属イオンを含む物質４３が設けられる。金属イオンとしては例えばカリウム、ルビジウム又はセシウムが使用される。上記物質としては例えばアルカリ塩（例えばハロゲン化物）が適する。
【００２９】
物質４３によって覆われた誘電体層４２の表面上へ図８に示すように原子力顕微鏡又は走査トンネル顕微鏡の尖端４４が向けられる。この尖端４４は正電圧に接続される。半導体層４１はアース電位に接続される。尖端４４は誘電体層４２の表面に対して約０〜１０ｎｍの距離にもたらされる。尖端４４に１〜５０ボルトの正電圧を印加することによって電界４５が作られ、この電界４５が誘電体層４２と半導体層４１との境界面の方向へ金属イオンのイオンドリフトを生ぜしめる。イオンドリフトは高温度、例えば４００ケルビンで行われるのがよい。室温以上の数１００ケルビンではカリウム、ルビジウム及びセシウムは数桁に高い移動度を示す。室温ではＳｉＯ2 内のこの金属イオンはもはや移動しない。電界４５は半導体層４１との境界面の近傍に正金属イオン４６を集結させる。正金属イオン４６の集結は例えば１０13ｃｍ-2の面密度を有する。誘電体層４２の表面に残留した物質４３は図９に示すように除去される。正金属イオン４６の分布は室温ではもはや変化しない。というのは、ここでは金属イオンの移動度は著しく減少するからである。
【００３０】
又物質４３はドーピング金属を局部的に堆積させることによって、又は誘電体層の表面内へリソグラフィーを用いたりまたは用いずにイオン注入することによって作ることもできる。
【００３１】
回路構造を製作するために、必要な場合には、誘電体層４２の表面上へゲート電極が設けられる。
【００３２】
図１０に示すように、相補形回路構造を製造するために、半導体層５１上へ誘電体層５２が設けられ、この誘電体層５２は半導体層５１との境界面のところに正に充電された電荷キャリヤを備えた層５３を有している。半導体層５１は例えばｐドープされた単結晶シリコンから構成されている。誘電体層５２は例えばＳｉＯ2 から構成され、例えば１０ｎｍの厚みを有している。正電荷キャリヤをドープされた層５３は例えば正に充電されたイオンを用いて全面をイオン注入されるか又は金属イオンを用いて全面を被覆され、次に電界内で全面に亘って打ち込まれることにより作られる。
【００３３】
図１１に示すように誘電体層５２の表面上へ原子力顕微鏡又は走査トンネル顕微鏡の尖端５４が向けられる。この尖端５４は例えば１〜５０ボルトの正電圧に接続される。半導体層５１はアース電位に接続される。これによって電界５５が形成され、この電界内で層５３から誘電体層５２の表面へ向けて正電荷キャリヤのイオンドリフトが行われる。正電荷キャリヤはこのようにして半導体層５１との境界面から除去される。誘電体層５２をドリフトした正電荷キャリヤを例えばエッチング又は溶剤によって除去した後、誘電体層５２内には半導体層５１との境界面のところで尖端５４によって生ぜしめられた電界の外側にのみ正電荷キャリヤがまだ存在する。
【００３４】
図１３に示すように、例えば単結晶シリコンから成る半導体層６１の表面上へ誘電体層６２が設けられる。この誘電体層６２は例えばＳｉＯ2 から成る第１層６２１から構成されている。この第１層６２１上には例えばＳｉ3 Ｎ4 又はＡｌ2 Ｏ3 から成る第２層６２２が配置されている。この第２層６２２の表面には例えばＳｉＯ2 から成る第３層６２３が配置されている。誘電体層６２は全体で約１０ｎｍの厚みを有している。その内、例えば３ｎｍは第１層６２１であり、３ｎｍは第２層６２２であり、そして４ｎｍは第３層６２３である。第１層６２１と第２層６２２との間の境界面には例えば１０14〜５×１０15ｃｍ-2のドーピング濃度でタングステンを用いたドーピングによって電荷キャリヤトラップが配設されている。
【００３５】
図１４に示すように、誘電体層６２の表面上へ正電圧に接続された原子力顕微鏡又は走査トンネル顕微鏡の尖端６４が向けられる。半導体層６１はアース電位に接続される。これによって電界６５が形成され、この電界内で第１層６２１と第２層６２２との間の境界面におけるトラップが尖端６４からの電界放出によって電子を与えられる。これによって図１５に示すように、負電荷キャリヤを持った領域６６が第１層６２１と第２層６２２との間の境界面に形成される。負電荷キャリヤはトラップによって誘電体層６２内に局部的に強く限定される。この実施例における誘電体層６２の構成は不揮発性メモリで使用される誘電体層と比較可能である。局限化された負電荷キャリヤの領域６６が半導体層６１の表面に対して平行に延びる空間的広がりはこのようにして１０ｎｍの範囲に調整することができる。この範囲では数μＣ／ｃｍ2 まで、例えば２μＣ／ｃｍ2 の電荷密度が得られる。
【００３６】
Ｓｉ3 Ｎ4 及びＡｌ2 Ｏ3 は１０19ｃｍ-2の値までの大きさの高い体積及び境界面トラップ密度を有するので、長時間の信頼性を必要としない用途に対してはタングステンドーピングは不要である。しかしながら、タングステンドーピングによって回路構造は非常に信頼性が高まる。というのは、これによって数１００年という電荷キャリヤの保持時間が得られるからである。トラップが半導体層６１内へ直接のトンネル作用によって放電するのを抑制するために、第１層６２１は充分に厚くするべきである。
【００３７】
図１３乃至図１５に基づいて説明した方法と同様に、正孔を与えられたトラップは、例えばＳｉＯ2 から成る誘電体層内に、半導体層から正孔又は電子を局部的電界放出注入（ファウラ−ノルトハイム−トンネル）することによって作ることができる。
【００３８】
図１６に示すように、例えば単結晶シリコンから成る半導体層７１上へ例えば２ｎｍの厚みのＳｉＯ2 層７２が設けられる。このＳｉＯ2 層７２上へ無極性の強誘電性層７３が設けられる。この強誘電性層７３は例えばＢａＴｉＯ3 、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 又は（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 から作られる。強誘電性層７３は例えば８ｎｍの厚みを有している。
【００３９】
図１７に示すように、強誘電性層７３の表面上へ原子力又は走査トンネル顕微鏡の尖端７４が向けられる。この尖端７４の使用によって強誘電性層７３の局部的分極が行われる。これによって強誘電性層７３の領域７５内では分極電荷が分離される。分極電界の方向に制限されて負の電荷がＳｉＯ2 層７２との境界面の近くに集結し、一方正の分極電荷は強誘電体層７３の表面へ動かされる。
【００４０】
尖端７４を遠ざけた後、領域７５には永久分極が得られる。ＳｉＯ2 層７２との境界面に配置された負分極電荷は半導体層７１の表面内に局部的表面電位の移動を生ぜしめる。回路構造を得るために、強誘電性層７３の表面にゲート電極を設けることができる。分極によって数１０μＣ／ｃｍ2 の電荷蓄積密度が得られる。
【００４１】
強誘電性層７３のための強誘電性材料を選定する際、その強誘電性材料が充分に高い分極、電界保持力、キューリー温度、僅かな緩和及び漏れ電流を有するかどうかを考慮しなければならない。
【００４２】
実施例では１０ｎｍのサイズの構造について説明した。しかしながら、本発明による回路構造及び上述した製造方法は例えばマイクロメータのサイズを持つ大形の構造に対しても使用することができる。
【００４３】
誘電体層内に電荷分布を作ることは、鋭く限定された電子ビーム又はイオンビームによって、及び、電子ビーム、イオンビーム又は光子ビームを使用したリソグラフィー法又は堆積法によっても同様に実施することができる。
【００４４】
回路構造は他の半導体と絶縁体との組合わせに対して、ヘテロ構造−量子井戸チャネルに対して、又はゲート電極を持たない構造に対しても同様に使用可能である。
【図面の簡単な説明】
【図１】誘電体層と半導体層とを備え、半導体層内に局部的電子チャネルが作られるように誘電体層内に電荷が配置された回路構造の断面図である。
【図２】図１に示された回路構造の電位曲線の線図である。
【図３】誘電体層と半導体層とを備え、誘電体層内に配置された電荷によって半導体層内に空乏層領域が作られる回路構造の断面図である。
【図４】図３に示された回路構造の電位曲線の線図である。
【図５】誘電体層と半導体層とを備え、誘電体層内に局部的に限定された負及び正電荷が半導体層内に電子チャネル又は正孔障壁を作る回路構造の断面図である。
【図６】誘電体層内へ正電荷分布を作る図５に示された回路構造の電位曲線の線図である。
【図７】誘電体層と半導体層とを備え、誘電体層内に金属イオンの集結部を作る方法の説明図である。
【図８】誘電体層と半導体層とを備え、誘電体層内に金属イオンの集結部を作る方法の説明図である。
【図９】誘電体層と半導体層とを備え、誘電体層内に金属イオンの集結部を作る方法の説明図である。
【図１０】誘電体層内に不均一の電荷分布を作る方法の説明図である。
【図１１】誘電体層内に不均一の電荷分布を作る方法の説明図である。
【図１２】誘電体層内に不均一の電荷分布を作る方法の説明図である。
【図１３】３つの層から構成された誘電体層内のトラップの負荷電についての説明図である。
【図１４】３つの層から構成された誘電体層内のトラップの負荷電についての説明図である。
【図１５】３つの層から構成された誘電体層内のトラップの負荷電についての説明図である。
【図１６】誘電体層内に電荷分布を作るための強誘電性層の分極についての説明図である。
【図１７】誘電体層内に電荷分布を作るための強誘電性層の分極についての説明図である。
【図１８】誘電体層内に電荷分布を作るための強誘電性層の分極についての説明図である。
【符号の説明】
１１ 半導体層
１２ 誘電体層
１３ ゲート電極
１４ 正電荷キャリヤ
１５ 電子チャネル
２１ 半導体層
２２ 誘電体層
２３ ゲート電極
２４ 負電荷キャリヤ
２５ 空乏層領域
３１ 半導体層
３２ 誘電体層
３３ ゲート電極
３４ 第１領域
３５ 第２領域
３６ 電子チャネル
３７ 正孔チャネル
４１ 半導体層
４２ 誘電体層
４３ 金属イオンを含む物質
４４ 原子力顕微鏡又は走査トンネル顕微鏡の尖端
４５ 電界
４６ 金属イオン
５１ 半導体層
５２ 誘電体層
５３ 電荷キャリヤ
５４ 原子力顕微鏡又は走査トンネル顕微鏡の尖端
５５ 電界
６１ 半導体層
６２ 誘電体層
６２１ 第１層
６２２ 第２層
６２３ 第３層
６４ 原子力顕微鏡又は走査トンネル顕微鏡の尖端
６５ 電界
６６ 領域
７１ 半導体層
７２ ＳｉＯ2 層
７３ 強誘電性層
７４ 原子力顕微鏡又は走査トンネル顕微鏡の尖端
７５ 領域
【産業上の利用分野】
本発明は、マイクロエレクトロニック回路構造及びその製造方法に関する。
【０００２】
【従来の技術】
マイクロエレクトロニックデバイスおよび回路は半導体テクノロジーにおいてはラテラル方向に絶縁構造及び／又は電位障壁によって規定される。これらのデバイス及び回路の小形化の可能性は、従って絶縁構造及び電位障壁を作るために使用される構造化方法の達成可能な微細度に関係している。
【０００３】
このことはＭＯＳＦＥＴ又はＭＯＤＦＥＴのような通常のデバイスやナノエレクトロニクスの新規のデバイス概念にも当てはまる。ナノエレクトロニクスのデバイスにおいては１０ｎｍのサイズでは量子メカニズム効果が利用される（例えば、刊行物「スペクトゥルム、デル、ヴィッセンシャフト（Ｓｐｅｋｔｒｕｍ ｄｅｒ Ｗｉｓｓｅｎｓｃｈａｆｔ）」（１９９２年８月、第６２頁〜第６７頁）に掲載されたＫ．Ｋ．リクハレフ（Likharev) 他著の論文及び刊行物「スペクトゥルム、デル、ヴィッセンシャフト（Ｓｐｅｋｔｒｕｍ ｄｅｒ Ｗｉｓｓｅｎｓｃｈａｆｔ）」（１９９１年１月、第７６頁〜第８６頁）に掲載されたＥ．コルコラン（Ｃｏｒｃｏｒａｎ）著の論文参照）。ラテラル構造によって半導体基板内には導電性境界面チャネル又は量子井戸チャネルが作られ、これらのチャネル内に二次元の電子又は正孔ガスが形成される。これらの二次元の電子又は正孔ガスは垂直方向に量子化される。サイズをより一層小さくすると、ラテラルの量子化が現れ、これによって量子ワイヤ構造又は量子ドット構造が生成される。ナノエレクトロニクスにおいてはさらに隣接する構造間に配設された薄いラテラル電位障壁を通る量子メカニカルトンネルが利用される。
【０００４】
半導体のラテラル構造化のために、リソグラフィー法を適当な構造転位法と結び付けて使用することが知られている。主要な構造転位法は層堆積法、エッチング法及びドーピング法である。０．１μｍ以下のラテラルサイズを持つ構造を作るためには、特に、Ｘ線ビームリソグラフィー、電子ビームリソグラフィー及びイオンビームリソグラフィーが使用される。電子ビームリソグラフィーを用いると、３０ｎｍまでの構造を作ることができる。より一層小さい構造を作るためにＳｃａｎｎｉｎｇ−Ｔｕｎｎｅｌｉｎｇ−Ｍｉｋｒｏｓｋｏｐｅ（走査トンネル顕微鏡）又はＡｔｏｍｉｃ−Ｆｏｒｃｅ−Ｍｉｋｒｏｓｋｏｐｅ（原子力顕微鏡）を使用したリソグラフィー、堆積法及び表面変形法の適性が調査の対象となる（例えば、刊行物「ジャーナル、オブ、ヴァキューム、サイエンス、テクノロジー（Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎ．）」（１９８６年、Ｂ４（１）、第８６頁〜第８８頁）に掲載されたＭ．Ａ．マッコード（ＭｃＣｏｒｄ）等の論文、及び、刊行物「フィジカル、レビュー、レターズ（Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．）」（１９８６年、第５６巻、第９３０頁以下に掲載されたＧ．ビニヒ（Ｂｉｎｎｉｇ）他の論文参照）。
【０００５】
使用されるリソグラフィーの分解能の他に、半導体内にドーピングによって作られる領域の構造微細度は、半導体内の注入領域が必要な活性化を行う際にアニールにより互いに動くことによって制限される。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、１０ｎｍの範囲の構造微細度を持って製造可能であるマイクロエレクトロニック回路構造及びその製造方法を提供することにある。
【０００７】
上述の課題を解決するため、本発明によるマイクロエレクトロニック回路構造においては、少なくとも１つの半導体層と、半導体層に隣接して配置された少なくとも１つの誘電体層と、誘電体層内において半導体層との境界面の近くに配置され半導体層内に局部的な半導体表面電位の移動を生じさせる電荷分布とを備え、電荷分布は、第１導電型（ｐ又はｎ）の電荷キャリヤを有する第１領域と、第１領域に隣接して異なる側にそれぞれ配置され第１導電型と反対の導電型（ｎ又はｐ）の電荷キャリヤを有する第２領域及び第３領域とを含み、第１領域による局部的な半導体表面電位の移動が一導電型のチャネル（電子又は正孔）を生じさせ、第２領域及び第３領域により反対導電型のチャネル（正孔又は電子）を生じさせる。
【０００８】
さらに本発明によるマイクロエレクトロニック回路構造の製造方法においては、半導体層の表面上へ誘電体層が設けられ、この誘電体層内には前記半導体層との境界面の近くに、半導体層内に局部的な半導体表面電位の移動を生じさせる電荷分布が作られ、電荷分布は、第１導電型（ｐ又はｎ）の電荷キャリヤを有する第１領域と、第１領域に隣接して異なる側にそれぞれ配置され第１導電型と反対の導電型（ｎ又はｐ）の電荷キャリヤを有する第２領域及び第３領域とを含み、第１領域による局部的な半導体表面電位の移動が一導電型のチャネル（電子又は正孔）を生じさせ、第２領域及び第３領域により反対導電型のチャネル（正孔又は電子）を生じさせるようにする。
【０００９】
本発明によるマイクロエレクトロニック回路構造の他の構成は請求項２乃至１５に記載され、また本発明によるマイクロエレクトロニック回路構造の製造方法の他の構成は請求項１７以降に記載されている。
【００１０】
本発明による回路構造は互いに連接して配置された少なくとも少なくとも１つの半導体層と誘電体層とを含んでいる。誘電体層は、半導体層との境界面の近くに、半導体層内に局部的な半導体表面電位の移動を生ぜしめる電荷分布を有している。この電荷分布は例えば誘電体層内の固定の正及び／又は負電荷によって作られる。半導体層内に局部的な半導体表面電位の移動を電荷分布の電界によって生ぜしめられる領域の形状及び広がりは、誘電体層内の電荷分布によって予め与えられる。このようにして、半導体層の表面に、二次元の境界面チャネル及び／又は局部的電位障壁を作ることができる。本発明によるマイクロエレクトロニック回路構造においては、半導体層内の電位分布は誘電体層内の電荷分布によって調整される。これに対して、従来のデバイスの半導体層内の電位は半導体層自身内の電荷分布、ドーピングによって調整される。
【００１１】
誘電体層の表面上にゲート電極を配置し、このゲート電極を介して半導体層内の局部的な半導体表面電位の移動を制御可能にすることもできる。
【００１２】
半導体層の表面において電荷分布により生ぜしめられる境界面チャネル又は電位障壁のラテラル構造は、誘電体層のサイズと、電荷分布を形成する電荷の位置、広がり及び大きさとに依存する。さらに、この構造はゲート電極の存在とゲート電極に印加された電圧とに影響される。最後に、この構造は半導体層のドーピング、基板バイアス及び材料構造に依存する。
【００１３】
本発明によるマイクロエレクトロニック回路構造は通常のデバイス、例えばＭＯＳＦＥＴとして、並びに、ナノエレクトロニクスの意味のデバイスとして形成することができる。特に、本発明による回路構造は量子井戸チャネル構造に適用することができる。
【００１４】
導体路を介して相互に接続された複数の回路素子から構成される大形の回路構造を本発明による回路構造として形成することは特に有利である。この場合、個々の回路素子を接続する導体路は同様に誘電体層内の電荷分布の対応する延びによって作られる。
【００１５】
本発明による回路構造の半導体層は特に単結晶シリコン又はＩＩＩ−Ｖ族半導体から構成される。この半導体層はその場合半導体基板の一部分であってもよい。半導体層としてＳＯＩ基板のシリコン層を使用することは特に有利である。この場合、隣接する回路構造は互いに簡単に絶縁することができる。
【００１６】
誘電体層内の電荷分布は本発明によれば誘電体層内に局部的に配置された電荷によって作られる。電荷として例えばカリウム、セシウム及びルビジウムのような例えば正に荷電した金属イオンが適する。さらに、境界面に存在する電荷キャリヤトラップを電荷キャリヤ注入によって荷電することが可能である。トラップとして、例えばＳｉＯ2 内に注入されたタングステンイオンが適し、このタングステンイオンは局部的に限定されて電子を与えられる。さらに、誘電体層を３つの層から構成し、その場合中央層が両外側層より電荷キャリヤに対する大きい捕獲断面積を有することは本発明の枠内である。両外側層は中央層からの電荷キャリヤ流出に対する電位障壁を形成する。半導体層に隣接する外側層の厚みは、中央層内に捕獲された電荷キャリヤの電荷分布が半導体層内に局部的な半導体表面電位の移動を生ぜしめるように調整される。両外側層は例えばＳｉＯ2 から形成され、一方中央層はＳｉ3 Ｎ4 又はＡｌ2 Ｏ3 から形成される。
【００１７】
さらに、誘電体層が強誘電性層を含むことは本発明の枠内である。この強誘電性層の局部的分極によって強誘電性層の縁部に分極電荷が集結する。これが電界を生ぜしめ、この電界が半導体層内の局部的な半導体表面電位の移動となる。
【００１８】
マイクロエレクトロニック回路構造を作るために、電荷キャリヤを局部的電界によって誘電体層内へ打ち込むことは本発明の枠内である。１００ｎｍ以下のサイズを持つ回路構造を作るために、金属尖端を電荷キャリヤを打ち込むべき個所における誘電体層の表面へ向け、金属尖端と半導体層との間に電圧を印加することによって、電界を作ることは有利である。最も微細な構造を作るために、金属尖端としては特に原子力顕微鏡又は走査トンネル顕微鏡の尖端が適する。この尖端は１０ｎｍの範囲のラテラルサイズを持つ１０6 Ｖ／ｃｍ以上の電界を作ることができる。圧電マニピュレータによってその尖端はナノメータの精度で位置決めすることができる。
【００１９】
電荷キャリヤを回路構造が駆動されるべき温度よりも高い温度で打ち込むことは有利である。これによって、打ち込むべき電荷キャリヤの可動性が高まり、打ち込みのために僅かな電界が必要となるだけである。誘電体層が強誘電性層を含む場合、その強誘電性層の局部的分極化を同様に特に原子力顕微鏡又は走査トンネル顕微鏡の金属尖端によって実施することは本発明の枠内である。
【００２０】
【実施例】
次に本発明の実施例を図面に基づいて詳細に説明する。
【００２１】
図１において、例えば単結晶シリコンから成る半導体層１１の表面に例えばＳｉＯ2 から成る誘電体層１２が配置されている。この誘電体層１２上には例えばドープされたポリシリコンから成るゲート電極１３が配置されている。半導体層１１は例えばｐドープされている。誘電体層は例えば１０ｎｍの厚みを有している。誘電体層１２内には正電荷キャリヤ１４が半導体層１１との境界面の近くに配置されている。この正電荷キャリヤ１４は半導体層１１との境界面から例えば２ｎｍの距離に配置されている。正電荷キャリヤ１４の分布は半導体層１１との境界面に対して平行に例えば１０ｎｍの幅を有している。正電荷キャリヤ１４の分布内では例えば１０μＣ／ｃｍ2 の密度が得られる。正電荷キャリヤ１４の分布の電界は半導体層の隣接する表面内に表面電位の移動を生ぜしめる。これによって正電荷キャリヤ１４の分布に隣接して半導体層１１内に局部的電子チャネル１５が形成される。図２には図１に示されている回路構造の電位曲線が示されている。Ｌは伝導帯、Ｆはフェルミ準位、Ｖは価電子帯を表す。
【００２２】
図３において、例えばｐドープされた単結晶シリコンから構成された半導体層２１の表面に例えばＳｉＯ2 から成る誘電体層２２が配置されている。この誘電体層２２の表面には例えばドープされたポリシリコンから成るゲート電極２３が配置されている。誘電体層２２内には負電荷キャリヤ２４が配置されている。この負電荷キャリヤ２４は半導体層２１との境界面の近くに配置されている。負電荷キャリヤ２４の分布は半導体層２１の表面に対して垂直に例えば２ｎｍの広がりを有している。半導体層２１の表面に対して平行に負電荷キャリヤ２４の分布は約１０ｎｍの広がりを有している。負電荷キャリヤの密度は例えば１０μＣ／ｃｍ2 の大きさである。負電荷キャリヤ２４の分布の電界は半導体層２１の表面内に表面半導体電位の移動を生ぜしめる。この表面半導体電位の移動は半導体層内に空乏層領域を形成する。
【００２３】
図４には図３に示された回路構造の伝導帯Ｌ、フェルミ準位Ｆ及び価電子帯Ｖが示されている。
【００２４】
図５において、例えばｐドープされた単結晶シリコンから成る半導体層３１の表面に例えばＳｉＯ2 から成る誘電体層３２が配置されている。この誘電体層３２は例えば１０ｎｍの厚みを有している。誘電体層３２の表面には例えばドープされたポリシリコンから成るゲート電極３３が配置されている。誘電体層３２内には第１領域３４に正電荷キャリヤが配置され、第２領域３５に負電荷キャリヤが配置されている。負電荷キャリヤ及び正電荷キャリヤは半導体層３１の表面から例えば２ｎｍの距離だけ離れてそれぞれ配置されている。半導体層３１の表面に対して平行に第１領域３４は例えば１０ｎｍの幅を有している。第２領域３５は相対する側で第１領域３４に接している。第１領域３４では電荷キャリヤ密度は１０μＣ／ｃｍ2 、第２領域３５でも同様に電荷キャリヤ密度は１０μＣ／ｃｍ2 である。負電荷キャリヤ及び正電荷キャリヤの電界は半導体層３１内に第１領域３４に隣接する電子チャネル３６を形成する。この電子チャネル３６の側方には正電荷キャリヤ及び負電荷キャリヤの電界が正孔チャネル３７を形成する。電子チャネル３６は同時に正孔に対する電位障壁を形成する。
【００２５】
図６には図５に示された回路構造の伝導帯Ｌ、フェルミ準位Ｆ及び価電子帯Ｖが示されている。
【００２６】
半導体層内の半導体表面電位の移動をゲート電極の使用によって制御することが必要とされないような適用例では、図１、図３及び図５に基づいて説明した回路構造におけるゲート電極は省略することができる。
【００２７】
図１乃至図６に基づいて説明した実施例において電荷キャリヤの符号を反転させることによって、電子チャネルから正孔チャネルへ、そして電子障壁から正孔障壁へ反転させることができる。
【００２８】
本発明による回路構造を製造するために、図７に示すように例えば単結晶シリコンから成る半導体層４１上に例えばＳｉＯ2 から成る誘電体層４２が設けられる。この誘電体層４２は例えば１０ｎｍの厚みを有している。誘電体層４２の表面上には金属イオンを含む物質４３が設けられる。金属イオンとしては例えばカリウム、ルビジウム又はセシウムが使用される。上記物質としては例えばアルカリ塩（例えばハロゲン化物）が適する。
【００２９】
物質４３によって覆われた誘電体層４２の表面上へ図８に示すように原子力顕微鏡又は走査トンネル顕微鏡の尖端４４が向けられる。この尖端４４は正電圧に接続される。半導体層４１はアース電位に接続される。尖端４４は誘電体層４２の表面に対して約０〜１０ｎｍの距離にもたらされる。尖端４４に１〜５０ボルトの正電圧を印加することによって電界４５が作られ、この電界４５が誘電体層４２と半導体層４１との境界面の方向へ金属イオンのイオンドリフトを生ぜしめる。イオンドリフトは高温度、例えば４００ケルビンで行われるのがよい。室温以上の数１００ケルビンではカリウム、ルビジウム及びセシウムは数桁に高い移動度を示す。室温ではＳｉＯ2 内のこの金属イオンはもはや移動しない。電界４５は半導体層４１との境界面の近傍に正金属イオン４６を集結させる。正金属イオン４６の集結は例えば１０13ｃｍ-2の面密度を有する。誘電体層４２の表面に残留した物質４３は図９に示すように除去される。正金属イオン４６の分布は室温ではもはや変化しない。というのは、ここでは金属イオンの移動度は著しく減少するからである。
【００３０】
又物質４３はドーピング金属を局部的に堆積させることによって、又は誘電体層の表面内へリソグラフィーを用いたりまたは用いずにイオン注入することによって作ることもできる。
【００３１】
回路構造を製作するために、必要な場合には、誘電体層４２の表面上へゲート電極が設けられる。
【００３２】
図１０に示すように、相補形回路構造を製造するために、半導体層５１上へ誘電体層５２が設けられ、この誘電体層５２は半導体層５１との境界面のところに正に充電された電荷キャリヤを備えた層５３を有している。半導体層５１は例えばｐドープされた単結晶シリコンから構成されている。誘電体層５２は例えばＳｉＯ2 から構成され、例えば１０ｎｍの厚みを有している。正電荷キャリヤをドープされた層５３は例えば正に充電されたイオンを用いて全面をイオン注入されるか又は金属イオンを用いて全面を被覆され、次に電界内で全面に亘って打ち込まれることにより作られる。
【００３３】
図１１に示すように誘電体層５２の表面上へ原子力顕微鏡又は走査トンネル顕微鏡の尖端５４が向けられる。この尖端５４は例えば１〜５０ボルトの正電圧に接続される。半導体層５１はアース電位に接続される。これによって電界５５が形成され、この電界内で層５３から誘電体層５２の表面へ向けて正電荷キャリヤのイオンドリフトが行われる。正電荷キャリヤはこのようにして半導体層５１との境界面から除去される。誘電体層５２をドリフトした正電荷キャリヤを例えばエッチング又は溶剤によって除去した後、誘電体層５２内には半導体層５１との境界面のところで尖端５４によって生ぜしめられた電界の外側にのみ正電荷キャリヤがまだ存在する。
【００３４】
図１３に示すように、例えば単結晶シリコンから成る半導体層６１の表面上へ誘電体層６２が設けられる。この誘電体層６２は例えばＳｉＯ2 から成る第１層６２１から構成されている。この第１層６２１上には例えばＳｉ3 Ｎ4 又はＡｌ2 Ｏ3 から成る第２層６２２が配置されている。この第２層６２２の表面には例えばＳｉＯ2 から成る第３層６２３が配置されている。誘電体層６２は全体で約１０ｎｍの厚みを有している。その内、例えば３ｎｍは第１層６２１であり、３ｎｍは第２層６２２であり、そして４ｎｍは第３層６２３である。第１層６２１と第２層６２２との間の境界面には例えば１０14〜５×１０15ｃｍ-2のドーピング濃度でタングステンを用いたドーピングによって電荷キャリヤトラップが配設されている。
【００３５】
図１４に示すように、誘電体層６２の表面上へ正電圧に接続された原子力顕微鏡又は走査トンネル顕微鏡の尖端６４が向けられる。半導体層６１はアース電位に接続される。これによって電界６５が形成され、この電界内で第１層６２１と第２層６２２との間の境界面におけるトラップが尖端６４からの電界放出によって電子を与えられる。これによって図１５に示すように、負電荷キャリヤを持った領域６６が第１層６２１と第２層６２２との間の境界面に形成される。負電荷キャリヤはトラップによって誘電体層６２内に局部的に強く限定される。この実施例における誘電体層６２の構成は不揮発性メモリで使用される誘電体層と比較可能である。局限化された負電荷キャリヤの領域６６が半導体層６１の表面に対して平行に延びる空間的広がりはこのようにして１０ｎｍの範囲に調整することができる。この範囲では数μＣ／ｃｍ2 まで、例えば２μＣ／ｃｍ2 の電荷密度が得られる。
【００３６】
Ｓｉ3 Ｎ4 及びＡｌ2 Ｏ3 は１０19ｃｍ-2の値までの大きさの高い体積及び境界面トラップ密度を有するので、長時間の信頼性を必要としない用途に対してはタングステンドーピングは不要である。しかしながら、タングステンドーピングによって回路構造は非常に信頼性が高まる。というのは、これによって数１００年という電荷キャリヤの保持時間が得られるからである。トラップが半導体層６１内へ直接のトンネル作用によって放電するのを抑制するために、第１層６２１は充分に厚くするべきである。
【００３７】
図１３乃至図１５に基づいて説明した方法と同様に、正孔を与えられたトラップは、例えばＳｉＯ2 から成る誘電体層内に、半導体層から正孔又は電子を局部的電界放出注入（ファウラ−ノルトハイム−トンネル）することによって作ることができる。
【００３８】
図１６に示すように、例えば単結晶シリコンから成る半導体層７１上へ例えば２ｎｍの厚みのＳｉＯ2 層７２が設けられる。このＳｉＯ2 層７２上へ無極性の強誘電性層７３が設けられる。この強誘電性層７３は例えばＢａＴｉＯ3 、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 又は（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 から作られる。強誘電性層７３は例えば８ｎｍの厚みを有している。
【００３９】
図１７に示すように、強誘電性層７３の表面上へ原子力又は走査トンネル顕微鏡の尖端７４が向けられる。この尖端７４の使用によって強誘電性層７３の局部的分極が行われる。これによって強誘電性層７３の領域７５内では分極電荷が分離される。分極電界の方向に制限されて負の電荷がＳｉＯ2 層７２との境界面の近くに集結し、一方正の分極電荷は強誘電体層７３の表面へ動かされる。
【００４０】
尖端７４を遠ざけた後、領域７５には永久分極が得られる。ＳｉＯ2 層７２との境界面に配置された負分極電荷は半導体層７１の表面内に局部的表面電位の移動を生ぜしめる。回路構造を得るために、強誘電性層７３の表面にゲート電極を設けることができる。分極によって数１０μＣ／ｃｍ2 の電荷蓄積密度が得られる。
【００４１】
強誘電性層７３のための強誘電性材料を選定する際、その強誘電性材料が充分に高い分極、電界保持力、キューリー温度、僅かな緩和及び漏れ電流を有するかどうかを考慮しなければならない。
【００４２】
実施例では１０ｎｍのサイズの構造について説明した。しかしながら、本発明による回路構造及び上述した製造方法は例えばマイクロメータのサイズを持つ大形の構造に対しても使用することができる。
【００４３】
誘電体層内に電荷分布を作ることは、鋭く限定された電子ビーム又はイオンビームによって、及び、電子ビーム、イオンビーム又は光子ビームを使用したリソグラフィー法又は堆積法によっても同様に実施することができる。
【００４４】
回路構造は他の半導体と絶縁体との組合わせに対して、ヘテロ構造−量子井戸チャネルに対して、又はゲート電極を持たない構造に対しても同様に使用可能である。
【図面の簡単な説明】
【図１】誘電体層と半導体層とを備え、半導体層内に局部的電子チャネルが作られるように誘電体層内に電荷が配置された回路構造の断面図である。
【図２】図１に示された回路構造の電位曲線の線図である。
【図３】誘電体層と半導体層とを備え、誘電体層内に配置された電荷によって半導体層内に空乏層領域が作られる回路構造の断面図である。
【図４】図３に示された回路構造の電位曲線の線図である。
【図５】誘電体層と半導体層とを備え、誘電体層内に局部的に限定された負及び正電荷が半導体層内に電子チャネル又は正孔障壁を作る回路構造の断面図である。
【図６】誘電体層内へ正電荷分布を作る図５に示された回路構造の電位曲線の線図である。
【図７】誘電体層と半導体層とを備え、誘電体層内に金属イオンの集結部を作る方法の説明図である。
【図８】誘電体層と半導体層とを備え、誘電体層内に金属イオンの集結部を作る方法の説明図である。
【図９】誘電体層と半導体層とを備え、誘電体層内に金属イオンの集結部を作る方法の説明図である。
【図１０】誘電体層内に不均一の電荷分布を作る方法の説明図である。
【図１１】誘電体層内に不均一の電荷分布を作る方法の説明図である。
【図１２】誘電体層内に不均一の電荷分布を作る方法の説明図である。
【図１３】３つの層から構成された誘電体層内のトラップの負荷電についての説明図である。
【図１４】３つの層から構成された誘電体層内のトラップの負荷電についての説明図である。
【図１５】３つの層から構成された誘電体層内のトラップの負荷電についての説明図である。
【図１６】誘電体層内に電荷分布を作るための強誘電性層の分極についての説明図である。
【図１７】誘電体層内に電荷分布を作るための強誘電性層の分極についての説明図である。
【図１８】誘電体層内に電荷分布を作るための強誘電性層の分極についての説明図である。
【符号の説明】
１１ 半導体層
１２ 誘電体層
１３ ゲート電極
１４ 正電荷キャリヤ
１５ 電子チャネル
２１ 半導体層
２２ 誘電体層
２３ ゲート電極
２４ 負電荷キャリヤ
２５ 空乏層領域
３１ 半導体層
３２ 誘電体層
３３ ゲート電極
３４ 第１領域
３５ 第２領域
３６ 電子チャネル
３７ 正孔チャネル
４１ 半導体層
４２ 誘電体層
４３ 金属イオンを含む物質
４４ 原子力顕微鏡又は走査トンネル顕微鏡の尖端
４５ 電界
４６ 金属イオン
５１ 半導体層
５２ 誘電体層
５３ 電荷キャリヤ
５４ 原子力顕微鏡又は走査トンネル顕微鏡の尖端
５５ 電界
６１ 半導体層
６２ 誘電体層
６２１ 第１層
６２２ 第２層
６２３ 第３層
６４ 原子力顕微鏡又は走査トンネル顕微鏡の尖端
６５ 電界
６６ 領域
７１ 半導体層
７２ ＳｉＯ2 層
７３ 強誘電性層
７４ 原子力顕微鏡又は走査トンネル顕微鏡の尖端
７５ 領域
Claims (15)
- 少なくとも１つの半導体層と、半導体層に隣接して配置された少なくとも１つの誘電体層と、誘電体層内において半導体層との境界面の近くに配置され半導体層内に局部的な半導体表面電位の移動を生じさせる電荷分布とを備え、電荷分布は、第１導電型（ｐ又はｎ）の電荷キャリヤを有する第１領域と、第１領域に隣接して異なる側にそれぞれ配置され第１導電型と反対の導電型（ｎ又はｐ）の電荷キャリヤを有する第２領域及び第３領域とを含み、第１領域による局部的な半導体表面電位の移動が一導電型のチャネル（電子又は正孔）を生じさせ、第２領域及び第３領域により反対導電型のチャネル（正孔又は電子）を生じさせることを特徴とするマイクロエレクトロニック回路構造。
- 電荷分布内には１〜１００μＣ／ｃｍ2の大きさの最大電荷蓄積密度が生ずることを特徴とする請求項１記載のマイクロエレクトロニック回路構造。
- 半導体層はドープされていることを特徴とする請求項１又は２記載のマイクロエレクトロニック回路構造。
- 電荷分布は半導体層との境界面に対して平行な平面内では不均一であり、それにより半導体層の表面の限定された領域内に局部的な半導体表面電位の移動が生ぜしめられることを特徴とする請求項１ないし３のいずれか１つに記載のマイクロエレクトロニック回路構造。
- 誘電体層の表面上に少なくとも１つのゲート電極が配置され、このゲート電極を介して半導体層内の局部的な半導体表面電位の移動を制御可能であることを特徴とする請求項１ないし４のいずれか１つに記載のマイクロエレクトロニック回路構造。
- 誘電体層は強誘電性材料を含み、電荷分布はその強誘電性材料の分極によって実現されることを特徴とする請求項１ないし５のいずれか１つに記載のマイクロエレクトロニック回路構造。
- 誘電体層はＢａＴｉ０3、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3又は（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3）からなる少なくとも１つのアモルファス又は多結晶層を含むことを特徴とする請求項６記載のマイクロエレクトロニック回路構造。
- 電荷分布は負の電荷キャリヤ及び正の電荷キャリヤ又はそのいずれか一方の電荷キャリヤを含むことを特徴とする請求項１ないし５のいずれか１つに記載のマイクロエレクトロニック回路構造。
- 誘電体層は３つの層を備えた層列を含み、その第１層は半導体層に直接隣接して配置され、その第１層には第２層が、第２層には第３層がそれぞれ直接隣接して配置され、前記第２層は前記第１層及び第３層より大きい電荷キャリヤ捕獲断面積を有し、前記第１層及び第３層は前記第２層からの電荷キャリヤ流出に対する電位障壁を形成し、前記第１層の厚みは前記第２層内に捕獲された電荷キャリヤの電荷分布が前記半導体層内に局部的な半導体表面電位の移動を生ぜしめるように調整されていることを特徴とする請求項８記載のマイクロエレクトロニック回路構造。
- 第１層と第３層とはＳｉＯ2を含み、第２層はＳｉ3Ｎ4又はＡｌ2Ｏ3を含むことを特徴とする請求項９記載のマイクロエレクトロニック回路構造。
- 第１層は３〜１０ｎｍの範囲の厚みを有し、第２層は３〜１０ｎｍの範囲の厚みを有し、第３層は３〜１０ｎｍの範囲の厚みを有することを特徴とする請求項１０記載のマイクロエレクトロニック回路構造。
- 誘電体層内には、電荷分布を形成するために、誘電体層のその他の部分よりも高い電荷キャリヤ捕獲断面積を有して電荷キャリヤで占められた擾乱箇所が配設されていることを特徴とする請求項８ないし１１のいずれか１つに記載のマイクロエレクトロニック回路構造。
- 擾乱個所はタングステンのドーピングによって実現されることを特徴とする請求項１２記載のマイクロエレクトロニック回路構造。
- 半導体層は単結晶シリコンから構成されることを特徴とする請求項１ないし１３のいずれか１つに記載のマイクロエレクトロニック回路構造。
- 半導体層はＳＯＩ基板の一部分であることを特徴とする請求項１４記載のマイクロエレクトロニック回路構造。
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