JPH06334177A - マイクロエレクトロニック回路構造及びその製造方法 - Google Patents
マイクロエレクトロニック回路構造及びその製造方法Info
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【目的】 １０ｎｍの範囲の構造微細度で製造し得るマ
イクロエレクトロニック回路構造及びその製造方法を提
供する。 【構成】 互いに隣接して配置された半導体層１１と誘
電体層１２とを備え、誘電体層１２は半導体層１１との
境界面の近くに、半導体層１１内に局部的な半導体表面
電位の移動１５を生ぜしめる局部的に限定された電荷分
布１４を有する。
イクロエレクトロニック回路構造及びその製造方法を提
供する。 【構成】 互いに隣接して配置された半導体層１１と誘
電体層１２とを備え、誘電体層１２は半導体層１１との
境界面の近くに、半導体層１１内に局部的な半導体表面
電位の移動１５を生ぜしめる局部的に限定された電荷分
布１４を有する。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロエレクトロニ
ック回路構造及びその製造方法に関する。
ック回路構造及びその製造方法に関する。
【０００２】
【従来の技術】マイクロエレクトロニックデバイスおよ
び回路は半導体テクノロジーにおいてはラテラル方向に
絶縁構造及び／又は電位障壁によって規定される。これ
らのデバイス及び回路の小形化の可能性は、従って絶縁
構造及び電位障壁を作るために使用される構造化方法の
達成可能な微細度に関係している。
び回路は半導体テクノロジーにおいてはラテラル方向に
絶縁構造及び／又は電位障壁によって規定される。これ
らのデバイス及び回路の小形化の可能性は、従って絶縁
構造及び電位障壁を作るために使用される構造化方法の
達成可能な微細度に関係している。
【０００３】このことはＭＯＳＦＥＴ又はＭＯＤＦＥＴ
のような通常のデバイスやナノエレクトロニクスの新規
のデバイス概念にも当てはまる。ナノエレクトロニクス
のデバイスにおいては１０ｎｍのサイズでは量子メカニ
ズム効果が利用される（例えば、刊行物「スペクトゥル
ム、デル、ヴィッセンシャフト（Ｓｐｅｋｔｒｕｍｄｅ
ｒ Ｗｉｓｓｅｎｓｃｈａｆｔ）」（１９９２年８月、
第６２頁〜第６７頁）に掲載されたＫ．Ｋ．リクハレフ
（Likharev) 他著の論文及び刊行物「スペクトゥルム、
デル、ヴィッセンシャフト（Ｓｐｅｋｔｒｕｍ ｄｅｒ
Ｗｉｓｓｅｎｓｃｈａｆｔ）」（１９９１年１月、第
７６頁〜第８６頁）に掲載されたＥ．コルコラン（Ｃｏ
ｒｃｏｒａｎ）著の論文参照）。ラテラル構造によって
半導体基板内には導電性境界面チャネル又は量子井戸チ
ャネルが作られ、これらのチャネル内に二次元の電子又
は正孔ガスが形成される。これらの二次元の電子又は正
孔ガスは垂直方向に量子化される。サイズをより一層小
さくすると、ラテラルの量子化が現れ、これによって量
子ワイヤ構造又は量子ドット構造が生成される。ナノエ
レクトロニクスにおいてはさらに隣接する構造間に配設
された薄いラテラル電位障壁を通る量子メカニカルトン
ネルが利用される。
のような通常のデバイスやナノエレクトロニクスの新規
のデバイス概念にも当てはまる。ナノエレクトロニクス
のデバイスにおいては１０ｎｍのサイズでは量子メカニ
ズム効果が利用される（例えば、刊行物「スペクトゥル
ム、デル、ヴィッセンシャフト（Ｓｐｅｋｔｒｕｍｄｅ
ｒ Ｗｉｓｓｅｎｓｃｈａｆｔ）」（１９９２年８月、
第６２頁〜第６７頁）に掲載されたＫ．Ｋ．リクハレフ
（Likharev) 他著の論文及び刊行物「スペクトゥルム、
デル、ヴィッセンシャフト（Ｓｐｅｋｔｒｕｍ ｄｅｒ
Ｗｉｓｓｅｎｓｃｈａｆｔ）」（１９９１年１月、第
７６頁〜第８６頁）に掲載されたＥ．コルコラン（Ｃｏ
ｒｃｏｒａｎ）著の論文参照）。ラテラル構造によって
半導体基板内には導電性境界面チャネル又は量子井戸チ
ャネルが作られ、これらのチャネル内に二次元の電子又
は正孔ガスが形成される。これらの二次元の電子又は正
孔ガスは垂直方向に量子化される。サイズをより一層小
さくすると、ラテラルの量子化が現れ、これによって量
子ワイヤ構造又は量子ドット構造が生成される。ナノエ
レクトロニクスにおいてはさらに隣接する構造間に配設
された薄いラテラル電位障壁を通る量子メカニカルトン
ネルが利用される。
【０００４】半導体のラテラル構造化のために、リソグ
ラフィー法を適当な構造転位法と結び付けて使用するこ
とが知られている。主要な構造転位法は層堆積法、エッ
チング法及びドーピング法である。０．１μｍ以下のラ
テラルサイズを持つ構造を作るためには、特に、Ｘ線ビ
ームリソグラフィー、電子ビームリソグラフィー及びイ
オンビームリソグラフィーが使用される。電子ビームリ
ソグラフィーを用いると、３０ｎｍまでの構造を作るこ
とができる。より一層小さい構造を作るためにＳｃａｎ
ｎｉｎｇ−Ｔｕｎｎｅｌｉｎｇ−Ｍｉｋｒｏｓｋｏｐｅ
（走査トンネル顕微鏡）又はＡｔｏｍｉｃ−Ｆｏｒｃｅ
−Ｍｉｋｒｏｓｋｏｐｅ（原子力顕微鏡）を使用したリ
ソグラフィー、堆積法及び表面変形法の適性が調査の対
象となる（例えば、刊行物「ジャーナル、オブ、ヴァキ
ューム、サイエンス、テクノロジー（Ｊ．Ｖａｃ．Ｓｃ
ｉ．Ｔｅｃｈｎ．）」（１９８６年、Ｂ４（１）、第８
６頁〜第８８頁）に掲載されたＭ．Ａ．マッコード（Ｍ
ｃＣｏｒｄ）等の論文、及び、刊行物「フィジカル、レ
ビュー、レターズ（Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．）」
（１９８６年、第５６巻、第９３０頁以下に掲載された
Ｇ．ビニヒ（Ｂｉｎｎｉｇ）他の論文参照）。
ラフィー法を適当な構造転位法と結び付けて使用するこ
とが知られている。主要な構造転位法は層堆積法、エッ
チング法及びドーピング法である。０．１μｍ以下のラ
テラルサイズを持つ構造を作るためには、特に、Ｘ線ビ
ームリソグラフィー、電子ビームリソグラフィー及びイ
オンビームリソグラフィーが使用される。電子ビームリ
ソグラフィーを用いると、３０ｎｍまでの構造を作るこ
とができる。より一層小さい構造を作るためにＳｃａｎ
ｎｉｎｇ−Ｔｕｎｎｅｌｉｎｇ−Ｍｉｋｒｏｓｋｏｐｅ
（走査トンネル顕微鏡）又はＡｔｏｍｉｃ−Ｆｏｒｃｅ
−Ｍｉｋｒｏｓｋｏｐｅ（原子力顕微鏡）を使用したリ
ソグラフィー、堆積法及び表面変形法の適性が調査の対
象となる（例えば、刊行物「ジャーナル、オブ、ヴァキ
ューム、サイエンス、テクノロジー（Ｊ．Ｖａｃ．Ｓｃ
ｉ．Ｔｅｃｈｎ．）」（１９８６年、Ｂ４（１）、第８
６頁〜第８８頁）に掲載されたＭ．Ａ．マッコード（Ｍ
ｃＣｏｒｄ）等の論文、及び、刊行物「フィジカル、レ
ビュー、レターズ（Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．）」
（１９８６年、第５６巻、第９３０頁以下に掲載された
Ｇ．ビニヒ（Ｂｉｎｎｉｇ）他の論文参照）。
【０００５】使用されるリソグラフィーの分解能の他
に、半導体内にドーピングによって作られる領域の構造
微細度は、半導体内の注入領域が必要な活性化を行う際
にアニールにより互いに動くことによって制限される。
に、半導体内にドーピングによって作られる領域の構造
微細度は、半導体内の注入領域が必要な活性化を行う際
にアニールにより互いに動くことによって制限される。
【０００６】
【発明が解決しようとする課題】本発明の課題は、１０
ｎｍの範囲の構造微細度を持って製造可能であるマイク
ロエレクトロニック回路構造及びその製造方法を提供す
ることにある。
ｎｍの範囲の構造微細度を持って製造可能であるマイク
ロエレクトロニック回路構造及びその製造方法を提供す
ることにある。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明によるマイクロエレクトロニック回路構造
においては、互いに隣接して配置された少なくとも１つ
の半導体層と誘電体層とを備え、その誘電体層が、半導
体層との境界面の近くに、半導体層内に局部的な半導体
表面電位の移動を生ぜしめる局部的に限定された電荷分
布を有する。
めに、本発明によるマイクロエレクトロニック回路構造
においては、互いに隣接して配置された少なくとも１つ
の半導体層と誘電体層とを備え、その誘電体層が、半導
体層との境界面の近くに、半導体層内に局部的な半導体
表面電位の移動を生ぜしめる局部的に限定された電荷分
布を有する。
【０００８】さらに、本発明によるマイクロエレクトロ
ニック回路構造の製造方法においては、半導体層の表面
上へ誘電体層が設けられ、この誘電体層内には半導体層
との境界面の近くに、半導体層内に局部的な半導体表面
電位の移動を生ぜしめる電荷分布が作られる。
ニック回路構造の製造方法においては、半導体層の表面
上へ誘電体層が設けられ、この誘電体層内には半導体層
との境界面の近くに、半導体層内に局部的な半導体表面
電位の移動を生ぜしめる電荷分布が作られる。
【０００９】本発明によるマイクロエレクトロニック回
路構造の他の構成は請求項２乃至１５に記載され、また
本発明によるマイクロエレクトロニック回路構造の製造
方法の他の構成は請求項１７以降に記載されている。
路構造の他の構成は請求項２乃至１５に記載され、また
本発明によるマイクロエレクトロニック回路構造の製造
方法の他の構成は請求項１７以降に記載されている。
【００１０】本発明による回路構造は互いに連接して配
置された少なくとも少なくとも１つの半導体層と誘電体
層とを含んでいる。誘電体層は、半導体層との境界面の
近くに、半導体層内に局部的な半導体表面電位の移動を
生ぜしめる電荷分布を有している。この電荷分布は例え
ば誘電体層内の固定の正及び／又は負電荷によって作ら
れる。半導体層内に局部的な半導体表面電位の移動を電
荷分布の電界によって生ぜしめられる領域の形状及び広
がりは、誘電体層内の電荷分布によって予め与えられ
る。このようにして、半導体層の表面に、二次元の境界
面チャネル及び／又は局部的電位障壁を作ることができ
る。本発明によるマイクロエレクトロニック回路構造に
おいては、半導体層内の電位分布は誘電体層内の電荷分
布によって調整される。これに対して、従来のデバイス
の半導体層内の電位は半導体層自身内の電荷分布、ドー
ピングによって調整される。
置された少なくとも少なくとも１つの半導体層と誘電体
層とを含んでいる。誘電体層は、半導体層との境界面の
近くに、半導体層内に局部的な半導体表面電位の移動を
生ぜしめる電荷分布を有している。この電荷分布は例え
ば誘電体層内の固定の正及び／又は負電荷によって作ら
れる。半導体層内に局部的な半導体表面電位の移動を電
荷分布の電界によって生ぜしめられる領域の形状及び広
がりは、誘電体層内の電荷分布によって予め与えられ
る。このようにして、半導体層の表面に、二次元の境界
面チャネル及び／又は局部的電位障壁を作ることができ
る。本発明によるマイクロエレクトロニック回路構造に
おいては、半導体層内の電位分布は誘電体層内の電荷分
布によって調整される。これに対して、従来のデバイス
の半導体層内の電位は半導体層自身内の電荷分布、ドー
ピングによって調整される。
【００１１】誘電体層の表面上にゲート電極を配置し、
このゲート電極を介して半導体層内の局部的な半導体表
面電位の移動を制御可能にすることもできる。
このゲート電極を介して半導体層内の局部的な半導体表
面電位の移動を制御可能にすることもできる。
【００１２】半導体層の表面において電荷分布により生
ぜしめられる境界面チャネル又は電位障壁のラテラル構
造は、誘電体層のサイズと、電荷分布を形成する電荷の
位置、広がり及び大きさとに依存する。さらに、この構
造はゲート電極の存在とゲート電極に印加された電圧と
に影響される。最後に、この構造は半導体層のドーピン
グ、基板バイアス及び材料構造に依存する。
ぜしめられる境界面チャネル又は電位障壁のラテラル構
造は、誘電体層のサイズと、電荷分布を形成する電荷の
位置、広がり及び大きさとに依存する。さらに、この構
造はゲート電極の存在とゲート電極に印加された電圧と
に影響される。最後に、この構造は半導体層のドーピン
グ、基板バイアス及び材料構造に依存する。
【００１３】本発明によるマイクロエレクトロニック回
路構造は通常のデバイス、例えばＭＯＳＦＥＴとして、
並びに、ナノエレクトロニクスの意味のデバイスとして
形成することができる。特に、本発明による回路構造は
量子井戸チャネル構造に適用することができる。
路構造は通常のデバイス、例えばＭＯＳＦＥＴとして、
並びに、ナノエレクトロニクスの意味のデバイスとして
形成することができる。特に、本発明による回路構造は
量子井戸チャネル構造に適用することができる。
【００１４】導体路を介して相互に接続された複数の回
路素子から構成される大形の回路構造を本発明による回
路構造として形成することは特に有利である。この場
合、個々の回路素子を接続する導体路は同様に誘電体層
内の電荷分布の対応する延びによって作られる。
路素子から構成される大形の回路構造を本発明による回
路構造として形成することは特に有利である。この場
合、個々の回路素子を接続する導体路は同様に誘電体層
内の電荷分布の対応する延びによって作られる。
【００１５】本発明による回路構造の半導体層は特に単
結晶シリコン又はＩＩＩ−Ｖ族半導体から構成される。
この半導体層はその場合半導体基板の一部分であっても
よい。半導体層としてＳＯＩ基板のシリコン層を使用す
ることは特に有利である。この場合、隣接する回路構造
は互いに簡単に絶縁することができる。
結晶シリコン又はＩＩＩ−Ｖ族半導体から構成される。
この半導体層はその場合半導体基板の一部分であっても
よい。半導体層としてＳＯＩ基板のシリコン層を使用す
ることは特に有利である。この場合、隣接する回路構造
は互いに簡単に絶縁することができる。
【００１６】誘電体層内の電荷分布は本発明によれば誘
電体層内に局部的に配置された電荷によって作られる。
電荷として例えばカリウム、セシウム及びルビジウムの
ような例えば正に荷電した金属イオンが適する。さら
に、境界面に存在する電荷キャリヤトラップを電荷キャ
リヤ注入によって荷電することが可能である。トラップ
として、例えばＳｉＯ2 内に注入されたタングステンイ
オンが適し、このタングステンイオンは局部的に限定さ
れて電子を与えられる。さらに、誘電体層を３つの層か
ら構成し、その場合中央層が両外側層より電荷キャリヤ
に対する大きい捕獲断面積を有することは本発明の枠内
である。両外側層は中央層からの電荷キャリヤ流出に対
する電位障壁を形成する。半導体層に隣接する外側層の
厚みは、中央層内に捕獲された電荷キャリヤの電荷分布
が半導体層内に局部的な半導体表面電位の移動を生ぜし
めるように調整される。両外側層は例えばＳｉＯ2 から
形成され、一方中央層はＳｉ3 Ｎ4 又はＡｌ2 Ｏ3 から
形成される。
電体層内に局部的に配置された電荷によって作られる。
電荷として例えばカリウム、セシウム及びルビジウムの
ような例えば正に荷電した金属イオンが適する。さら
に、境界面に存在する電荷キャリヤトラップを電荷キャ
リヤ注入によって荷電することが可能である。トラップ
として、例えばＳｉＯ2 内に注入されたタングステンイ
オンが適し、このタングステンイオンは局部的に限定さ
れて電子を与えられる。さらに、誘電体層を３つの層か
ら構成し、その場合中央層が両外側層より電荷キャリヤ
に対する大きい捕獲断面積を有することは本発明の枠内
である。両外側層は中央層からの電荷キャリヤ流出に対
する電位障壁を形成する。半導体層に隣接する外側層の
厚みは、中央層内に捕獲された電荷キャリヤの電荷分布
が半導体層内に局部的な半導体表面電位の移動を生ぜし
めるように調整される。両外側層は例えばＳｉＯ2 から
形成され、一方中央層はＳｉ3 Ｎ4 又はＡｌ2 Ｏ3 から
形成される。
【００１７】さらに、誘電体層が強誘電性層を含むこと
は本発明の枠内である。この強誘電性層の局部的分極に
よって強誘電性層の縁部に分極電荷が集結する。これが
電界を生ぜしめ、この電界が半導体層内の局部的な半導
体表面電位の移動となる。
は本発明の枠内である。この強誘電性層の局部的分極に
よって強誘電性層の縁部に分極電荷が集結する。これが
電界を生ぜしめ、この電界が半導体層内の局部的な半導
体表面電位の移動となる。
【００１８】マイクロエレクトロニック回路構造を作る
ために、電荷キャリヤを局部的電界によって誘電体層内
へ打ち込むことは本発明の枠内である。１００ｎｍ以下
のサイズを持つ回路構造を作るために、金属尖端を電荷
キャリヤを打ち込むべき個所における誘電体層の表面へ
向け、金属尖端と半導体層との間に電圧を印加すること
によって、電界を作ることは有利である。最も微細な構
造を作るために、金属尖端としては特に原子力顕微鏡又
は走査トンネル顕微鏡の尖端が適する。この尖端は１０
ｎｍの範囲のラテラルサイズを持つ１０6 Ｖ／ｃｍ以上
の電界を作ることができる。圧電マニピュレータによっ
てその尖端はナノメータの精度で位置決めすることがで
きる。
ために、電荷キャリヤを局部的電界によって誘電体層内
へ打ち込むことは本発明の枠内である。１００ｎｍ以下
のサイズを持つ回路構造を作るために、金属尖端を電荷
キャリヤを打ち込むべき個所における誘電体層の表面へ
向け、金属尖端と半導体層との間に電圧を印加すること
によって、電界を作ることは有利である。最も微細な構
造を作るために、金属尖端としては特に原子力顕微鏡又
は走査トンネル顕微鏡の尖端が適する。この尖端は１０
ｎｍの範囲のラテラルサイズを持つ１０6 Ｖ／ｃｍ以上
の電界を作ることができる。圧電マニピュレータによっ
てその尖端はナノメータの精度で位置決めすることがで
きる。
【００１９】電荷キャリヤを回路構造が駆動されるべき
温度よりも高い温度で打ち込むことは有利である。これ
によって、打ち込むべき電荷キャリヤの可動性が高ま
り、打ち込みのために僅かな電界が必要となるだけであ
る。誘電体層が強誘電性層を含む場合、その強誘電性層
の局部的分極化を同様に特に原子力顕微鏡又は走査トン
ネル顕微鏡の金属尖端によって実施することは本発明の
枠内である。
温度よりも高い温度で打ち込むことは有利である。これ
によって、打ち込むべき電荷キャリヤの可動性が高ま
り、打ち込みのために僅かな電界が必要となるだけであ
る。誘電体層が強誘電性層を含む場合、その強誘電性層
の局部的分極化を同様に特に原子力顕微鏡又は走査トン
ネル顕微鏡の金属尖端によって実施することは本発明の
枠内である。
【００２０】
【実施例】次に本発明の実施例を図面に基づいて詳細に
説明する。
説明する。
【００２１】図１において、例えば単結晶シリコンから
成る半導体層１１の表面に例えばＳｉＯ2 から成る誘電
体層１２が配置されている。この誘電体層１２上には例
えばドープされたポリシリコンから成るゲート電極１３
が配置されている。半導体層１１は例えばｐドープされ
ている。誘電体層は例えば１０ｎｍの厚みを有してい
る。誘電体層１２内には正電荷キャリヤ１４が半導体層
１１との境界面の近くに配置されている。この正電荷キ
ャリヤ１４は半導体層１１との境界面から例えば２ｎｍ
の距離に配置されている。正電荷キャリヤ１４の分布は
半導体層１１との境界面に対して平行に例えば１０ｎｍ
の幅を有している。正電荷キャリヤ１４の分布内では例
えば１０μＣ／ｃｍ2 の密度が得られる。正電荷キャリ
ヤ１４の分布の電界は半導体層の隣接する表面内に表面
電位の移動を生ぜしめる。これによって正電荷キャリヤ
１４の分布に隣接して半導体層１１内に局部的電子チャ
ネル１５が形成される。図２には図１に示されている回
路構造の電位曲線が示されている。Ｌは伝導帯、Ｆはフ
ェルミ準位、Ｖは価電子帯を表す。
成る半導体層１１の表面に例えばＳｉＯ2 から成る誘電
体層１２が配置されている。この誘電体層１２上には例
えばドープされたポリシリコンから成るゲート電極１３
が配置されている。半導体層１１は例えばｐドープされ
ている。誘電体層は例えば１０ｎｍの厚みを有してい
る。誘電体層１２内には正電荷キャリヤ１４が半導体層
１１との境界面の近くに配置されている。この正電荷キ
ャリヤ１４は半導体層１１との境界面から例えば２ｎｍ
の距離に配置されている。正電荷キャリヤ１４の分布は
半導体層１１との境界面に対して平行に例えば１０ｎｍ
の幅を有している。正電荷キャリヤ１４の分布内では例
えば１０μＣ／ｃｍ2 の密度が得られる。正電荷キャリ
ヤ１４の分布の電界は半導体層の隣接する表面内に表面
電位の移動を生ぜしめる。これによって正電荷キャリヤ
１４の分布に隣接して半導体層１１内に局部的電子チャ
ネル１５が形成される。図２には図１に示されている回
路構造の電位曲線が示されている。Ｌは伝導帯、Ｆはフ
ェルミ準位、Ｖは価電子帯を表す。
【００２２】図３において、例えばｐドープされた単結
晶シリコンから構成された半導体層２１の表面に例えば
ＳｉＯ2 から成る誘電体層２２が配置されている。この
誘電体層２２の表面には例えばドープされたポリシリコ
ンから成るゲート電極２３が配置されている。誘電体層
２２内には負電荷キャリヤ２４が配置されている。この
負電荷キャリヤ２４は半導体層２１との境界面の近くに
配置されている。負電荷キャリヤ２４の分布は半導体層
２１の表面に対して垂直に例えば２ｎｍの広がりを有し
ている。半導体層２１の表面に対して平行に負電荷キャ
リヤ２４の分布は約１０ｎｍの広がりを有している。負
電荷キャリヤの密度は例えば１０μＣ／ｃｍ2 の大きさ
である。負電荷キャリヤ２４の分布の電界は半導体層２
１の表面内に表面半導体電位の移動を生ぜしめる。この
表面半導体電位の移動は半導体層内に空乏層領域を形成
する。
晶シリコンから構成された半導体層２１の表面に例えば
ＳｉＯ2 から成る誘電体層２２が配置されている。この
誘電体層２２の表面には例えばドープされたポリシリコ
ンから成るゲート電極２３が配置されている。誘電体層
２２内には負電荷キャリヤ２４が配置されている。この
負電荷キャリヤ２４は半導体層２１との境界面の近くに
配置されている。負電荷キャリヤ２４の分布は半導体層
２１の表面に対して垂直に例えば２ｎｍの広がりを有し
ている。半導体層２１の表面に対して平行に負電荷キャ
リヤ２４の分布は約１０ｎｍの広がりを有している。負
電荷キャリヤの密度は例えば１０μＣ／ｃｍ2 の大きさ
である。負電荷キャリヤ２４の分布の電界は半導体層２
１の表面内に表面半導体電位の移動を生ぜしめる。この
表面半導体電位の移動は半導体層内に空乏層領域を形成
する。
【００２３】図４には図３に示された回路構造の伝導帯
Ｌ、フェルミ準位Ｆ及び価電子帯Ｖが示されている。
Ｌ、フェルミ準位Ｆ及び価電子帯Ｖが示されている。
【００２４】図５において、例えばｐドープされた単結
晶シリコンから成る半導体層３１の表面に例えばＳｉＯ
2 から成る誘電体層３２が配置されている。この誘電体
層３２は例えば１０ｎｍの厚みを有している。誘電体層
３２の表面には例えばドープされたポリシリコンから成
るゲート電極３３が配置されている。誘電体層３２内に
は第１領域３４に正電荷キャリヤが配置され、第２領域
３５に負電荷キャリヤが配置されている。負電荷キャリ
ヤ及び正電荷キャリヤは半導体層３１の表面から例えば
２ｎｍの距離だけ離れてそれぞれ配置されている。半導
体層３１の表面に対して平行に第１領域３４は例えば１
０ｎｍの幅を有している。第２領域３５は相対する側で
第１領域３４に接している。第１領域３４では電荷キャ
リヤ密度は１０μＣ／ｃｍ2 、第２領域３５でも同様に
電荷キャリヤ密度は１０μＣ／ｃｍ2 である。負電荷キ
ャリヤ及び正電荷キャリヤの電界は半導体層３１内に第
１領域３４に隣接する電子チャネル３６を形成する。こ
の電子チャネル３６の側方には正電荷キャリヤ及び負電
荷キャリヤの電界が正孔チャネル３７を形成する。電子
チャネル３６は同時に正孔に対する電位障壁を形成す
る。
晶シリコンから成る半導体層３１の表面に例えばＳｉＯ
2 から成る誘電体層３２が配置されている。この誘電体
層３２は例えば１０ｎｍの厚みを有している。誘電体層
３２の表面には例えばドープされたポリシリコンから成
るゲート電極３３が配置されている。誘電体層３２内に
は第１領域３４に正電荷キャリヤが配置され、第２領域
３５に負電荷キャリヤが配置されている。負電荷キャリ
ヤ及び正電荷キャリヤは半導体層３１の表面から例えば
２ｎｍの距離だけ離れてそれぞれ配置されている。半導
体層３１の表面に対して平行に第１領域３４は例えば１
０ｎｍの幅を有している。第２領域３５は相対する側で
第１領域３４に接している。第１領域３４では電荷キャ
リヤ密度は１０μＣ／ｃｍ2 、第２領域３５でも同様に
電荷キャリヤ密度は１０μＣ／ｃｍ2 である。負電荷キ
ャリヤ及び正電荷キャリヤの電界は半導体層３１内に第
１領域３４に隣接する電子チャネル３６を形成する。こ
の電子チャネル３６の側方には正電荷キャリヤ及び負電
荷キャリヤの電界が正孔チャネル３７を形成する。電子
チャネル３６は同時に正孔に対する電位障壁を形成す
る。
【００２５】図６には図５に示された回路構造の伝導帯
Ｌ、フェルミ準位Ｆ及び価電子帯Ｖが示されている。
Ｌ、フェルミ準位Ｆ及び価電子帯Ｖが示されている。
【００２６】半導体層内の半導体表面電位の移動をゲー
ト電極の使用によって制御することが必要とされないよ
うな適用例では、図１、図３及び図５に基づいて説明し
た回路構造におけるゲート電極は省略することができ
る。
ト電極の使用によって制御することが必要とされないよ
うな適用例では、図１、図３及び図５に基づいて説明し
た回路構造におけるゲート電極は省略することができ
る。
【００２７】図１乃至図６に基づいて説明した実施例に
おいて電荷キャリヤの符号を反転させることによって、
電子チャネルから正孔チャネルへ、そして電子障壁から
正孔障壁へ反転させることができる。
おいて電荷キャリヤの符号を反転させることによって、
電子チャネルから正孔チャネルへ、そして電子障壁から
正孔障壁へ反転させることができる。
【００２８】本発明による回路構造を製造するために、
図７に示すように例えば単結晶シリコンから成る半導体
層４１上に例えばＳｉＯ2 から成る誘電体層４２が設け
られる。この誘電体層４２は例えば１０ｎｍの厚みを有
している。誘電体層４２の表面上には金属イオンを含む
物質４３が設けられる。金属イオンとしては例えばカリ
ウム、ルビジウム又はセシウムが使用される。上記物質
としては例えばアルカリ塩（例えばハロゲン化物）が適
する。
図７に示すように例えば単結晶シリコンから成る半導体
層４１上に例えばＳｉＯ2 から成る誘電体層４２が設け
られる。この誘電体層４２は例えば１０ｎｍの厚みを有
している。誘電体層４２の表面上には金属イオンを含む
物質４３が設けられる。金属イオンとしては例えばカリ
ウム、ルビジウム又はセシウムが使用される。上記物質
としては例えばアルカリ塩（例えばハロゲン化物）が適
する。
【００２９】物質４３によって覆われた誘電体層４２の
表面上へ図８に示すように原子力顕微鏡又は走査トンネ
ル顕微鏡の尖端４４が向けられる。この尖端４４は正電
圧に接続される。半導体層４１はアース電位に接続され
る。尖端４４は誘電体層４２の表面に対して約０〜１０
ｎｍの距離にもたらされる。尖端４４に１〜５０ボルト
の正電圧を印加することによって電界４５が作られ、こ
の電界４５が誘電体層４２と半導体層４１との境界面の
方向へ金属イオンのイオンドリフトを生ぜしめる。イオ
ンドリフトは高温度、例えば４００ケルビンで行われる
のがよい。室温以上の数１００ケルビンではカリウム、
ルビジウム及びセシウムは数桁に高い移動度を示す。室
温ではＳｉＯ2 内のこの金属イオンはもはや移動しな
い。電界４５は半導体層４１との境界面の近傍に正金属
イオン４６を集結させる。正金属イオン４６の集結は例
えば１０13ｃｍ-2の面密度を有する。誘電体層４２の表
面に残留した物質４３は図９に示すように除去される。
正金属イオン４６の分布は室温ではもはや変化しない。
というのは、ここでは金属イオンの移動度は著しく減少
するからである。
表面上へ図８に示すように原子力顕微鏡又は走査トンネ
ル顕微鏡の尖端４４が向けられる。この尖端４４は正電
圧に接続される。半導体層４１はアース電位に接続され
る。尖端４４は誘電体層４２の表面に対して約０〜１０
ｎｍの距離にもたらされる。尖端４４に１〜５０ボルト
の正電圧を印加することによって電界４５が作られ、こ
の電界４５が誘電体層４２と半導体層４１との境界面の
方向へ金属イオンのイオンドリフトを生ぜしめる。イオ
ンドリフトは高温度、例えば４００ケルビンで行われる
のがよい。室温以上の数１００ケルビンではカリウム、
ルビジウム及びセシウムは数桁に高い移動度を示す。室
温ではＳｉＯ2 内のこの金属イオンはもはや移動しな
い。電界４５は半導体層４１との境界面の近傍に正金属
イオン４６を集結させる。正金属イオン４６の集結は例
えば１０13ｃｍ-2の面密度を有する。誘電体層４２の表
面に残留した物質４３は図９に示すように除去される。
正金属イオン４６の分布は室温ではもはや変化しない。
というのは、ここでは金属イオンの移動度は著しく減少
するからである。
【００３０】又物質４３はドーピング金属を局部的に堆
積させることによって、又は誘電体層の表面内へリソグ
ラフィーを用いたりまたは用いずにイオン注入すること
によって作ることもできる。
積させることによって、又は誘電体層の表面内へリソグ
ラフィーを用いたりまたは用いずにイオン注入すること
によって作ることもできる。
【００３１】回路構造を製作するために、必要な場合に
は、誘電体層４２の表面上へゲート電極が設けられる。
は、誘電体層４２の表面上へゲート電極が設けられる。
【００３２】図１０に示すように、相補形回路構造を製
造するために、半導体層５１上へ誘電体層５２が設けら
れ、この誘電体層５２は半導体層５１との境界面のとこ
ろに正に充電された電荷キャリヤを備えた層５３を有し
ている。半導体層５１は例えばｐドープされた単結晶シ
リコンから構成されている。誘電体層５２は例えばＳｉ
Ｏ2 から構成され、例えば１０ｎｍの厚みを有してい
る。正電荷キャリヤをドープされた層５３は例えば正に
充電されたイオンを用いて全面をイオン注入されるか又
は金属イオンを用いて全面を被覆され、次に電界内で全
面に亘って打ち込まれることにより作られる。
造するために、半導体層５１上へ誘電体層５２が設けら
れ、この誘電体層５２は半導体層５１との境界面のとこ
ろに正に充電された電荷キャリヤを備えた層５３を有し
ている。半導体層５１は例えばｐドープされた単結晶シ
リコンから構成されている。誘電体層５２は例えばＳｉ
Ｏ2 から構成され、例えば１０ｎｍの厚みを有してい
る。正電荷キャリヤをドープされた層５３は例えば正に
充電されたイオンを用いて全面をイオン注入されるか又
は金属イオンを用いて全面を被覆され、次に電界内で全
面に亘って打ち込まれることにより作られる。
【００３３】図１１に示すように誘電体層５２の表面上
へ原子力顕微鏡又は走査トンネル顕微鏡の尖端５４が向
けられる。この尖端５４は例えば１〜５０ボルトの正電
圧に接続される。半導体層５１はアース電位に接続され
る。これによって電界５５が形成され、この電界内で層
５３から誘電体層５２の表面へ向けて正電荷キャリヤの
イオンドリフトが行われる。正電荷キャリヤはこのよう
にして半導体層５１との境界面から除去される。誘電体
層５２をドリフトした正電荷キャリヤを例えばエッチン
グ又は溶剤によって除去した後、誘電体層５２内には半
導体層５１との境界面のところで尖端５４によって生ぜ
しめられた電界の外側にのみ正電荷キャリヤがまだ存在
する。
へ原子力顕微鏡又は走査トンネル顕微鏡の尖端５４が向
けられる。この尖端５４は例えば１〜５０ボルトの正電
圧に接続される。半導体層５１はアース電位に接続され
る。これによって電界５５が形成され、この電界内で層
５３から誘電体層５２の表面へ向けて正電荷キャリヤの
イオンドリフトが行われる。正電荷キャリヤはこのよう
にして半導体層５１との境界面から除去される。誘電体
層５２をドリフトした正電荷キャリヤを例えばエッチン
グ又は溶剤によって除去した後、誘電体層５２内には半
導体層５１との境界面のところで尖端５４によって生ぜ
しめられた電界の外側にのみ正電荷キャリヤがまだ存在
する。
【００３４】図１３に示すように、例えば単結晶シリコ
ンから成る半導体層６１の表面上へ誘電体層６２が設け
られる。この誘電体層６２は例えばＳｉＯ2 から成る第
１層６２１から構成されている。この第１層６２１上に
は例えばＳｉ3 Ｎ4 又はＡｌ2 Ｏ3 から成る第２層６２
２が配置されている。この第２層６２２の表面には例え
ばＳｉＯ2 から成る第３層６２３が配置されている。誘
電体層６２は全体で約１０ｎｍの厚みを有している。そ
の内、例えば３ｎｍは第１層６２１であり、３ｎｍは第
２層６２２であり、そして４ｎｍは第３層６２３であ
る。第１層６２１と第２層６２２との間の境界面には例
えば１０14〜５×１０15ｃｍ-2のドーピング濃度でタン
グステンを用いたドーピングによって電荷キャリヤトラ
ップが配設されている。
ンから成る半導体層６１の表面上へ誘電体層６２が設け
られる。この誘電体層６２は例えばＳｉＯ2 から成る第
１層６２１から構成されている。この第１層６２１上に
は例えばＳｉ3 Ｎ4 又はＡｌ2 Ｏ3 から成る第２層６２
２が配置されている。この第２層６２２の表面には例え
ばＳｉＯ2 から成る第３層６２３が配置されている。誘
電体層６２は全体で約１０ｎｍの厚みを有している。そ
の内、例えば３ｎｍは第１層６２１であり、３ｎｍは第
２層６２２であり、そして４ｎｍは第３層６２３であ
る。第１層６２１と第２層６２２との間の境界面には例
えば１０14〜５×１０15ｃｍ-2のドーピング濃度でタン
グステンを用いたドーピングによって電荷キャリヤトラ
ップが配設されている。
【００３５】図１４に示すように、誘電体層６２の表面
上へ正電圧に接続された原子力顕微鏡又は走査トンネル
顕微鏡の尖端６４が向けられる。半導体層６１はアース
電位に接続される。これによって電界６５が形成され、
この電界内で第１層６２１と第２層６２２との間の境界
面におけるトラップが尖端６４からの電界放出によって
電子を与えられる。これによって図１５に示すように、
負電荷キャリヤを持った領域６６が第１層６２１と第２
層６２２との間の境界面に形成される。負電荷キャリヤ
はトラップによって誘電体層６２内に局部的に強く限定
される。この実施例における誘電体層６２の構成は不揮
発性メモリで使用される誘電体層と比較可能である。局
限化された負電荷キャリヤの領域６６が半導体層６１の
表面に対して平行に延びる空間的広がりはこのようにし
て１０ｎｍの範囲に調整することができる。この範囲で
は数μＣ／ｃｍ2 まで、例えば２μＣ／ｃｍ2 の電荷密
度が得られる。
上へ正電圧に接続された原子力顕微鏡又は走査トンネル
顕微鏡の尖端６４が向けられる。半導体層６１はアース
電位に接続される。これによって電界６５が形成され、
この電界内で第１層６２１と第２層６２２との間の境界
面におけるトラップが尖端６４からの電界放出によって
電子を与えられる。これによって図１５に示すように、
負電荷キャリヤを持った領域６６が第１層６２１と第２
層６２２との間の境界面に形成される。負電荷キャリヤ
はトラップによって誘電体層６２内に局部的に強く限定
される。この実施例における誘電体層６２の構成は不揮
発性メモリで使用される誘電体層と比較可能である。局
限化された負電荷キャリヤの領域６６が半導体層６１の
表面に対して平行に延びる空間的広がりはこのようにし
て１０ｎｍの範囲に調整することができる。この範囲で
は数μＣ／ｃｍ2 まで、例えば２μＣ／ｃｍ2 の電荷密
度が得られる。
【００３６】Ｓｉ3 Ｎ4 及びＡｌ2 Ｏ3 は１０19ｃｍ-2
の値までの大きさの高い体積及び境界面トラップ密度を
有するので、長時間の信頼性を必要としない用途に対し
てはタングステンドーピングは不要である。しかしなが
ら、タングステンドーピングによって回路構造は非常に
信頼性が高まる。というのは、これによって数１００年
という電荷キャリヤの保持時間が得られるからである。
トラップが半導体層６１内へ直接のトンネル作用によっ
て放電するのを抑制するために、第１層６２１は充分に
厚くするべきである。
の値までの大きさの高い体積及び境界面トラップ密度を
有するので、長時間の信頼性を必要としない用途に対し
てはタングステンドーピングは不要である。しかしなが
ら、タングステンドーピングによって回路構造は非常に
信頼性が高まる。というのは、これによって数１００年
という電荷キャリヤの保持時間が得られるからである。
トラップが半導体層６１内へ直接のトンネル作用によっ
て放電するのを抑制するために、第１層６２１は充分に
厚くするべきである。
【００３７】図１３乃至図１５に基づいて説明した方法
と同様に、正孔を与えられたトラップは、例えばＳｉＯ
2 から成る誘電体層内に、半導体層から正孔又は電子を
局部的電界放出注入（ファウラ−ノルトハイム−トンネ
ル）することによって作ることができる。
と同様に、正孔を与えられたトラップは、例えばＳｉＯ
2 から成る誘電体層内に、半導体層から正孔又は電子を
局部的電界放出注入（ファウラ−ノルトハイム−トンネ
ル）することによって作ることができる。
【００３８】図１６に示すように、例えば単結晶シリコ
ンから成る半導体層７１上へ例えば２ｎｍの厚みのＳｉ
Ｏ2 層７２が設けられる。このＳｉＯ2 層７２上へ無極
性の強誘電性層７３が設けられる。この強誘電性層７３
は例えばＢａＴｉＯ3 、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 又は
（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 から作られる。強誘
電性層７３は例えば８ｎｍの厚みを有している。
ンから成る半導体層７１上へ例えば２ｎｍの厚みのＳｉ
Ｏ2 層７２が設けられる。このＳｉＯ2 層７２上へ無極
性の強誘電性層７３が設けられる。この強誘電性層７３
は例えばＢａＴｉＯ3 、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 又は
（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 から作られる。強誘
電性層７３は例えば８ｎｍの厚みを有している。
【００３９】図１７に示すように、強誘電性層７３の表
面上へ原子力又は走査トンネル顕微鏡の尖端７４が向け
られる。この尖端７４の使用によって強誘電性層７３の
局部的分極が行われる。これによって強誘電性層７３の
領域７５内では分極電荷が分離される。分極電界の方向
に制限されて負の電荷がＳｉＯ2 層７２との境界面の近
くに集結し、一方正の分極電荷は強誘電体層７３の表面
へ動かされる。
面上へ原子力又は走査トンネル顕微鏡の尖端７４が向け
られる。この尖端７４の使用によって強誘電性層７３の
局部的分極が行われる。これによって強誘電性層７３の
領域７５内では分極電荷が分離される。分極電界の方向
に制限されて負の電荷がＳｉＯ2 層７２との境界面の近
くに集結し、一方正の分極電荷は強誘電体層７３の表面
へ動かされる。
【００４０】尖端７４を遠ざけた後、領域７５には永久
分極が得られる。ＳｉＯ2 層７２との境界面に配置され
た負分極電荷は半導体層７１の表面内に局部的表面電位
の移動を生ぜしめる。回路構造を得るために、強誘電性
層７３の表面にゲート電極を設けることができる。分極
によって数１０μＣ／ｃｍ2 の電荷蓄積密度が得られ
る。
分極が得られる。ＳｉＯ2 層７２との境界面に配置され
た負分極電荷は半導体層７１の表面内に局部的表面電位
の移動を生ぜしめる。回路構造を得るために、強誘電性
層７３の表面にゲート電極を設けることができる。分極
によって数１０μＣ／ｃｍ2 の電荷蓄積密度が得られ
る。
【００４１】強誘電性層７３のための強誘電性材料を選
定する際、その強誘電性材料が充分に高い分極、電界保
持力、キューリー温度、僅かな緩和及び漏れ電流を有す
るかどうかを考慮しなければならない。
定する際、その強誘電性材料が充分に高い分極、電界保
持力、キューリー温度、僅かな緩和及び漏れ電流を有す
るかどうかを考慮しなければならない。
【００４２】実施例では１０ｎｍのサイズの構造につい
て説明した。しかしながら、本発明による回路構造及び
上述した製造方法は例えばマイクロメータのサイズを持
つ大形の構造に対しても使用することができる。
て説明した。しかしながら、本発明による回路構造及び
上述した製造方法は例えばマイクロメータのサイズを持
つ大形の構造に対しても使用することができる。
【００４３】誘電体層内に電荷分布を作ることは、鋭く
限定された電子ビーム又はイオンビームによって、及
び、電子ビーム、イオンビーム又は光子ビームを使用し
たリソグラフィー法又は堆積法によっても同様に実施す
ることができる。
限定された電子ビーム又はイオンビームによって、及
び、電子ビーム、イオンビーム又は光子ビームを使用し
たリソグラフィー法又は堆積法によっても同様に実施す
ることができる。
【００４４】回路構造は他の半導体と絶縁体との組合わ
せに対して、ヘテロ構造−量子井戸チャネルに対して、
又はゲート電極を持たない構造に対しても同様に使用可
能である。
せに対して、ヘテロ構造−量子井戸チャネルに対して、
又はゲート電極を持たない構造に対しても同様に使用可
能である。
【図１】誘電体層と半導体層とを備え、半導体層内に局
部的電子チャネルが作られるように誘電体層内に電荷が
配置された回路構造の断面図である。
部的電子チャネルが作られるように誘電体層内に電荷が
配置された回路構造の断面図である。
【図２】図１に示された回路構造の電位曲線の線図であ
る。
る。
【図３】誘電体層と半導体層とを備え、誘電体層内に配
置された電荷によって半導体層内に空乏層領域が作られ
る回路構造の断面図である。
置された電荷によって半導体層内に空乏層領域が作られ
る回路構造の断面図である。
【図４】図３に示された回路構造の電位曲線の線図であ
る。
る。
【図５】誘電体層と半導体層とを備え、誘電体層内に局
部的に限定された負及び正電荷が半導体層内に電子チャ
ネル又は正孔障壁を作る回路構造の断面図である。
部的に限定された負及び正電荷が半導体層内に電子チャ
ネル又は正孔障壁を作る回路構造の断面図である。
【図６】誘電体層内へ正電荷分布を作る図５に示された
回路構造の電位曲線の線図である。
回路構造の電位曲線の線図である。
【図７】誘電体層と半導体層とを備え、誘電体層内に金
属イオンの集結部を作る方法の説明図である。
属イオンの集結部を作る方法の説明図である。
【図８】誘電体層と半導体層とを備え、誘電体層内に金
属イオンの集結部を作る方法の説明図である。
属イオンの集結部を作る方法の説明図である。
【図９】誘電体層と半導体層とを備え、誘電体層内に金
属イオンの集結部を作る方法の説明図である。
属イオンの集結部を作る方法の説明図である。
【図１０】誘電体層内に不均一の電荷分布を作る方法の
説明図である。
説明図である。
【図１１】誘電体層内に不均一の電荷分布を作る方法の
説明図である。
説明図である。
【図１２】誘電体層内に不均一の電荷分布を作る方法の
説明図である。
説明図である。
【図１３】３つの層から構成された誘電体層内のトラッ
プの負荷電についての説明図である。
プの負荷電についての説明図である。
【図１４】３つの層から構成された誘電体層内のトラッ
プの負荷電についての説明図である。
プの負荷電についての説明図である。
【図１５】３つの層から構成された誘電体層内のトラッ
プの負荷電についての説明図である。
プの負荷電についての説明図である。
【図１６】誘電体層内に電荷分布を作るための強誘電性
層の分極についての説明図である。
層の分極についての説明図である。
【図１７】誘電体層内に電荷分布を作るための強誘電性
層の分極についての説明図である。
層の分極についての説明図である。
【図１８】誘電体層内に電荷分布を作るための強誘電性
層の分極についての説明図である。
層の分極についての説明図である。
１１ 半導体層 １２ 誘電体層 １３ ゲート電極 １４ 正電荷キャリヤ １５ 電子チャネル ２１ 半導体層 ２２ 誘電体層 ２３ ゲート電極 ２４ 負電荷キャリヤ ２５ 空乏層領域 ３１ 半導体層 ３２ 誘電体層 ３３ ゲート電極 ３４ 第１領域 ３５ 第２領域 ３６ 電子チャネル ３７ 正孔チャネル ４１ 半導体層 ４２ 誘電体層 ４３ 金属イオンを含む物質 ４４ 原子力顕微鏡又は走査トンネル顕微鏡の尖端 ４５ 電界 ４６ 金属イオン ５１ 半導体層 ５２ 誘電体層 ５３ 電荷キャリヤ ５４ 原子力顕微鏡又は走査トンネル顕微鏡の尖端 ５５ 電界 ６１ 半導体層 ６２ 誘電体層 ６２１ 第１層 ６２２ 第２層 ６２３ 第３層 ６４ 原子力顕微鏡又は走査トンネル顕微鏡の尖端 ６５ 電界 ６６ 領域 ７１ 半導体層 ７２ ＳｉＯ2 層 ７３ 強誘電性層 ７４ 原子力顕微鏡又は走査トンネル顕微鏡の尖端 ７５ 領域
Claims (38)
- 【請求項１】 互いに隣接して配置された少なくとも１
つの半導体層と誘電体層とを備え、その誘電体層は、前
記半導体層との境界面の近くに、前記半導体層内に局部
的な半導体表面電位の移動を生ぜしめる局部的に限定さ
れた電荷分布を有することを特徴とするマイクロエレク
トロニック回路構造。 - 【請求項２】 電荷分布内には１〜１００μＣ／ｃｍ2
の大きさの最大電荷蓄積密度が生ずることを特徴とする
請求項１記載のマイクロエレクトロニック回路構造。 - 【請求項３】 半導体層はドープされていることを特徴
とする請求項１又は２記載のマイクロエレクトロニック
回路構造。 - 【請求項４】 電荷分布は半導体層との境界面に対して
平行な平面内では不均一であり、それにより半導体層の
表面の限定された領域内に局部的な半導体表面電位の移
動が生ぜしめられることを特徴とする請求項１乃至３の
１つに記載のマイクロエレクトロニック回路構造。 - 【請求項５】 誘電体層の表面上に少なくとも１つのゲ
ート電極が配置され、このゲート電極を介して半導体層
内の局部的な半導体表面電位の移動を制御可能であるこ
とを特徴とする請求項１乃至４の１つに記載のマイクロ
エレクトロニック回路構造。 - 【請求項６】 誘電体層は強誘電性材料を含み、電荷分
布はその強誘電性材料の分極によって実現されることを
特徴とする請求項１乃至５の１つに記載のマイクロエレ
クトロニック回路構造。 - 【請求項７】 誘電体層はＢａＴｉＯ3 、Ｐｂ（Ｚｒ、
Ｔｉ）Ｏ3 又は（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 ）
から成る少なくとも１つのアモルファス又は多結晶層を
含むことを特徴とする請求項６記載のマイクロエレクト
ロニック回路構造。 - 【請求項８】 電荷分布は負及び／又は正の電荷キャリ
ヤを含むことを特徴とする請求項１乃至５の１つに記載
のマイクロエレクトロニック回路構造。 - 【請求項９】 誘電体層は３つの層を備えた層列を含
み、その第１層は半導体層に直接隣接して配置され、そ
の第１層には第２層が、第２層には第３層がそれぞれ直
接隣接して配置され、前記第２層は前記第１層及び第３
層より大きい電荷キャリヤ捕獲断面積を有し、前記第１
層及び第３層は前記第２層からの電荷キャリヤ流出に対
する電位障壁を形成し、前記第１層の厚みは前記第２層
内に捕獲された電荷キャリヤの電荷分布が前記半導体層
内に局部的な半導体表面電位の移動を生ぜしめるように
調整されていることを特徴とする請求項８記載のマイク
ロエレクトロニック回路構造。 - 【請求項１０】 第１層と第３層とはＳｉＯ2 を含み、
第２層はＳｉ3 Ｎ4又はＡｌ2 Ｏ3 を含むことを特徴と
する請求項９記載のマイクロエレクトロニック回路構
造。 - 【請求項１１】 第１層は３〜１０ｎｍの範囲の厚みを
有し、第２層は３〜１０ｎｍの範囲の厚みを有し、第３
層は３〜１０ｎｍの範囲の厚みを有することを特徴とす
る請求項１０記載のマイクロエレクトロニック回路構
造。 - 【請求項１２】 誘電体層内には、電荷分布を形成する
ために、誘電体層のその他の部分よりも高い電荷キャリ
ヤ捕獲断面積を有して電荷キャリヤで占められた擾乱個
所が配設されていることを特徴とする請求項８乃至１１
の１つに記載のマイクロエレクトロニック回路構造。 - 【請求項１３】 擾乱個所はタングステンのドーピング
によって実現されることを特徴とする請求項１２記載の
マイクロエレクトロニック回路構造。 - 【請求項１４】 半導体層は単結晶シリコンから構成さ
れることを特徴とする請求項１乃至１３の１つに記載の
マイクロエレクトロニック回路構造。 - 【請求項１５】 半導体層はＳＯＩ基板の一部分である
ことを特徴とする請求項１４記載のマイクロエレクトロ
ニック回路構造。 - 【請求項１６】 半導体層の表面上へ誘電体層が設けら
れ、この誘電体層内には前記半導体層との境界面の近く
に、半導体層内に局部的な半導体表面電位の移動を生ぜ
しめる電荷分布が作られることを特徴とするマイクロエ
レクトロニック回路構造の製造方法。 - 【請求項１７】 誘電体層内の電荷分布は半導体層との
境界面に対して平行な平面内では不均一であり、それに
より半導体層の表面の限定された領域内への局部的な半
導体表面電位の移動が生ぜしめられることを特徴とする
請求項１６記載の方法。 - 【請求項１８】 １〜１００μＣ／ｃｍ2 の大きさの最
大電荷蓄積密度を有する電荷分布が作られることを特徴
とする請求項１６又は１７記載の方法。 - 【請求項１９】 誘電体層の表面上にゲート電極が設け
られ、このゲート電極を介して半導体層内の局部的な半
導体表面電位の移動を制御可能であることを特徴とする
請求項１６乃至１８の１つに記載の方法。 - 【請求項２０】 電荷分布を作るために誘電体層の表面
は金属を含む物質によって覆われ、正金属イオンが局部
的電界の印加によって誘電体層内へ打ち込まれることを
特徴とする請求項１６乃至１９の１つに記載の方法。 - 【請求項２１】 金属を含む物質は局部的に堆積させら
れることを特徴とする請求項２０記載の方法。 - 【請求項２２】 正金属イオンが誘電体層内へ半導体層
との境界面のところまで全面に亘ってもたらされ、局部
的電界の印加によって半導体層との境界面における正電
荷キャリヤが局部的に除去されることを特徴とする請求
項１６乃至１９の１つに記載の方法。 - 【請求項２３】 局部的電界は、金属イオンを打ち込む
べき個所での誘電体層の表面上へ向けられた金属尖端
と、半導体層との間に電圧が印加されることによって作
られることを特徴とする請求項２０乃至２２の１つに記
載の方法。 - 【請求項２４】 金属尖端は１ｎｍ〜２０ｎｍの半径を
有し、前記金属尖端は誘電体層の表面から０ｎｍ〜１０
ｎｍの距離に配置され、電圧の大きさは１０5 Ｖ／ｃｍ
〜１０7 Ｖ／ｃｍであることを特徴とする請求項２３記
載の方法。 - 【請求項２５】 金属イオンは回路構造の動作温度より
も高い温度で打ち込まれることを特徴とする請求項２０
乃至２４の１つに記載の方法。 - 【請求項２６】 金属としてカリウム、ルビジウム又は
セシウムが使用されることを特徴とする請求項２０乃至
２５の１つに記載の方法。 - 【請求項２７】 電荷分布は局部的電子ビーム、イオン
ビーム又は光子ビームを使用することによって作られる
ことを特徴とする請求項１６乃至１９の１つに記載の方
法。 - 【請求項２８】 電荷分布はマスク式イオン注入によっ
て作られることを特徴とする請求項１６乃至１９の１つ
に記載の方法。 - 【請求項２９】 誘電体層内には、電荷キャリヤ注入に
よって荷電された電荷キャリヤトラップが形成されるこ
とを特徴とする請求項１６乃至１９の１つに記載の方
法。 - 【請求項３０】 誘電体層は３つの隣接する層から形成
され、中央層は両外側層より大きい電荷キャリヤ捕獲断
面積を有し、前記両外側層は前記中央層からの電荷キャ
リヤ流出に対する障壁を形成することを特徴とする請求
項２９記載の方法。 - 【請求項３１】 外側層はＳｉＯ2 から形成され、中央
層はＳｉ3 Ｎ4 又はＡｌ2 Ｏ3 から形成され、前記外側
層及び中央層はそれぞれ高々１０ｎｍの厚みに形成さ
れ、半導体層に接する外側層は少なくとも３ｎｍの厚み
に形成されることを特徴とする請求項３０記載の方法。 - 【請求項３２】 電荷キャリヤトラップはドーピングに
よって形成されることを特徴とする請求項２９乃至３１
の１つに記載の方法。 - 【請求項３３】 電荷キャリヤトラップはタングステン
の注入によって形成されることを特徴とする請求項３２
記載の方法。 - 【請求項３４】 誘電体層を作るために少なくとも１つ
の強誘電性層が作られ、その強誘電性層が局部的に分極
されることを特徴とする請求項１６乃至１９の１つに記
載の方法。 - 【請求項３５】 強誘電性層は誘電体層の表面上へ向け
られた金属尖端を用いて分極されることを特徴とする請
求項３４記載の方法。 - 【請求項３６】 強誘電性層はＢａＴｉＯ3 、Ｐｂ（Ｚ
ｒ、Ｔｉ）Ｏ3 又は（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ
3 ）から成るアモルファス又は多結晶層から形成される
ことを特徴とする請求項３４又は３５記載の方法。 - 【請求項３７】 半導体層は単結晶シリコンから形成さ
れることを特徴とする請求項１６乃至３６の１つに記載
の方法。 - 【請求項３８】 半導体層はＳＯＩ基板の一部分である
ことを特徴とする請求項３７記載の方法。
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|---|---|
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| Country | Link |
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| EP (1) | EP0631322B1 (ja) |
| JP (1) | JP3683292B2 (ja) |
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- 1993-05-19 DE DE4316855A patent/DE4316855C1/de not_active Expired - Fee Related
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