JPH08288505A - クーロンブロッケード素子およびその製造方法 - Google Patents
クーロンブロッケード素子およびその製造方法Info
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- JPH08288505A JPH08288505A JP7094790A JP9479095A JPH08288505A JP H08288505 A JPH08288505 A JP H08288505A JP 7094790 A JP7094790 A JP 7094790A JP 9479095 A JP9479095 A JP 9479095A JP H08288505 A JPH08288505 A JP H08288505A
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- B—PERFORMING OPERATIONS; TRANSPORTING
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Abstract
(57)【要約】
【目的】 0次元的な電子(正孔)を小さなサイズで閉
じ込め、高温でも十分動作できるクーロンブロッケード
素子を得る。 【構成】 上下を絶縁膜2、4で挟まれたシリコン層1
の側壁に、絶縁膜5を介して微小電極9を有し、その片
脇または両脇の近傍まで導電性シリコン層6を有する構
造とする。
じ込め、高温でも十分動作できるクーロンブロッケード
素子を得る。 【構成】 上下を絶縁膜2、4で挟まれたシリコン層1
の側壁に、絶縁膜5を介して微小電極9を有し、その片
脇または両脇の近傍まで導電性シリコン層6を有する構
造とする。
Description
【0001】
【産業上の利用分野】本発明は、単電子(あるいは正
孔)の帯電効果を利用した半導体装置であるクーロンブ
ロッケード素子およびその製造方法に関するものであ
る。
孔)の帯電効果を利用した半導体装置であるクーロンブ
ロッケード素子およびその製造方法に関するものであ
る。
【0002】
【従来の技術】クーロンブロッケード素子は、従来、主
に化合物半導体のヘテロ構造に形成される2次元電子ガ
スを、その上に作製した電極などによる電界で島状に閉
じ込め、島間で電子をトンネルさせる構造によって形成
されていた。この構造では電子を島状に閉じ込める際に
緩やかなポテンシャルで閉じ込めるので、液体窒素温度
(77K)や室温(300K)で動作させることを考え
ると、閉じ込めのサイズが小さくならないことや、閉じ
込めポテンシャルの絶対値が不足しているという問題が
ある。
に化合物半導体のヘテロ構造に形成される2次元電子ガ
スを、その上に作製した電極などによる電界で島状に閉
じ込め、島間で電子をトンネルさせる構造によって形成
されていた。この構造では電子を島状に閉じ込める際に
緩やかなポテンシャルで閉じ込めるので、液体窒素温度
(77K)や室温(300K)で動作させることを考え
ると、閉じ込めのサイズが小さくならないことや、閉じ
込めポテンシャルの絶対値が不足しているという問題が
ある。
【0003】これに対し、化合物半導体によるヘテロ構
造を部分的にエッチングしてその側壁を露出させ、露出
した側壁に電極を形成するという方法が提案されてい
る。この方法によれば、2次元電子系に対して1方向に
ついては強い閉じ込めが達成でき、1次元電子系を形成
することが可能であり、これを以下に側壁電極法とい
う。しかし、上記方法を用いただけでは、クーロンブロ
ッケードに必要な0次元的島状閉じ込めを達成すること
はできない。
造を部分的にエッチングしてその側壁を露出させ、露出
した側壁に電極を形成するという方法が提案されてい
る。この方法によれば、2次元電子系に対して1方向に
ついては強い閉じ込めが達成でき、1次元電子系を形成
することが可能であり、これを以下に側壁電極法とい
う。しかし、上記方法を用いただけでは、クーロンブロ
ッケードに必要な0次元的島状閉じ込めを達成すること
はできない。
【0004】
【発明が解決しようとする課題】上記のように従来の構
造では、電子(正孔)の閉じ込みサイズを十分に小さく
することができず、液体窒素温度以上の温度で動作でき
るようなクーロンブロッケード素子を実現することがで
きなかった。
造では、電子(正孔)の閉じ込みサイズを十分に小さく
することができず、液体窒素温度以上の温度で動作でき
るようなクーロンブロッケード素子を実現することがで
きなかった。
【0005】本発明は、0次元的な電子(正孔)を小さ
いサイズで閉じ込め可能で、高温で十分動作できるクー
ロンブロッケード素子を得ることを目的とする。
いサイズで閉じ込め可能で、高温で十分動作できるクー
ロンブロッケード素子を得ることを目的とする。
【0006】
【課題を解決するための手段】上記目的は、少なくとも
上下を絶縁膜で挟まれたシリコン層の側壁に、絶縁膜を
介して接続する幅が狭い微小電極を有し、その片脇また
は両脇の近傍まで伸びた導電性シリコン層を有する構造
とすることによって達成される。また、上記微小電極の
近傍まで伸びたシリコン層の一方または両方の直上に、
幅が広い電極を設けることによって達成される。または
上記微小電極が互いに隣接した複数個からなる電極群で
あることにより、あるいは、上記絶縁膜で挟まれたシリ
コン層の側壁が、トンネル導電性膜を介して幅が狭い微
小電極を有することによって達成できる。
上下を絶縁膜で挟まれたシリコン層の側壁に、絶縁膜を
介して接続する幅が狭い微小電極を有し、その片脇また
は両脇の近傍まで伸びた導電性シリコン層を有する構造
とすることによって達成される。また、上記微小電極の
近傍まで伸びたシリコン層の一方または両方の直上に、
幅が広い電極を設けることによって達成される。または
上記微小電極が互いに隣接した複数個からなる電極群で
あることにより、あるいは、上記絶縁膜で挟まれたシリ
コン層の側壁が、トンネル導電性膜を介して幅が狭い微
小電極を有することによって達成できる。
【0007】さらに、上記絶縁膜で挟まれたシリコン層
が、SIMOXまたはシリコン酸化膜とシリコン基板の
貼り付けSOI層とすることにより、あるいは、上記シ
リコン層の側壁に形成する絶縁膜が、形成温度を100
0℃以下とする熱酸化膜であることによって、上記目的
は達成される。
が、SIMOXまたはシリコン酸化膜とシリコン基板の
貼り付けSOI層とすることにより、あるいは、上記シ
リコン層の側壁に形成する絶縁膜が、形成温度を100
0℃以下とする熱酸化膜であることによって、上記目的
は達成される。
【0008】
【作用】本発明は、上記従来技術における側壁電極法の
電極を、幅が狭く互いに隣接する微小電極群(1つの微
小電極であってもよい)とし、この微小電極の片脇また
は両脇の近傍にまで伸びた導電性シリコン層、またはこ
れと等価でその上部に幅が広い電極を設けたシリコン層
を有する構造の、クーロンブロッケード素子としたこと
により、上記側壁電極法によって形成された1次元電子
系の長さを、微小電極の長さ程度に短くすることができ
るので、クーロンブロッケード素子に必要な島状閉じ込
めのサイズを小さくすることが可能であり、したがっ
て、島のキャパシタンスが小さくなり、高い温度におけ
るクーロンブロッケード動作を行うことができる。
電極を、幅が狭く互いに隣接する微小電極群(1つの微
小電極であってもよい)とし、この微小電極の片脇また
は両脇の近傍にまで伸びた導電性シリコン層、またはこ
れと等価でその上部に幅が広い電極を設けたシリコン層
を有する構造の、クーロンブロッケード素子としたこと
により、上記側壁電極法によって形成された1次元電子
系の長さを、微小電極の長さ程度に短くすることができ
るので、クーロンブロッケード素子に必要な島状閉じ込
めのサイズを小さくすることが可能であり、したがっ
て、島のキャパシタンスが小さくなり、高い温度におけ
るクーロンブロッケード動作を行うことができる。
【0009】
【実施例】つぎに本発明の実施例を図面とともに説明す
る。図1は本発明によるクーロンブロッケード素子の第
1実施例を示す図で、(a)〜(e)は製造工程図、
(f)は素子平面図、(g)は側壁絶縁膜直下のポテン
シャルを示す図、図2は上記第1実施例の等価回路とコ
ンダクタンス測定結果を示す図、図3は本発明の第3実
施例を示す図で、(a)、(b)は素子平面図、
(c)、(d)はそれぞれ等価回路を示す図、図4は本
発明の第3実施例を示す図で、(a)はサイドゲート1
個の場合、(b)は各微小電極ごとにサイドゲートを有
する場合を示す図、図5は本発明の第4実施例を示す図
で、(a)は素子平面図、(b)は等価回路を示す図、
図6は本発明の第5実施例を示す素子平面図、図7は本
発明の第6実施例を示す図で、(a)は素子平面図、
(b)は等価回路図、図8は本発明の第7実施例を示す
図で、(a)は素子平面図、(b)は等価回路図、図9
は本発明の第8実施例を示す図で、(a)は素子平面
図、(b)は等価回路図、図10は本発明の第9実施例
におけるSi層の厚さとクーロンブロッケード現象の温
度との関係を示す図、図11は本発明の第10実施例を
示す図で、(a)は素子断面図、(b)はコンダクタン
スの測定結果を示す図である。
る。図1は本発明によるクーロンブロッケード素子の第
1実施例を示す図で、(a)〜(e)は製造工程図、
(f)は素子平面図、(g)は側壁絶縁膜直下のポテン
シャルを示す図、図2は上記第1実施例の等価回路とコ
ンダクタンス測定結果を示す図、図3は本発明の第3実
施例を示す図で、(a)、(b)は素子平面図、
(c)、(d)はそれぞれ等価回路を示す図、図4は本
発明の第3実施例を示す図で、(a)はサイドゲート1
個の場合、(b)は各微小電極ごとにサイドゲートを有
する場合を示す図、図5は本発明の第4実施例を示す図
で、(a)は素子平面図、(b)は等価回路を示す図、
図6は本発明の第5実施例を示す素子平面図、図7は本
発明の第6実施例を示す図で、(a)は素子平面図、
(b)は等価回路図、図8は本発明の第7実施例を示す
図で、(a)は素子平面図、(b)は等価回路図、図9
は本発明の第8実施例を示す図で、(a)は素子平面
図、(b)は等価回路図、図10は本発明の第9実施例
におけるSi層の厚さとクーロンブロッケード現象の温
度との関係を示す図、図11は本発明の第10実施例を
示す図で、(a)は素子断面図、(b)はコンダクタン
スの測定結果を示す図である。
【0010】第1実施例 本発明の第1実施例におけるクーロンブロッケード素子
の製造工程を図1の(a)〜(e)に示す。図1(a)
において、1は絶縁膜上のSi層、2は絶縁膜、3は基
板Si、4は上記Si層1上に形成された絶縁膜であ
る。使用するSi層としては、例えば単結晶シリコン基
板中に酸素をイオン注入して酸化膜を形成したSIMO
X(Separated by IM planted Oxygen)や、シリコン酸
化膜とシリコン基板とを張り付けた張り付けウェハ等の
SOI層、あるいは酸化膜上に堆積したpoly−Si
層などである。まず最初に絶縁膜4を図1(b)のよう
に加工する。つぎに上記絶縁膜4をマスクにして上層シ
リコン層1を(c)に示すようにエッチングして、側壁
を露出させる。上記側壁には(d)に示すように酸化膜
等の絶縁膜5を薄く形成する。このとき側壁に形成する
絶縁膜5は、電界が薄い絶縁膜の方に強くかかり、薄い
絶縁膜近傍の狭い領域に電子を閉じ込めることができる
ため、最初に形成した絶縁膜の厚さより薄いことが望ま
しい。つづいて、上記側壁を覆うようにpoly−Si
等の導電性物質6を(e)のように堆積し、各電極を加
工する。加工後の平面図を図1(f)に示すが、図示し
たのは両脇電極7および8の他に微小電極9が1個の場
合である。ここで、島の大きさはLx×Ly×tSiで決ま
り、島が小さい方が高い温度でクーロンブロッケードが
観測できるため、微小電極9における側壁からの長さL
xはできるだけ短いことが望ましい。ただし、両脇電極
7および8の長さは長くてもよい。つぎに、ソース1
0、ドレイン11領域を活性化するが、このとき上記両
脇電極7および8の内側の部分12が活性化されないよ
うにマスクしておく必要がある。あるいは、ソース1
0、ドレイン11を活性化したのちに、各電極を分離す
るのも一方法である。このようにして作られた素子で
は、微小電極9に電圧を加えることにより、図1(f)
に示す微小電極9のLx×Ly領域の下のSi層1に微小
島が形成される。この微小島の大きさは、Si層膜厚t
Si、微小電極長Lxおよび微小電極幅Lyにより規定され
る。さらに両脇電極7および8に電圧を加えると、上記
微小島近傍までチャネルが開き、ソース10とドレイン
11の間に電流が流れるようになる。
の製造工程を図1の(a)〜(e)に示す。図1(a)
において、1は絶縁膜上のSi層、2は絶縁膜、3は基
板Si、4は上記Si層1上に形成された絶縁膜であ
る。使用するSi層としては、例えば単結晶シリコン基
板中に酸素をイオン注入して酸化膜を形成したSIMO
X(Separated by IM planted Oxygen)や、シリコン酸
化膜とシリコン基板とを張り付けた張り付けウェハ等の
SOI層、あるいは酸化膜上に堆積したpoly−Si
層などである。まず最初に絶縁膜4を図1(b)のよう
に加工する。つぎに上記絶縁膜4をマスクにして上層シ
リコン層1を(c)に示すようにエッチングして、側壁
を露出させる。上記側壁には(d)に示すように酸化膜
等の絶縁膜5を薄く形成する。このとき側壁に形成する
絶縁膜5は、電界が薄い絶縁膜の方に強くかかり、薄い
絶縁膜近傍の狭い領域に電子を閉じ込めることができる
ため、最初に形成した絶縁膜の厚さより薄いことが望ま
しい。つづいて、上記側壁を覆うようにpoly−Si
等の導電性物質6を(e)のように堆積し、各電極を加
工する。加工後の平面図を図1(f)に示すが、図示し
たのは両脇電極7および8の他に微小電極9が1個の場
合である。ここで、島の大きさはLx×Ly×tSiで決ま
り、島が小さい方が高い温度でクーロンブロッケードが
観測できるため、微小電極9における側壁からの長さL
xはできるだけ短いことが望ましい。ただし、両脇電極
7および8の長さは長くてもよい。つぎに、ソース1
0、ドレイン11領域を活性化するが、このとき上記両
脇電極7および8の内側の部分12が活性化されないよ
うにマスクしておく必要がある。あるいは、ソース1
0、ドレイン11を活性化したのちに、各電極を分離す
るのも一方法である。このようにして作られた素子で
は、微小電極9に電圧を加えることにより、図1(f)
に示す微小電極9のLx×Ly領域の下のSi層1に微小
島が形成される。この微小島の大きさは、Si層膜厚t
Si、微小電極長Lxおよび微小電極幅Lyにより規定され
る。さらに両脇電極7および8に電圧を加えると、上記
微小島近傍までチャネルが開き、ソース10とドレイン
11の間に電流が流れるようになる。
【0011】このときの上記側壁絶縁膜5の近傍におけ
るSi層のソース、ドレイン方向のバンドは、図1
(g)に示すような形になる。すなわち、両脇電極7、
8と微小電極9の近傍ではバンドは下に曲げられ、ここ
に電子(または正孔)が励起される。一方、各電極間は
バンドが曲がらないのでこの部分が障壁となり、島状閉
じ込めが完成する。したがって、ソース、ドレイン間の
電流はこの微小島を介することになるので、クーロンブ
ロッケードの特性を示す。なお、電極加工後に上記未活
性化領域12のシリコン層を熱酸化等により薄層化して
おくと、各電極間の障壁に2次元的閉じ込め障壁が加味
され、より強い閉じ込めを達成することができる。
るSi層のソース、ドレイン方向のバンドは、図1
(g)に示すような形になる。すなわち、両脇電極7、
8と微小電極9の近傍ではバンドは下に曲げられ、ここ
に電子(または正孔)が励起される。一方、各電極間は
バンドが曲がらないのでこの部分が障壁となり、島状閉
じ込めが完成する。したがって、ソース、ドレイン間の
電流はこの微小島を介することになるので、クーロンブ
ロッケードの特性を示す。なお、電極加工後に上記未活
性化領域12のシリコン層を熱酸化等により薄層化して
おくと、各電極間の障壁に2次元的閉じ込め障壁が加味
され、より強い閉じ込めを達成することができる。
【0012】本実施例による素子の回路図を図2(a)
に示す。ここに、VaおよびVbは両脇電極7および8の
電圧、V1は微小電極9の電圧を表わしている。ここで
ソース・ドレイン電流(またはコンダクタンス)を、微
小電極電圧V1を掃引しながら測定すると振動構造が現
われることは知られており、この回路(正確には両脇の
トランジスタを除いた部分)はSET(single electro
n transistor)といわれている。この素子の特性を図2
(b)に示す。図においてはVa、Vb、V1を同電位に
して掃引しており、横軸Vで表わされている。縦軸はソ
ース・ドレイン間のコンダクタンスである。この素子の
Si膜厚は5nm、微小電極幅Lyは30nm、微小電
極長Lxは30nm、電極の間隔は20nmである。2
0Kの温度でも明瞭な振動構造が観測されており、クー
ロンブロッケード効果が高温でも発現していることを示
している。ここで、微小電極9の加工サイズをさらに小
さくすれば、より高温における効果の発現が可能である
ことはいうまでもない。また、上記振動構造はV1とV
a、Vbの電圧関係を変えることにより左右にシフトさせ
ることができる。
に示す。ここに、VaおよびVbは両脇電極7および8の
電圧、V1は微小電極9の電圧を表わしている。ここで
ソース・ドレイン電流(またはコンダクタンス)を、微
小電極電圧V1を掃引しながら測定すると振動構造が現
われることは知られており、この回路(正確には両脇の
トランジスタを除いた部分)はSET(single electro
n transistor)といわれている。この素子の特性を図2
(b)に示す。図においてはVa、Vb、V1を同電位に
して掃引しており、横軸Vで表わされている。縦軸はソ
ース・ドレイン間のコンダクタンスである。この素子の
Si膜厚は5nm、微小電極幅Lyは30nm、微小電
極長Lxは30nm、電極の間隔は20nmである。2
0Kの温度でも明瞭な振動構造が観測されており、クー
ロンブロッケード効果が高温でも発現していることを示
している。ここで、微小電極9の加工サイズをさらに小
さくすれば、より高温における効果の発現が可能である
ことはいうまでもない。また、上記振動構造はV1とV
a、Vbの電圧関係を変えることにより左右にシフトさせ
ることができる。
【0013】第2実施例 第1実施例における微小電極の数を増すと各微小島のト
ンネル容量が実質低減でき、さらに高い温度におけるク
ーロンブロッケード効果を実現することができる。ある
いはまた、各微小島から微小島への電子の移動を、各微
小電極に印加する電圧によって制御することができる。
上記のように微小電極の数を増した素子を本発明の第2
実施例として図3に示すが、図3(a)および(b)は
微小電極9が2個および3個の場合の素子平面図を示
し、(c)および(d)は上記素子のそれぞれの等価回
路を示している。
ンネル容量が実質低減でき、さらに高い温度におけるク
ーロンブロッケード効果を実現することができる。ある
いはまた、各微小島から微小島への電子の移動を、各微
小電極に印加する電圧によって制御することができる。
上記のように微小電極の数を増した素子を本発明の第2
実施例として図3に示すが、図3(a)および(b)は
微小電極9が2個および3個の場合の素子平面図を示
し、(c)および(d)は上記素子のそれぞれの等価回
路を示している。
【0014】例えば、各微小島と微小電極との間の容量
が各微小島間のトンネル容量に比べて十分小さいとき
は、n個の同等な微小電極を並べることにより、クーロ
ンブロッケードが観測できる温度は、第1実施例に示し
た構造のn倍にすることができる。図3(e)は測定温
度を77Kに固定し、微小電極の数を1〜3個に変化さ
せた場合の、ソース・ドレインコンダクタンスの電極電
圧依存性である。この図では全べて電極を同電位にとっ
て変化させているが、微小電極の数を増すとSET振動
がより明瞭になることがわかる。
が各微小島間のトンネル容量に比べて十分小さいとき
は、n個の同等な微小電極を並べることにより、クーロ
ンブロッケードが観測できる温度は、第1実施例に示し
た構造のn倍にすることができる。図3(e)は測定温
度を77Kに固定し、微小電極の数を1〜3個に変化さ
せた場合の、ソース・ドレインコンダクタンスの電極電
圧依存性である。この図では全べて電極を同電位にとっ
て変化させているが、微小電極の数を増すとSET振動
がより明瞭になることがわかる。
【0015】また、上記微小電極を2個とし、図3
(c)の両微小電極の電圧V1およびV2を、適当な位
相差をもって周期的に変化させることにより、ソースか
らドレインへ電子(正孔)を1づつ移動させることがで
きる。この回路はポンプと呼ばれ、電流標準として用い
ることができる。さらに、上記微小電極を3個にし、図
3(d)の中央にある微小電極の電圧V2を、適当な振
幅で周期的に変化させることにより、ソースからドレイ
ンへ1周期で電子(正孔)を1個づつ移動させることが
できる。この回路はターンスタイルと呼ばれ、電流標準
として用いることができる。
(c)の両微小電極の電圧V1およびV2を、適当な位
相差をもって周期的に変化させることにより、ソースか
らドレインへ電子(正孔)を1づつ移動させることがで
きる。この回路はポンプと呼ばれ、電流標準として用い
ることができる。さらに、上記微小電極を3個にし、図
3(d)の中央にある微小電極の電圧V2を、適当な振
幅で周期的に変化させることにより、ソースからドレイ
ンへ1周期で電子(正孔)を1個づつ移動させることが
できる。この回路はターンスタイルと呼ばれ、電流標準
として用いることができる。
【0016】第3実施例 第2実施例に示した素子にサイドゲートを設けた第3実
施例を図4に示す。図4(a)および(b)に示すよう
に微小電極9の横に相対してサイドゲートを設けること
により、素子の特性をコントロールすることができる。
(a)は3個の微小電極に対して1個のサイドゲートを
相対して設けた場合である。微小電極に電圧を印加した
ときに生じる島は、チャネルに垂直な方向については微
小電極長Lxにより規定されるが、サイドゲートに微小
電極とは逆の極性の電圧を印加することにより、Lxで
規定される島の大きさをさらに縮めることができる。ま
た、(b)に示すように、各微小電極ごとにサイドゲー
トを設けると、微小電極の大きさのばらつきに起因する
素子特性のばらつきを、それぞれのサイドゲートによっ
て補正することができる。
施例を図4に示す。図4(a)および(b)に示すよう
に微小電極9の横に相対してサイドゲートを設けること
により、素子の特性をコントロールすることができる。
(a)は3個の微小電極に対して1個のサイドゲートを
相対して設けた場合である。微小電極に電圧を印加した
ときに生じる島は、チャネルに垂直な方向については微
小電極長Lxにより規定されるが、サイドゲートに微小
電極とは逆の極性の電圧を印加することにより、Lxで
規定される島の大きさをさらに縮めることができる。ま
た、(b)に示すように、各微小電極ごとにサイドゲー
トを設けると、微小電極の大きさのばらつきに起因する
素子特性のばらつきを、それぞれのサイドゲートによっ
て補正することができる。
【0017】第4実施例 本発明の第4実施例として電極を加工した場合の例を図
5に示す。図5(a)に示すA〜Fのように電極をそれ
ぞれ加工すれば、SET回路を2つ重ねてCMOSタイ
プのインバータを作製することができる。このときの等
価回路を図5(b)に示す。上記実施例は微小電極群の
両脇に幅広電極を設ける構造を示したが、これは微小島
近傍に電極として振舞う電子系を作りたいためであり、
微小島近傍に低抵抗なシリコンを形成できれば、必ずし
も必要であるというわけではない。つぎに示す第4実施
例のように、脇の幅広電極が1個あるいは0個であって
も動作可能である。
5に示す。図5(a)に示すA〜Fのように電極をそれ
ぞれ加工すれば、SET回路を2つ重ねてCMOSタイ
プのインバータを作製することができる。このときの等
価回路を図5(b)に示す。上記実施例は微小電極群の
両脇に幅広電極を設ける構造を示したが、これは微小島
近傍に電極として振舞う電子系を作りたいためであり、
微小島近傍に低抵抗なシリコンを形成できれば、必ずし
も必要であるというわけではない。つぎに示す第4実施
例のように、脇の幅広電極が1個あるいは0個であって
も動作可能である。
【0018】第5実施例 本発明の第5実施例は、図6に示すように微小電極9と
サイドゲート(サイドゲートはなくてもよい)を加工で
つくったのち、これを覆うように絶縁膜等を堆積し、図
5に示す太線の内側を残すように加工する。その後にイ
オン注入等でソース・ドレイン領域を活性化すればクー
ロンブロッケード構造ができる。このときのトンネル障
壁は、ソースおよびドレインと島間の空乏領域になる。
図6は最も単純な、微小島が1個のSET構造を示した
が、この方法により、前記または以降に記載する多数微
小島SET、ポンプ、ターンスタイル、CMOSタイプ
インバータ、メモリー等を作製できることはいうまでも
ない。
サイドゲート(サイドゲートはなくてもよい)を加工で
つくったのち、これを覆うように絶縁膜等を堆積し、図
5に示す太線の内側を残すように加工する。その後にイ
オン注入等でソース・ドレイン領域を活性化すればクー
ロンブロッケード構造ができる。このときのトンネル障
壁は、ソースおよびドレインと島間の空乏領域になる。
図6は最も単純な、微小島が1個のSET構造を示した
が、この方法により、前記または以降に記載する多数微
小島SET、ポンプ、ターンスタイル、CMOSタイプ
インバータ、メモリー等を作製できることはいうまでも
ない。
【0019】第6実施例 本発明の第6実施例は、側壁絶縁膜(図1(d)の5参
照)の膜厚を、島と微小電極間におけるトンネル遷移が
可能なくらい十分に薄くしておき、図7(a)に示すよ
うに微小電極と幅広電極とを隣接して配置する。このよ
うにして2つの電極間に電圧を印加すると、やはりクー
ロンブロッケードの特性が得られる。このときの微小島
に隣接するトンネル障壁は、1つはマクロ島との間にで
きる空乏領域であり、もう1つは微小島と微小電極(ソ
ース)間のトンネル絶縁膜5である。また、図7(a)
のように微小電極近傍にサイドゲートを設けておけば、
等価回路は図7(b)に示すようになり、SETを作る
ことができる。
照)の膜厚を、島と微小電極間におけるトンネル遷移が
可能なくらい十分に薄くしておき、図7(a)に示すよ
うに微小電極と幅広電極とを隣接して配置する。このよ
うにして2つの電極間に電圧を印加すると、やはりクー
ロンブロッケードの特性が得られる。このときの微小島
に隣接するトンネル障壁は、1つはマクロ島との間にで
きる空乏領域であり、もう1つは微小島と微小電極(ソ
ース)間のトンネル絶縁膜5である。また、図7(a)
のように微小電極近傍にサイドゲートを設けておけば、
等価回路は図7(b)に示すようになり、SETを作る
ことができる。
【0020】第7実施例 本発明の第7実施例を図8に示す。図8(a)の素子平
面図に示すように、2つの電極10、11をともに微小
電極にし、これら双方にそれぞれサイドゲート1および
サイドゲート2を設置すれば、等価回路は図8(b)の
ようになりポンプとして動作させることができる。
面図に示すように、2つの電極10、11をともに微小
電極にし、これら双方にそれぞれサイドゲート1および
サイドゲート2を設置すれば、等価回路は図8(b)の
ようになりポンプとして動作させることができる。
【0021】第8実施例 本発明の第8実施例を図9に示す。図9(a)の素子平
面図に示すように、1つの微小電極9とこれとは絶縁さ
れた電極と、上記微小電極9に隣接する幅広電極を設け
ることにより、メモリーとしての動作が可能になる。こ
の場合、記憶ノードとなるのは島Aである。等価回路を
図9(b)に示す。島Aへの電荷蓄積はトンネル障壁C
を介して行われる。そしてこの蓄積電荷の変化を隣接し
ている微小島Bを介して流れるSET電流によって検知
する。このとき、サイドゲートはSET電流計の感度を
調整する働きを有しているが、なくても差支えない。ま
た、障壁Dはトンネル導電性であってもかまわない。こ
の場合は電荷蓄積が障壁Cだけでなく、障壁Dを通して
も可能になる。ただし、上記場合には共同トンネル効果
(cotunneling)によって島Aに蓄積された電荷が微小
島Bを通して放電してしまう可能性が生じる。また、島
Aと微小島Bとの間に互いにトンネル可能な微小島群
(1個でもよい)を設けることにより、信頼性を向上さ
せることができる。さらに、上記したように幅広電極
は、イオン注入等で活性化されたシリコン層で置き換え
られることはいうまでもない。
面図に示すように、1つの微小電極9とこれとは絶縁さ
れた電極と、上記微小電極9に隣接する幅広電極を設け
ることにより、メモリーとしての動作が可能になる。こ
の場合、記憶ノードとなるのは島Aである。等価回路を
図9(b)に示す。島Aへの電荷蓄積はトンネル障壁C
を介して行われる。そしてこの蓄積電荷の変化を隣接し
ている微小島Bを介して流れるSET電流によって検知
する。このとき、サイドゲートはSET電流計の感度を
調整する働きを有しているが、なくても差支えない。ま
た、障壁Dはトンネル導電性であってもかまわない。こ
の場合は電荷蓄積が障壁Cだけでなく、障壁Dを通して
も可能になる。ただし、上記場合には共同トンネル効果
(cotunneling)によって島Aに蓄積された電荷が微小
島Bを通して放電してしまう可能性が生じる。また、島
Aと微小島Bとの間に互いにトンネル可能な微小島群
(1個でもよい)を設けることにより、信頼性を向上さ
せることができる。さらに、上記したように幅広電極
は、イオン注入等で活性化されたシリコン層で置き換え
られることはいうまでもない。
【0022】第9実施例 上記各実施例に示したようなクーロンブロッケード素子
を作製するに際し、つぎに示す第9実施例および第10
実施例のような作製法を用いることにより、さらに一層
の高温動作を可能にすることができる。
を作製するに際し、つぎに示す第9実施例および第10
実施例のような作製法を用いることにより、さらに一層
の高温動作を可能にすることができる。
【0023】クーロンブロッケード素子を高温で動作さ
せるためには、Si島をできるだけ小さくする必要があ
る。本発明による素子の場合にこれを決めるのは、Si
膜厚tSi、電極幅Ly、電極長Lxである。このうち、S
i膜厚の下限値はSi層の膜厚均一性により決まる。シ
リコン膜厚を薄くしてゆき、これが膜厚ばらつき程度に
なると島の大きさのばらつきが大きくなり、素子間の特
性ばらつきが大きくなるばかりでなく、チャネル部分が
局所的に絶縁性となり電流が流れなくなってしまう。
せるためには、Si島をできるだけ小さくする必要があ
る。本発明による素子の場合にこれを決めるのは、Si
膜厚tSi、電極幅Ly、電極長Lxである。このうち、S
i膜厚の下限値はSi層の膜厚均一性により決まる。シ
リコン膜厚を薄くしてゆき、これが膜厚ばらつき程度に
なると島の大きさのばらつきが大きくなり、素子間の特
性ばらつきが大きくなるばかりでなく、チャネル部分が
局所的に絶縁性となり電流が流れなくなってしまう。
【0024】張り付けやSIMOX等のSOI基板は、
膜厚のばらつきが小さくこの点ですぐれている。図10
はSiの各膜厚において、クーロンブロッケード現象が
観測される最高温度の素子間ばらつきを、SIMOX−
Si層とpoly−Si層とで比較したものである。図
10からわかるように、poly−Siを用いた場合は
ばらつきが大きい。poly−Si層において膜厚4n
m以下のデータがないのは、膜厚のばらつきのためにチ
ャネルがもはや導通しなくなってしまったためである。
一方、SIMOXを用いた場合は薄いところまで制御性
にすぐれ、したがって高温動作が可能であることを示し
ている。
膜厚のばらつきが小さくこの点ですぐれている。図10
はSiの各膜厚において、クーロンブロッケード現象が
観測される最高温度の素子間ばらつきを、SIMOX−
Si層とpoly−Si層とで比較したものである。図
10からわかるように、poly−Siを用いた場合は
ばらつきが大きい。poly−Si層において膜厚4n
m以下のデータがないのは、膜厚のばらつきのためにチ
ャネルがもはや導通しなくなってしまったためである。
一方、SIMOXを用いた場合は薄いところまで制御性
にすぐれ、したがって高温動作が可能であることを示し
ている。
【0025】第10実施例 本発明の第10実施例を図11に示す。側壁に形成する
絶縁膜を熱酸化膜とし、かつ、その形成温度を1000
℃以下にすると、図11(a)に示すように下側エッジ
のところが応力により酸化速度が減少し、膜厚が薄くな
ってしまう。このため、電極に電圧をかけたときにこの
膜厚が薄い部分に電界が集中し、実際の島寸法よりも遥
かに小さい島を形成することができる。特に電極長方向
には、絶縁膜4の下と側壁絶縁膜5の下の電子系の間に
実効的な障壁が形成されるため、電極長Lxではなく、
それよりも短い空乏層幅Ldで決まる長さに閉じ込める
ことができる。この場合、Ldは電極サイズによらず約
3nmである。
絶縁膜を熱酸化膜とし、かつ、その形成温度を1000
℃以下にすると、図11(a)に示すように下側エッジ
のところが応力により酸化速度が減少し、膜厚が薄くな
ってしまう。このため、電極に電圧をかけたときにこの
膜厚が薄い部分に電界が集中し、実際の島寸法よりも遥
かに小さい島を形成することができる。特に電極長方向
には、絶縁膜4の下と側壁絶縁膜5の下の電子系の間に
実効的な障壁が形成されるため、電極長Lxではなく、
それよりも短い空乏層幅Ldで決まる長さに閉じ込める
ことができる。この場合、Ldは電極サイズによらず約
3nmである。
【0026】図11(b)は側壁酸化膜の酸化温度を、
1050℃と700℃にしたときにおける図1に示した
素子の特性を現わし、700℃で酸化した方が、高い温
度までクーロンブロッケード現象が観測されていること
がわかる。
1050℃と700℃にしたときにおける図1に示した
素子の特性を現わし、700℃で酸化した方が、高い温
度までクーロンブロッケード現象が観測されていること
がわかる。
【0027】
【発明の効果】上記のように本発明によるクーロンブロ
ッケード素子およびその製造方法は、少なくとも上下を
絶縁膜で挟まれたシリコン層の側壁に、絶縁膜を介して
接続する幅が狭い微小電極を有し、その片脇または両脇
の近傍まで伸びた導電性シリコン層を有する構造とし、
上記絶縁膜で挟まれたシリコン層を、SIMOXまたは
シリコン酸化膜とシリコン基板の貼り付けSOI層とす
ることにより、シリコン層の側壁に形成した電極をさら
に小さく加工し、0次元的な電子(正孔)の閉じ込めを
可能とするとともに、その閉じ込めのサイズを十分に小
さくすることができ、高温におけるクーロンブロッケー
ド効果を実現させることができる。さらに多数個の微小
島を直列に並べることが容易なので、SETだけでな
く、ポンプ、ターンスタイル、CMOSタイプインバー
タ、メモリー等の種々の機能を発現させることができ
る。
ッケード素子およびその製造方法は、少なくとも上下を
絶縁膜で挟まれたシリコン層の側壁に、絶縁膜を介して
接続する幅が狭い微小電極を有し、その片脇または両脇
の近傍まで伸びた導電性シリコン層を有する構造とし、
上記絶縁膜で挟まれたシリコン層を、SIMOXまたは
シリコン酸化膜とシリコン基板の貼り付けSOI層とす
ることにより、シリコン層の側壁に形成した電極をさら
に小さく加工し、0次元的な電子(正孔)の閉じ込めを
可能とするとともに、その閉じ込めのサイズを十分に小
さくすることができ、高温におけるクーロンブロッケー
ド効果を実現させることができる。さらに多数個の微小
島を直列に並べることが容易なので、SETだけでな
く、ポンプ、ターンスタイル、CMOSタイプインバー
タ、メモリー等の種々の機能を発現させることができ
る。
【図1】本発明によるクーロンブロッケード素子の第1
実施例を示す図で、(a)〜(e)はその製造工程を示
す図、(f)は素子の平面図、(g)は側壁絶縁膜直下
のポテンシャルを示す図である。
実施例を示す図で、(a)〜(e)はその製造工程を示
す図、(f)は素子の平面図、(g)は側壁絶縁膜直下
のポテンシャルを示す図である。
【図2】上記第1実施例において、(a)は等価回路を
示し、(b)はコンダクタンスの測定結果を示す図であ
る。
示し、(b)はコンダクタンスの測定結果を示す図であ
る。
【図3】本発明の第2実施例を示す図で、(a)および
(b)は微小電極が2および3個の場合の素子平面図、
(c)および(d)は上記(a)、(b)における等価
回路をそれぞれ示す図、(e)はコンダクタンスの測定
結果を示す図である。
(b)は微小電極が2および3個の場合の素子平面図、
(c)および(d)は上記(a)、(b)における等価
回路をそれぞれ示す図、(e)はコンダクタンスの測定
結果を示す図である。
【図4】本発明の第3実施例を示す素子の平面図で、
(a)はサイドゲートが1個の場合を示し、(b)は各
微小電極ごとにサイドゲートを設けた場合を示す図であ
る。
(a)はサイドゲートが1個の場合を示し、(b)は各
微小電極ごとにサイドゲートを設けた場合を示す図であ
る。
【図5】本発明の第4実施例を示す図で、(a)は素子
の平面図、(b)はその等価回路を示す図である。
の平面図、(b)はその等価回路を示す図である。
【図6】本発明の第5実施例を示す素子の平面図であ
る。
る。
【図7】本発明の第6実施例を示す図で、(a)は素子
の平面図、(b)は等価回路を示す図である。
の平面図、(b)は等価回路を示す図である。
【図8】本発明の第7実施例を示す図で、(a)は素子
の平面図、(b)は等価回路を示す図である。
の平面図、(b)は等価回路を示す図である。
【図9】本発明の第8実施例を示す図で、(a)は素子
の平面図、(b)は等価回路を示す図である。
の平面図、(b)は等価回路を示す図である。
【図10】本発明の第9実施例を示し、クーロンブロッ
ケード現象が生じる温度の、Si層の厚さに対する依存
性を示す図である。
ケード現象が生じる温度の、Si層の厚さに対する依存
性を示す図である。
【図11】本発明の第10実施例を示す図で、(a)は
素子の断面構造を示す図、(b)はコンダクタンスの測
定結果を示す図である。
素子の断面構造を示す図、(b)はコンダクタンスの測
定結果を示す図である。
1 シリコン層(絶縁膜上) 2 絶縁膜(基板
上) 4 絶縁膜(シリコン膜上) 5 側壁絶縁膜 6 導電性シリコン層 7、8 幅広電極 9 微小電極
上) 4 絶縁膜(シリコン膜上) 5 側壁絶縁膜 6 導電性シリコン層 7、8 幅広電極 9 微小電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/786 H01L 49/00 Z 49/00 29/78 622
Claims (6)
- 【請求項1】少なくとも上下を絶縁膜で挟まれたシリコ
ン層の側壁に、絶縁膜を介して接続する幅が狭い微小電
極を有し、その片脇または両脇の近傍まで伸びた導電性
シリコン層を有する構造のクーロンブロッケード素子。 - 【請求項2】上記微小電極は、その近傍まで伸びたシリ
コン層の一方または両方の直上に、幅が広い電極を設け
ることを特徴とする請求項1記載のクーロンブロッケー
ド素子。 - 【請求項3】上記微小電極は、互いに隣接した複数個か
らなる電極群であることを特徴とする請求項1または請
求項2記載のクーロンブロッケード素子。 - 【請求項4】上記絶縁膜で挟まれたシリコン層の側壁
は、トンネル導電性膜を介して幅が狭い微小電極を有す
ることを特徴とする請求項1記載のクーロンブロッケー
ド素子。 - 【請求項5】少なくとも上下を絶縁膜で挟まれたシリコ
ン層の側壁に、絶縁膜を介して接続する幅が狭い微小電
極を有し、その片脇または両脇の近傍まで伸びた導電性
シリコン層を有するクーロンブロッケード素子の製造方
法において、上記絶縁膜で挟まれたシリコン層が、SI
MOXまたはシリコン酸化膜とシリコン基板の貼り付け
SOI層であることを特徴とするクーロンブロッケード
素子の製造方法。 - 【請求項6】上記シリコン層の側壁に形成する絶縁膜
は、形成温度が1000℃以下の熱酸化膜であることを
特徴とする請求項5記載のクーロンブロッケード素子の
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7094790A JPH08288505A (ja) | 1995-04-20 | 1995-04-20 | クーロンブロッケード素子およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7094790A JPH08288505A (ja) | 1995-04-20 | 1995-04-20 | クーロンブロッケード素子およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08288505A true JPH08288505A (ja) | 1996-11-01 |
Family
ID=14119882
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7094790A Pending JPH08288505A (ja) | 1995-04-20 | 1995-04-20 | クーロンブロッケード素子およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08288505A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11150261A (ja) * | 1997-11-19 | 1999-06-02 | Toshiba Corp | 電子機能素子 |
JP2018078179A (ja) * | 2016-11-09 | 2018-05-17 | 日本電信電話株式会社 | 単一電荷デバイスおよびエラー測定方法ならびにエラー訂正方法 |
-
1995
- 1995-04-20 JP JP7094790A patent/JPH08288505A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11150261A (ja) * | 1997-11-19 | 1999-06-02 | Toshiba Corp | 電子機能素子 |
JP2018078179A (ja) * | 2016-11-09 | 2018-05-17 | 日本電信電話株式会社 | 単一電荷デバイスおよびエラー測定方法ならびにエラー訂正方法 |
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