JP3164300B2 - 単一電子素子およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば単一電子電
荷計や単一電子トランジスタのような単一電子素子およ
びその製造方法に関する。

【０００２】

【従来の技術】単一電子素子の構成要素である微小なト
ンネル接合を作成するには精密なリソグラフィ技術が不
可欠である。従来、金属系の材料を用いた微小なトンネ
ル接合を形成するためのリソグラフィ技術として最も一
般的に使用されているものに、図８に示す懸架マスクを
用いた２重蒸着法がある。ここで、（ａ）は蒸着の様子
を示す斜視図であり、（ｂ）は蒸着により形成されたト
ンネル接合を示す断面図である。この方法によれば、図
８（ａ）に示すように、基板４１の上に２個のスペーサ
４２を配置し、その上に懸架マスク４３を載せる。懸架
マスク４３はその両端の近傍のみがスペーサ４２の上に
載っており、中央部などは空間を挟んで基板４１に対向
している。そして、まず矢印の方向（例えば基板４１
の垂直方向）から第１金属膜の蒸着を行い、その金属膜
を酸化させて酸化膜を形成した後、次に角度を変えて矢
印の方向から第２金属膜の蒸着を行う。

【０００３】このようにすると、図８（ｂ）に示すよう
に、基板４１上に第１金属膜４４が形成される。この
時、懸架マスク４３の下の領域には第１金属膜４４が蒸
着されないので、第１金属膜４４の中央部に側壁面が形
成される。次に、第１金属膜４４の表面および側壁面に
酸化膜４５が形成される。さらに、酸化膜４５の上に第
２金属膜４６が形成される。この時、蒸着方向が異なる
ため、第２金属膜４６においてはその側壁面が形成され
る位置が変わる。第１金属膜４４の側壁面に形成された
酸化膜４５の部分に微小なトンネル接合４７が形成され
る。

【０００４】このようにマスクを固定し蒸着方向を変え
て微小なトンネル接合を形成する代わりに、蒸着方向は
垂直方向に固定し、マスクを水平方向に移動させて微小
なトンネル接合を形成する方法も知られている。最も単
純な単一電子素子である２つのトンネル接合を有する単
一電子トランジスタを例にとり、そのマスクパタンおよ
び形成工程を示す。図９（ａ）はマスクのパターンであ
る。マスク５１には孔５１ａが３個空けてある。このマ
スク５１を用いて、まず、図９（ｂ）のような第１金属
膜５２を成膜する。第１金属膜の酸化処理後、成膜位置
を横方向にずらして第２金属膜５３を成膜する。このよ
うにすると、図９（ｃ）のように、第１金属膜５２と第
２金属膜５３が重なった部分に、２つのトンネル接合５
６ａ、５６ｂと島５５よりなる単一電子トランジスタが
構成される。ここで島とはトンネル接合により外部電極
（ここではリード電極５４ａ、５４ｂ）に接続された孤
立した電極を意味する。なお、ここではゲート電極は省
略してある。

【０００５】

【発明が解決しようとする課題】図９に示した方法で
は、図９（ｃ）から明らかなように、最終的に成膜され
た素子は２重のパターンを有し、その内半分程度は不要
で余計な副産物である。そのような意味で、従来の２重
蒸着法による素子形成方法では、素子の集積度を上げる
ことが自ずと制限されていた。そして、図９（ａ）のマ
スクパターンも実際に必要な素子の大きさより余計な面
積をとる事を余儀なくされている。また、図８に示した
２重蒸着法では、成膜角度により素子の作られる向きが
一義的に決まってしまうので、回路設計の自由度が制限
されている。その意味でも集積回路の製造には適してい
ない。また懸架マスクの作成手順も煩雑であった。した
がって、本発明の目的は、このような問題点を解決した
単一電子素子およびその製造方法を提供することにあ
る。

【０００６】

【課題を解決する手段】前記本発明の課題は、基板の凸
部上に配置された島と、少なくとも前記島の側面に形成
された電気絶縁膜を介してリード電極に接続されている
構造を有する単一電子素子であって、前記リード電極が
前記電気絶縁膜を挟んで上下二層の導電膜を備えること
を特徴とする単一電子素子により解決される。また、前
記本発明の課題は、基板上に凸部を形成する工程と、前
記基板上に第１の導電膜を形成する工程と、前記第１の
導電膜上に第１の電気絶縁膜を形成する工程と、前記第
１の電気絶縁膜上に第２の導電膜を形成する工程と、前
記第２の導電膜上に第２の電気絶縁膜を形成する工程と
を備えることを特徴とする単一電子素子の製造方法によ
り解決される。本発明に係る単一電子素子は、従来の単
一電子素子と比較して、実効面積が小さいため集積回路
の作成に好適である。

【０００７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。 （第１の実施の形態）図１および図２は本発明の第１の
実施の形態を示す図である。ここで、図１は単一電子電
荷計の成膜プロセスの断面図であり、図２は図１の成膜
プロセスの途中および終了後の斜視図である。

【０００８】まず、図１（ａ）に示すように、第１レジ
スト１１をマスクとして基板１をエッチングし、高さｈ
の基板凸部１ａを形成する。図２（ａ）は図１（ａ）に
対応する斜視図である。ここで、第１レジスト１１は線
状のパターンに形成されている。この線の幅は、数々の
リソグラフィー技術で単一電子素子に必要な例えば数十
ｎｍの微細な寸法である。次に、図１（ｂ）に示すよう
に、基板１の全面に基板１に垂直な方向から第１導電膜
２を厚さがＴ１になるように成膜する。この成膜処理は
真空蒸着装置などの真空成膜装置により行う。第１導電
膜の種類は良質な酸化膜が成長しやすい金属性膜が望ま
しい。例えば、アルミニウム、ドープされたポリシリコ
ンなどが典型的な金属性膜の例である。

【０００９】次いで、図１（ｃ）に示すように、前述し
た真空成膜装置と同一の真空成膜装置中で酸素分圧など
の制御によって第１導電膜２の表面を所望の厚さ酸化さ
せ、第１酸化膜３を形成する。ここで、所望の厚さは
０．７〜２ｎｍ程度であり、典型的には約１ｎｍであ
る。この時、図１（ｂ）で基板凸部１ａの側壁に付着し
た第１導電膜２の部分は全て酸化され絶縁体と化す。そ
のため所要の酸化膜の厚さをｔ１とすると（これは下記
のようにトンネル障壁となるので大事な設計パラメータ
である）、側壁に付着した第１酸化膜３の厚さもその程
度が上限である。側壁に付着した第１酸化膜２の厚さは
成膜条件で制御できる。側壁に付着した第１酸化膜３の
厚さの上限は約ｔ１であり、それと第１導電膜２の膜厚
Ｔとの比ｔ１／Ｔ１は、例えば第１導電膜２の成膜時の
蒸着源の大きさＤと蒸着源と基板の距離Ｌの比Ｄ／Ｌに
等しい。 したがって、 Ｄ・Ｔ１／Ｌ＞ｔ１ という条件で成膜すれば、これは達成出来る。

【００１０】次に、図１（ｄ）に示すように、第１酸化
膜３の上に第２導電膜４を成膜する。この時、第１酸化
膜３の側壁に付着した第２導電膜４の部分の厚さｔ２も
前記のように制御する。次いで、図１（ｅ）に示すよう
に、第２導電膜４の表面を酸化させて第２酸化膜５を形
成し、成膜プロセスが終了する。この時、側壁に付着し
た第２導電膜４の部分は全て酸化されたものとする。ま
た、以上のプロセスにおいて、 Ｔ１＜ｈ 、Ｔ１＋Ｔ２＞ｈ という条件を満たすように成膜する。

【００１１】次に、図１（ｆ）に示すように、第２酸化
膜５の上に第２レジスト１２を塗布する。図２（ｂ）は
図１（ｆ）に対応する斜視図である。第２レジスト１２
のパターンは、第１レジスト１１のパターンと交差する
ように配置される。その後、エッチングにより不要な部
分（第２レジスト１２が形成されていない部分）を取り
除き、第２レジスト１２を除去することで、図２（ｃ）
に示すような構造を有する素子を得ることができる。

【００１２】これは単一電子電荷計であり、微細な島８
と、二つのトンネル接合９ａ、９ｂを介して島８に接続
された二つのリード電極７ａ、７ｂにより構成されてい
る。島８はトンネル接合９ａ、９ｂを介して直接リード
電極７ａ、７ｂの第２導電膜４の部分に接続されてい
る。リード電極７ａ、７ｂでは、第１導電膜２と第２導
電膜４が第１酸化膜３を挟んでいるが、広い面積で接触
しているので、第１導電膜２と第２導電膜４は実質的に
同電位となり、一体の電極とみなせる。また島８の上部
にもう一つ浮遊した島が形成されるが、これは単一電子
電荷計の動作に影響を与えない。

【００１３】この単一電子電荷計において、リード電極
７ａ、７ｂの間に直流電圧Ｖを印加したときにリード電
極７ａ、７ｂの間に流れる直流電流をＩとすると、 Ｖ＝Ｖｃ＝ｅ／（Ｃａ＋Ｃｂ） を越えるまで電流が流れない。ここで、ｅは電子の電
荷、Ｃａ、Ｃｂはトンネル接合９ａ、９ｂの静電容量で
ある。この電流が流れない領域はクーロンブロッケード
領域と呼ばれており、電子をトンネルさせるためには、
２つのトンネル接合の静電エネルギー以上の電圧を印加
しなけらばならないことを示している。この電圧Ｖｃは
クーロンブロッケード臨界電圧と呼ばれている。この単
一電子電荷計において、電子が島８の付近に存在すると
きには、クーロンブロッケード領域が変調されるので、
電荷の存在を検出することができる。本実施の形態の単
一電子電荷計では、基板凸部上に自己整合的に電荷計が
形成されるので、実施が困難である数十ｎｍでのリソグ
ラフィの目合わせは不要である。

【００１４】（第２の実施の形態）図３および図４は本
発明の第２の実施の形態を示す図である。ここで、図３
は単一電子電荷計の成膜プロセスの断面図であり、図４
は図３の成膜プロセスの途中および終了後の斜視図であ
る。この単一電子電荷計の構造は第１の実施の形態と同
じであるが、成膜プロセスにリフトオフ法を採用してい
る。まず、図３（ａ）、（ｂ）に示すように、第１レジ
スト３１をリフトオフマスクとして、絶縁体膜からなる
基板凸部２２ａを形成する。すなわち、図３（ａ）に示
すように、基板２１上に線状の開口を有する第１レジス
ト３１を形成し、次に絶縁体膜２２、２２ａを形成す
る。図４（ａ）は図３（ａ）に対応する斜視図である。
次に、第１レジスト３１と共にその上に形成された絶縁
体膜２２を除去する。ここで、基板凸部２２ａとなる絶
縁体の材料は成膜が容易な絶縁体が望ましい。

【００１５】その後、図３（ｃ）、（ｄ）に示すよう
に、線状の開口を有する第２レジスト３２を形成する。
ここで、図３（ｄ）は図３（ｃ）を水平面内で９０°回
転した方向から見た側面図である。これらの図に示すよ
うに、第２レジスト３２の開口は前述した第１レジスト
３１の開口と直交する方向に形成されている。図４
（ｂ）は図３（ｃ）、（ｄ）に対応する斜視図である。
次に、第２レジスト３２をリフトオフマスクとして、第
１の実施の形態と同じ要領で、基板上および基板凸部上
に線状の第１導電膜と島２８を形成する。その後第１酸
化膜を形成し、リフトオフ法を適用して第２導電膜を形
成する。その後、第２酸化膜を形成すると、図４（ｃ）
に示すような構成の回路を得ることができる。これは単
一電子電荷計であり、微細な島２８と、二つのトンネル
接合２９ａ、２９ｂを介して、その島２８に接続された
二つのリード電極２７ａ、２７ｂにより構成されてい
る。

【００１６】（第３の実施の形態）図５は本発明の第３
の実施の形態を示す斜視図である。この実施の形態は、
第１の実施の形態の単一電子電荷計に、ゲート電極１０
ａをサイドゲートとして付加した単一電子トランジスタ
である。ゲート電極１０ａはその一端面が島８と対向す
るように、基板凸部１ａ上に配置されている。このゲー
ト電極１０ａの形成は、第１の実施の形態における第２
レジスト１２のパターンを形成する際に、ゲート電極１
０ａを形成する場所にゲート電極１０ａのパターンに対
応するレジストを同時に形成すればよい。なお、第２の
実施の形態の単一電子電荷計に、ゲート電極をサイドゲ
ートとして付加するように構成することもできる。この
ように構成された単一電子トランジスタにおいては、ゲ
ート電極１０ａに印加するゲート電圧のレベルにより、
前述したクーロンブロッケード臨界電圧を周期的に変調
する（変調周期はｅ／Ｃｇ。ただし、Ｃｇはゲート接合
容量）ことが出来る。

【００１７】（第４の実施の形態）図６は本発明の第４
の実施の形態を示す図である。ここで、（ａ）は断面図
であり、（ｂ）は斜視図である。この実施の形態は、第
１の実施の形態の単一電子電荷計に、絶縁膜６を介して
ゲート電極１０ｂをトップゲートとして付加した単一電
子トランジスタである。ゲート電極をトップゲートにす
ると、サイドゲートにした場合にした場合よりも電圧ゲ
インを大きくすることが出来る。なお、第２の実施の形
態の単一電子電荷計に、ゲート電極１０ｂをトップゲー
トとして付加するように構成することもできる。

【００１８】（第５の実施の形態）図７は本発明の第５
の実施の形態を示す断面図である。この実施の形態は、
第１の実施の形態の単一電子電荷計の基板凸部の直下に
下部ゲート１０ｃと浮遊ゲート１０ｄをトンネルゲート
膜１０ｅを介して配置した単一電子不揮発性メモリ素子
である。第２の実施の形態の単一電子電荷計に対して同
様に構成することもできる。基板凸部の直下に下部ゲー
ト１０ｃと浮遊ゲート１０ｄをトンネルゲート膜１０ｅ
を介して配置する方法としては、例えば「ＩＥＤＭ９６
プロシーディング、９５５ページ」に記述されている方
法などがある。

【００１９】この単一電子不揮発性メモリ素子において
は、少数の電子が島８より浮遊ゲート１０ｄに注入され
メモリ動作をする。このような単一電子不揮発性メモリ
素子の動作については、アプライド・フィジックス・レ
ター（Applied Physics Letter）誌７１巻２０３８ペー
ジに記述されている。本実施の形態では、メモリの読み
出しには第１の実施の形態あるいは第２の実施の形態の
ような単一電子電荷計を利用する。すなわち、単一電子
電荷計の１対のリード電極間に電圧をかけてある時に
は、それらのリード電極間に流れる電流は島８の近傍の
電荷により変化するので、浮遊ゲート１０ｄ内に存在す
る電子により電流が変化する。この電流変化を検出する
ことにより、浮遊ゲート１０ｄ内に電子が存在すること
を検知することができる。

【００２０】

【発明の効果】以上、詳細に説明したように本発明によ
れば、集積回路作成に適した実効面積の小さな単一電子
素子を実現できる。また、本発明によれば、高速で制御
性の良い単一電子不揮発性メモリセルを実現することも
できる。さらに、本発明によれば、それらを製造する際
に、懸架マスクを使用した二重蒸着法のような煩雑な手
順を必要としない。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態である単一電子電荷
計の成膜プロセスの断面図である。

【図２】図１の成膜プロセスの途中および終了後の斜視
図である。

【図３】本発明の第２の実施の形態である単一電子電荷
計の成膜プロセスの断面図と側面図である。

【図４】図３の成膜プロセスの途中および終了後の斜視
図である。

【図５】本発明の第３の実施の形態である単一電子トラ
ンジスタの断面図である。

【図６】本発明の第４の実施の形態である単一電子トラ
ンジスタの断面図である。

【図７】本発明の第５の実施の形態である単一電子不揮
発性メモリの断面図である。

【図８】微小なトンネル接合を形成する従来の方法の一
例を示す図である。

【図９】微小なトンネル接合を形成する従来の方法の別
の一例を示す図である。

【符号の説明】

１、２１ 基板 １ａ、２２ａ 基板凸部 ２ 第１導電膜 ３ 第１酸化膜 ４ 第２導電膜 ５ 第２酸化膜 ７ａ、７ｂ、２７ａ、２７ｂ リード電極 ８、２８ 島 ９ａ、９ｂ、２９ａ、２９ｂ トンネル接合 １０ａ、１０ｂ ゲート電極 １０ｃ 下部ゲート １０ｄ 浮遊ゲート １０ｅ トンネルゲート膜

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 基板の凸部上に配置された、導電性材料
   からなる島と、前記島の側面に形成されたトンネリング
   可能な電気絶縁膜を介して前記島に対向配置された一対
   のリード電極と、を有する単一電子素子であって、 前記リード電極が電気絶縁膜を挟む上下二層の導電膜を
   備えることを特徴とする単一電子素子。
2. 【請求項２】 前記凸部は線状であり前記リード電極と
   互いに交差するように配置されていることを特徴とする
   請求項１記載の単一電子素子。
3. 【請求項３】 前記凸部上の前記島に対向する位置に配
   置されたサイドゲート電極をさらに備えることを特徴と
   する請求項１記載の単一電子素子。
4. 【請求項４】 前記島の上方に電気絶縁膜を介して配置
   されたオーバーゲート電極をさらに備えることを特徴と
   する請求項１記載の単一電子素子。
5. 【請求項５】 前記凸部の内部に配置された浮遊ゲート
   と、該浮遊ゲートの下方に配置された下部ゲートとをさ
   らに備えることを特徴とする請求項１記載の単一電子素
   子。
6. 【請求項６】 （ａ）基板上に線状の凸部を形成する工
   程と、 （ｂ）前記基板上に前記凸部と交差するパターンの第１
   の導電膜を形成する工程と、 （ｃ）前記第１の導電膜上にトンネリング可能な厚さの
   第１の電気絶縁膜を形成する工程と、 （ｄ）前記第１の電気絶縁膜上に前記第１の導電膜と同
   等のパターンの第２の導電膜を形成する工程と、 （ｅ）前記第２の導電膜上に第２の電気絶縁膜を形成す
   る工程と、 を備えることを特徴とする単一電子素子の製造方法。
7. 【請求項７】 前記凸部、前記第１の導電膜または前記
   第２の導電膜をエッチング法またはリフトオフ法により
   形成することを特徴とする請求項６記載の単一電子素子
   の製造方法。
8. 【請求項８】 前記凸部の高さをｈ、前記第１の導電膜
   の高さをＴ１、前記第２の導電膜の高さをＴ２とすると
   き、 Ｔ１＜ｈ Ｔ１＋Ｔ２＞ｈ の２式を満たすように成膜を行うことを特徴とする請求
   項６記載の単一電子素子の製造方法。
9. 【請求項９】 前記第１、第２の電気絶縁膜を形成する
   工程は、それぞれ前記第１、第２の導電膜の表面を酸化
   させるものであることを特徴とする請求項６記載の単一
   電子素子の製造方法。