JP3866508B2 - 単電子転送回路およびこの制御方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、１個の電子または正孔を転送する単電子転送回路およびこの制御方法に関する。
【０００２】
【従来の技術】
単電子素子は、電子１個の静電エネルギーに基づくクーロンブロッケード効果を利用し、電子の伝導を制御する電子素子である。なお、以降では、「単電子」という用語を用いるが、正孔の伝導の場合も含むものとする。
単電子素子の代表例ともいえる単電子トランジスタは、微小な伝導体島が、トンネル容量を介してソース・ドレイン電極につながり、非トンネル容量を介してゲート電極につながった構造を有している。
【０００３】
上記伝導体島を経由するソース・ドレイン間の電流は、ゲート電圧に対して周期的なオンオフ特性を示す。単電子トランジスタは、いわば電子１個のエネルギーを利用した電流スイッチである。また、同時に、高感度のエレクトロメータであり、例えば、電子１個を保持する単電子メモリセルの近傍に作製し、電子１個の有無を検知するのに用いることができる。
【０００４】
一方、電子１個だけを転送するといった究極的な電子操作が可能となるのが、単電子転送回路である。単電子転送回路を構成する素子の代表例は、単電子ターンスタイル，段電子ポンプと呼ばれる単電子素子であり、複数個の微小な伝導体島がトンネル容量を介して連結された構造が必要となる。
複数の伝導体島が連結された構造の中で、各々の伝導体島に付与されたゲート電極電圧に、順次パルス状電圧を印加することにより、１個の電子を転送することが可能となる。
【０００５】
このような単電子転送回路の応用例としては、電子を正確に１個ずつ転送できる長所を生かした電流標準・容量標準への応用、電子１個を情報の１ビットに対応させた論理集積回路への応用が提案され、これらの検討が進められている。後者としては、例えば、単電子２分決定ダイアグラム素子（ＢＤＤ素子）があり、これでは、論理処理後の電子１個あるいは０個を検出して出力信号とする際、単電子トランジスタを用いるのが常套手段である。
【０００６】
上述したような特徴を有する単電子転送回路についてまず問題となるのは、単電子トランジスタなどの伝導体島１個から構成される素子に比較し、作製が容易ではないことである。これは、伝導体島とトンネル容量の積層構造といった、複雑な構造を作製するという技術的な困難に起因している。物理研究の対象として極低温で動作する大きなサイズの素子ならまだしも、室温動作を目指したごく微小な単電子素子の作製は、いっそう困難になる。
【０００７】
複数の電荷結合素子からなる電荷結合装置（Charge-Coupled Device：ＣＣＤ）は、１９７０年に考案され、現在イメージセンサとして幅広く実用化されている。ＣＣＤは、シリコン基板に作製された複数のＭＯＳダイオードからなるものであり、チャネルに保持される電荷を順次転送することによって、時系列信号処理を可能としている。ＣＣＤも単電子転送回路も、電荷を保持しこれを転送する機能を有しているといった点で類似している。
【０００８】
ＣＣＤのＭＯＳダイオードチャネルは、単電子素子の伝導体島に相当し、電荷保持部になる。電荷転送は、この電荷保持部間で行われる。しかし、単電子転送素子の場合、電子１個のみを安定に保持・転送するために、電荷保持部間にトンネル容量を設け、クーロンブロッケード効果を利用するのが、従来の方法であった。
【０００９】
ところで、単電子トランジスタにせよ単電子転送素子にせよ、Ｐ形にして正孔をキャリアとすることが可能となる。実際に、正孔をキャリアとして用いた単電子トランジスタ（単正孔トランジスタと呼ぶ場合もある。）の動作が報告されている。しかし、電子と正孔を共存させて用いる単電子素子の検討はあまりない。
【００１０】
【発明が解決しようとする課題】
以上のように、単電子転送回路は、トンネル容量の集積構造という複雑な構造のため、製造が困難であるという問題があった。また、転送されている電子１個の有無を検出しようとする場合、その都度付加的な単電子トランジスタを設けなければならないという点でも、回路作製の煩雑化が生じる。
【００１１】
本発明は、以上のような問題点を解消するためになされたものであり、１個の電子または１個の正孔を転送し、また、１個の電子または１個の正孔の転送状態を容易に検出できる単電子転送回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の単電子転送回路は、第１の電圧が印加される半導体基板上に形成された絶縁層と、この絶縁層上に配置されて所定の方向に延在する柱状の半導体層と、この半導体層上にゲート絶縁膜を介して半導体層が延在する方向に配列された複数のゲート電極とを備え、複数のゲート電極は、第１の電圧と極性が異なる第２の電圧が印加されるものである。
この発明によれば、
この発明によれば、配列されたいずれかのゲート電極に第２の電圧が印加されているとき、この下の半導体層に形成されるチャネルにおいて、ゲート絶縁膜との界面近くに電子または正孔が保持される。
【００１３】
また、本発明の他の単電子転送回路は、半導体基板上に形成された絶縁層と、この絶縁層上に配置されて所定の方向に延在する柱状の半導体層と、この半導体層の側面にゲート絶縁膜を介して半導体層が延在する方向に配列された複数の第１のゲート電極と、半導体層の他方の側面にゲート絶縁膜を介して第１のゲート電極に対向して半導体層が延在する方向に配列された複数の第２のゲート電極とを備え、第１のゲート電極と第２のゲート電極との対には、互いに極性が異なる電圧が印加されるものである。
この発明によれば、配列されたいずれかの第２のゲート電極に電圧が印加されているとき、この領域の半導体層に形成されるチャネルにおいて、第２のゲート電極側のゲート絶縁膜との界面近くに電子または正孔が保持される。
【００１４】
上記発明において、半導体層の一部に、半導体層の他の領域より延在する方向に対して細く形成された細線部と、この細線部の中央部に配置された単電子島と、細線部の両端に配置されたトンネル障壁と、単電子島の形成箇所において、半導体層の延在する方向に垂直な側方に配置されて単電子島にゲート電圧を印加するための制御電極とを備えるようにしてもよい。
【００１５】
上記発明において、単電子島の両端に配置されたトンネル障壁は、単電子島より薄く形成されている。
【００１６】
また、本発明の他の単電子転送回路は、半導体から構成された基板上に形成された絶縁層と、この絶縁層上に配置されて所定の方向に延在する柱状の半導体層と、柱状の半導体層に電界をかける第１の電界印加手段と、第１の電界印加手段とは異なる極性の電圧が印加されて柱状の半導体層に電界をかける第２の電界印加手段と、柱状の半導体層の一端に接続された第１の電極部と、柱状の半導体層の他端に接続されて所定の電圧が印加される第２の電極部とを備え、基板が第１の電界印加手段であり、第２の電界印加手段は、柱状の半導体層上の第１の電極部の近くにゲート絶縁膜を介して形成された入力ゲート電極と、柱状の半導体層上の第２の電極部の近くにゲート絶縁膜を介して形成された出力ゲート電極と、柱状の半導体層上の入力ゲート電極と出力ゲート電極との間のゲート絶縁膜を介して配列された複数の転送ゲート電極と、から構成され、加えて、柱状の半導体層の出力ゲート電極とこの隣に配置された転送ゲート電極との間で柱状の半導体層の側方に引き出された分岐半導体層の先端に接続された出力電極部を備えるものである。
【００１７】
また、本発明の他の単電子転送回路は、半導体から構成された基板上に形成された絶縁層と、この絶縁層上に配置されて所定の方向に延在する柱状の半導体層と、柱状の半導体層の側方に引き出された複数の第１分岐半導体層と、柱状の半導体層及び第１分岐半導体層に電界をかける第１の電界印加手段と、第１の電界印加手段とは異なる極性の電圧が印加されて柱状の半導体層及び第１分岐半導体層に電界をかける第２の電界印加手段と、複数の第１分岐半導体層の先端に接続された複数の電極部とを備え、基板が第１の電界印加手段であり、第２の電界印加手段は、ゲート絶縁膜を介して複数の第１分岐半導体層上に渡って形成された入力ゲート電極と、柱状の半導体層上にゲート絶縁膜を介して形成された出力ゲート電極と、第１分岐半導体層との分岐点より出力ゲート電極が配置された側の柱状の半導体層上の分岐点の近傍にゲート絶縁膜を介して各々配列された複数のゲート電極と、出力ゲート電極に最も近いゲート電極と出力ゲート電極との間の柱状の半導体層上にゲート絶縁膜を介して形成された転送ゲート電極とから構成され、加えて、柱状の半導体層に接続されて電源に接続する電極部と、柱状の半導体層の転送ゲート電極と出力ゲート電極との間で柱状の半導体層の側方に引き出された第２分岐半導体層の先端に接続された出力電極部とを備え、複数のゲート電極の組，転送ゲート電極，出力ゲート電極，及び電極部は、これらの順に柱状の半導体層の延在する方向に配置されているものである。
【００１８】
また、本発明の他の単電子転送回路は、半導体から構成された基板上に形成された絶縁層と、この絶縁層上に配置されて所定の方向に延在する柱状の半導体層と、この柱状の半導体層より分岐した第１の分岐半導体層及び第２の分岐半導体層と、柱状の半導体層，前記第１の分岐半導体層，及び前記第２の分岐半導体層に電界をかける第１の電界印加手段と、第１の電界印加手段とは異なる極性の電圧が印加されて柱状の半導体層，前記第１の分岐半導体層，及び前記第２の分岐半導体層に電界をかける第２の電界印加手段と、柱状の半導体層上にゲート絶縁膜を介して形成された転送ゲート電極と、第１及び第２の分岐半導体層上各々にゲート絶縁膜を介して形成された第１の入力ゲート電極及び第２の入力ゲート電極と、第１及び第２の分岐半導体層の終端でこれらに接続された電極部と、この電極部近傍で、第１及び第２の分岐半導体層上に渡ってゲート絶縁膜を介して形成された出力ゲート電極と、第１の分岐半導体層の第１の入力ゲート電極と出力ゲート電極との間で第１の分岐半導体層の側方に引き出された第３の分岐半導体層の先端に接続された第１の出力電極部と、第２の分岐半導体層の第２の入力ゲート電極と出力ゲート電極との間で第２の分岐半導体層の側方に引き出された第４の分岐半導体層の先端に接続された第２の出力電極部とを備え、基板が第１の電界印加手段であり、第２の電界印加手段は、転送ゲート電極，第１及び第２の入力ゲート電極，及び出力ゲート電極から構成されたものである。
【００１９】
本発明の単電子回路の制御方法は、柱状の半導体層に基板により電界を加え、柱状の半導体層に出力ゲート電極により電界を加え、柱状の半導体層の一端と他端との間に所定の電圧を印加し、柱状の半導体層の出力ゲート電極の下に形成されるチャネル内の基板の配置されている側に誘起された第１のキャリアの流れにより柱状の半導体層に発生する出力電極部からの出力電流の値により、チャネルの出力ゲート電極の配置されている側に保持された第２のキャリアの個数を検知するようにしたものである。
【００２０】
上記発明において、第１のキャリアは正孔であり、第２のキャリアは電子である、または、第１のキャリアは電子であり、第２のキャリアは正孔である。
【００２１】
また、上記発明において、柱状の半導体層の第１のゲート電極の配置されている側に電子からなる第１のキャリアを誘起し、第２のゲート電極の配置されている側に正孔からなる第２のキャリアを誘起する。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図を参照して説明する。
＜実施の形態１＞
図１は、本発明の実施の形態における単電子転送回路の構成を簡単に示す平面図と断面図である。図１（ｂ）は、図１（ａ）のＡＡ’線の断面を示している。
この構造では、例えばシリコンからなる基板１０１上に、絶縁層１０２を介してシリコンからなる半導体層１０３を備えている。半導体層１０３は、絶縁層１０２上において所定の方向に延在する柱状の構造体であり、幅および高さが数ｎｍから数１０ｎｍの範囲となっている。なお、半導体層は、シリコンに限るものではなく、他の半導体材料から構成してもよい。
【００２３】
また、半導体層１０３上には、ゲート絶縁膜１０４を介して例えばポリシリコンからなる複数のゲート電極１０５が、半導体層１０３の延在方向に配列されている。ゲート電極１０５のゲート長および各々のゲート電極１０５の間隔は、数ｎｍ〜数１００ｎｍ程度とする。
【００２４】
このことにより、ゲート電極１０５直下の半導体層１０３に形成されるチャネルに、電子もしくは正孔１個程度の小数電荷を保持させることができる。なお、図１では、ゲート電極１０５が半導体層１０３をまたぐように配置しているが、これに限るものではなく、ゲート電極１０５により与えられる電界により、半導体層１０３にチャネルが形成できる状態となっていればよい。
【００２５】
つぎに、以上のように構成された単電子転送回路の動作について説明する。例えば、ゲート電極１０５に所定のゲート電圧を印加して半導体層１０３にチャネルが形成された状態で、このチャネルに光を照射した場合を考える。チャネルに光が照射されると、半導体層１０３には電子正孔対が生成する。このとき、基板１０１に負の電圧（−Ｖｓｕｂ）、ゲート電極１０５に正の電圧（Ｖｇ）を印加しておくと、図２のエネルギーバンドダイアグラムに示すように、電子２０１と正孔２０２とが空間的に分離された状態となる。
【００２６】
上述したように、基板１０１とゲート電極１０５との異なる電圧を印加すると、ゲート電極１０５と基板１０１との間に生じる大きな電界により、ゲート電極１０５側の半導体層１０３とゲート絶縁膜１０４との界面（上側界面）に、電子２０１が局在する。一方、この状態では、正孔２０２が、基板１０１側の半導体層１０３と絶縁層１０２との界面（下側界面）に局在する。この空間的な分離のため、電子２０１と正孔２０２とは、半導体層１０３中に安定して存在できる。このような状態とするために印加する電界の強さは、１０⁵Ｖ／ｃｍ〜１０⁶Ｖ／ｃｍ程度とすればよい。なお、この電界の強さは、図１に示す各構造の状態によって適宜最適な値を設定する。
【００２７】
ここで、図２に示したバンドダイアグラムについて説明すると、これは、図１（ｂ）のＣ−Ｃ’断面における、上側界面の伝導帯端と下側界面の価電子帯を示したものである。ゲート電極１０５直下の上側界面には、ゲート電極に印加された正のゲート電圧により、電子２０１を保持するポテンシャル井戸が形成される（図２（ｂ））。一方、下側界面では、ゲート電圧の影響は小さく、ポテンシャル井戸がほとんど形成されず、負の基板電圧により引き寄せられた正孔２０２が、全体に広がって保持されていることがわかる。
【００２８】
以上説明したように、図１に示す単電子転送回路によれば、ゲート電圧および基板電圧を制御することにより、電子と正孔の分離保持が可能となる。なお、ゲート電極１０５に負のゲート電圧を印加し、基板１０１に正の基板電圧を印加すれば、正孔を上側界面に保持し、電子を下側界面に保持することができる。なお、基板１０１は、シリコンに限らず、他の半導体材料から構成してもよい。
【００２９】
＜実施の形態２＞
つぎに、本発明の他の形態について説明する。図３は、本発明の他の形態における単電子転送回路を用いた光検出回路の構成を模式的に示す平面図である。この光検出回路は、図示していない基板上に形成された絶縁層３０２上に、図３の紙面左右方向に延在する半導体層３０３を備えている。半導体層３０３は、前述した半導体層１０３と同様であり、所定の方向に延在する柱状の構造体であり、幅および高さが数ｎｍから数１０ｎｍの範囲となっている。
【００３０】
半導体層３０３は、一端に正孔吸い込み用の電極部３０３−１を備え、他端に電源３１０に接続する電極部３０３−２を備えている。電極部３０３−１，３０３−２は、Ｐ形の不純物が高濃度に導入された不純物領域３０３−１ａ，３０３−２ａにより、電極として機能する。
【００３１】
半導体層３０３の電極部３０３−１近傍上には、図示していないゲート絶縁膜を介して入力ゲート電極３０５−１を備えている。入力ゲート電極３０５−１とこの下の半導体層３０３とにより、光検出部３１１を構成している。一方、半導体層３０３の電極部３０３−２近傍上には、ゲート絶縁膜を介して出力ゲート電極３０５−２を備えている。
【００３２】
また、これら入力ゲート電極３０５−１と出力ゲート電極３０５−２との間の半導体層３０３上には、ゲート絶縁膜を介して転送ゲート電極Ａ３０５−３と転送ゲート電極Ｂ３０５−４とを備えている。これらゲート電極は、図１に示したゲート電極１０５と同様であり、各ゲート電極のゲート長および各々の間隔は、数ｎｍ〜数１００ｎｍ程度である。
【００３３】
加えて、転送ゲート電極Ｂ３０５−４と出力ゲート電極３０５−２の間の領域において、半導体層３０３は分岐半導体層３０３ａを備え、この分岐半導体層３０３ａの先端に出力電極部３０３−３を備えている。この出力電極部３０３−３においても、Ｐ形の不純物が高濃度に導入された不純物領域３０３−３ａを備え、これにより電極として機能している。
【００３４】
出力ゲート電極３０５−２，電極部３０３−２，および出力電極部３０３−３で、出力される単電子を検出する出力単電子検出部３１２を構成している。このようにすることで、出力ゲート電極３０５−２下の半導体層３０３（チャネル形成領域）に、電流を流すことができる。
なお、照射される光を光検出部３１１のみに導入するために、光検出部３１１以外の領域上に、金属などの板部材を配置し、他の電極形成領域には光が進入しないようにする。
【００３５】
つぎに、図３の光検出回路の動作について説明する。
まず、電極部３０３−２と出力電極部３０３−３との間に電流を流す。図３では、電極部３０３−２に正の電圧を加え、出力電極部３０３−３より電流を取り出す構成としている。基板電圧を負にバイアスし、絶縁層３０２と半導体層３０３との界面（下側下面）に正孔を誘起することで、電極部間を正孔がキャリアとして運ばれる状態とする。このことにより、２つの電極部間に電流が流れるようになる。
【００３６】
図４（ａ）に、上述した正孔による電流（正孔電流）の基板電圧依存性を示す。基板電圧を負の方向にバイアスし、この電圧がある値を超えると、正孔電流が流れだして増加する様子が直線で示されている。この特性は、出力ゲート電極３０５−２下のチャネルに保持された電子の個数（ｎ）に応じ、異なる直線を通る。例えば、点線で示した基板電圧に固定した場合、ｎ＝０なら、電流は流れない（出力電流Ｌｏｗ）。これに対し、ｎ＝１なら電流は流れる（出力信号Ｈｉｇｈ）。
【００３７】
図４（ｂ）は、半導体層３０３に形成されるチャネルの上述した状態におけるバンドダイアグラムである。黒丸で示す単電子は、ゲート電極の下の上側界面に保持される。これに対して白丸で示す正孔は、下側界面全域に誘起されて下側界面を流れ、電流を運ぶ。半導体層３０３が、十分に薄いため、上記正孔による電流は、電子のクーロンポテンシャルの影響を受けることになる。
【００３８】
例えば、ｎ＝１の場合、ｎ＝０に比較して電子が１個分多く、この引力ポテンシャルの影響を受けて価電子帯のポテンシャルが上がり、正孔に対して影響を与えるポテンシャルは下がり、正孔が流れやすくなる。なお、ゲート電圧を負、基板電圧を正とし、ｎ型の不純物を導入して電極部を形成すれば、単正孔保持してこれを転送し、この状態を電子電流により検知する構成となる。
【００３９】
つぎに、本光検出回路の動作を、図３の電子ポテンシャルの状態を示す説明図（図５）と、各ゲート電極における信号の状態を示すタイミングチャート（図６）を用いて説明する。時刻ｔ１において、光検出部３１１における光入力により生成された１つの電子正孔対の電子を、入力ゲート電極３０５−１下のチャネルの上側界面に保持する（単電子保持）。この際、入力ゲート電極３０５−１の電圧は、電子１個がこの下の上側界面に保持されるように、適当な値に設定する。光入力により生成された正孔は、電極部３０３−１に吸収される。
【００４０】
続いて、時刻ｔ２付近で、入力ゲート電極３０５−１の電圧を減らすと共に、転送ゲート電極Ａ３０５−３の電圧を正に増加する。これにより、入力ゲート電極３０５−１下の上側界面に保持されていた１個の電子が、転送ゲート電極Ａ３０５−３下の上側界面に移動し、ここに保持される。すなわち、転送ゲート電極Ａ３０５−３への単電子転送が行われる。
【００４１】
引き続き、時刻ｔ３付近で、転送ゲートＡ３０５−３の電圧を減らすと共に、転送ゲート電極Ｂ３０５−４の電圧を正に増加する。これにより、転送ゲート電極３０５−３下の上側界面に保持されていた１個の電子が、転送ゲート電極Ｂ３０５−４下の上側界面に移動し、ここに保持される。すなわち、転送ゲート電極Ｂ３０５−３への単電子転送が行われる。
【００４２】
さらに、時刻ｔ４付近で、転送ゲートＢ３０５−４の電圧を減らすと共に、出力ゲート電極３０５−２の電圧を正に増加する。これにより、出力ゲート電極３０５−２への単電子転送が行われ、この結果、出力電流は「Ｈｉｇｈ」の信号を示すことになる。仮に、時刻ｔ１の段階で光入力がなければ、各ゲート電極を転送されてくる電子はないことになり、出力電流は「Ｌｏｗ」となる。
このように、本発明の電荷転送回路を用いた図３の光検出回路によれば、光検出部３１１に対する光照射で生じた単電子を、自在に転送して電流出力に変換することが可能となる。
【００４３】
＜実施の形態３＞
つぎに、本発明の他の形態について説明する。図７は、本発明の単電子転送回路を用いた１次元イメージセンサの構成を示す平面図である。この１次元イメージセンサは、図示していない基板上に形成された絶縁層７０２上に、図７の紙面左右方向に延在する半導体層７０３を備えている。半導体層７０３は、前述した半導体層１０３と同様であり、所定の方向に延在する柱状の構造体であり、幅および高さが数ｎｍから数１０ｎｍの範囲となっている。
【００４４】
半導体層７０３上には、図示していないゲート絶縁膜を介してゲート電極７０５−１，７０５−２，７０５−３，転送ゲート電極７０５−４，および出力ゲート電極７０５−５を備えている。ゲート電極７０５−１，７０５−２，７０５−３により、シフトレジスタが構成される。これらゲート電極は、図１に示したゲート電極１０５と同様であり、各ゲート電極のゲート長および各々の間隔は、数ｎｍ〜数１００ｎｍ程度である。
【００４５】
また、半導体層７０３より分岐する分岐半導体層７０３ａ，７０３ｂ，７０３ｃの先に、正孔吸い込み用の電極部７０３−１，７０３−２，７０３−３を備えている。また、半導体層７０３の出力ゲート電極７０５−５形成領域の先には、電源７１０に接続する電極部７０３−４を備え、転送ゲート電極７０５−４と出力ゲート電極７０５−５の間より半導体層７０３から分岐する分岐半導体層７０３ｄの先端に、出力電極部７０３−５を備えている。
【００４６】
これら電極部７０３−１，７０３−２，７０３−３，７０３−４，７０３−５は、Ｐ形の不純物が高濃度に導入された不純物領域７０３−１ａ，７０３−２ａ，７０３−３ａ，７０３−４ａ，７０３−２ａ５より、電極として機能する。
加えて、分岐半導体層７０３ａ，７０３ｂ，７０３ｃ上には、図示していないゲート絶縁膜を介して入力ゲート電極７０５−６を備え、光検出領域を構成している。
【００４７】
また、出力ゲート電極７０５−５，電極部７０３−４，および出力電極部７０３−５で、出力される単電子を検出する出力単電子検出部を構成している。このようにすることで、出力ゲート電極７０５−５下の半導体層７０３（チャネル形成領域）に、電流を流すことができる。
なお、照射される光を光検出部のみに導入するために、光検出部以外の領域上に、金属などの板部材を配置し、他の電極形成領域には光が進入しないようにする。
【００４８】
図７に示す１次元イメージセンサの動作について簡単に説明すると、光検出領域に光が入射すると、入力ゲート電極７０５−６下の分岐半導体層７０３ａ，７０３ｂ，７０３ｃ各々の上側界面に、各々１つの電子（単電子）が保持される。つぎに、入力ゲート電極７０５−６の電圧を負にし、ゲート電極７０５−１，７０５−２，７０５−３の全てに正の電圧を印加することにより、入力下と電極７０５−６下に保持された単電子が、各々ゲート電極７０５−１，７０５−２，７０５−３下の上側界面に保持された状態とする。
【００４９】
すなわち、入力ゲート電極７０５−６に入力された入力信号を、ゲート電極７０５−１，７０５−２，７０５−３からなるシフトレジスタに転送する。
続いて、ゲート電極７０５−１，７０５−２，７０５−３，および転送ゲート電極７０５−４，出力ゲート電極７０５−５の各々に、単電子を転送する信号を加えることにより、半導体層７０３の上側界面に保持されている単電子を、電極部７０３−４方向に転送する。
【００５０】
以上のことにより、出力電極部７０３−５より、図８に示すように時間と共に変化する出力電流が出力される。図８において、実線は、分岐半導体層７０３ａ，７０３ｃに光が入力し、分岐半導体層７０３ｂには光が入力しなかった場合の出力電流の状態を示している。分岐半導体層７０３ａ，７０３ｂ，７０３ｃ全ての領域に光が入力すると、実線に加え、出力信号に点線の変化も起こる。
このように、図７の１次元イメージセンサによれば、入力した光信号により発生した単電子の転送を用いた時系列的な信号処理が可能となる。
【００５１】
＜実施の形態４＞
つぎに、本発明の他の形態について説明する。図９は、トンネル性容量（トンネル障壁）を組み合わせた本発明の単電子転送回路の構成を示す平面図である。この単電子転送回路は、図示していない基板上に形成された絶縁層９０２上に、図９の半導体層９０３を備えている。半導体層９０３は、矩形の領域からなる電極部９０３−１と、この電極部９０３−１に連続する細線部９０３ａと、この細線部９０３ａに連続する幅拡部９０３ｂと、この幅拡部９０３ｂに連続して電流計９１０ａおよび電源９１０に接続する電極部９０３−２とから構成されている。なお、各電極部には、不純物領域９０３−１ａ，９０３−２ａが形成され、これにより、電極として機能する。
【００５２】
電極部９０３−１，９０３−２は、幅４００ｎｍ程度であり、細線部９０３ａは、幅３０ｎｍ程度であり、幅拡部９０３ｂは、幅１００ｎｍ程度である。また、細線部９０３ａは、長さを５０ｎｍ程度としてある。
また、半導体層９０３の厚さは、３０ｎｍ程度であるが、細線部９０３ａは厚さを１０ｎｍ程度とし、かつ細線部９０３ａの両端部、すなわち、電極部９０３−１および幅拡部９０３ｂとの接続部に近い領域は、厚さ５ｎｍ程度としてある。細線部９０３ａの構成は、例えば、パターン依存性酸化により形成できる（特開平９−１３５０１８号公報参照）。
【００５３】
したがって、細線部９０３ａの両端部には、トンネル性容量（トンネル障壁）９３１が形成され、細線部９０３ａの中央部分は、単電子島となっている。この構成とすることにより、クーロンブロッケード効果を用い、正確に１個の電子を単電子島に注入できる。
以上のように構成した半導体層９０３上には、図示していないゲート絶縁膜を介し、まず、細線部９０３ａの中央部（単電子島）上に、転送ゲート電極Ａ（制御電極）９０５−１を備えている。また、幅拡部９０３ａ上には、上記ゲート絶縁膜を介して転送ゲート電極Ｂ９０５−２を備えている。
【００５４】
つぎに、図９に示す単電子転送回路の動作について簡単に説明する。図１０は、電流標準として用いるための単電子転送動作を示す電子ポテンシャルプロファイル（ａ）と、これら動作を行うための制御電圧のタイミングを示すタイミングチャート（ｂ）である。
【００５５】
まず、時刻ｔ１の初期状態では、半導体層９３０のチャネル部に電子は存在しない。時刻ｔ２において、転送ゲート電極Ａ９０５−１に正の電圧を印加し、転送ゲート電極Ｂ９０５−２に負の電圧を印加すると、電極部９０３−１から転送ゲート電極Ａ９０５−１下の単電子島へ、１個の電子がトンネルする。
【００５６】
このとき、単電子島を挾む２つのトンネル性容量９３１によるクーロンブロッケード効果により、単電子島へ２個目の電子がトンネルしてくることはない。また、転送ゲート電極Ｂ９０５−２には分電圧が印加されているので、単電子島から転送ゲート電極Ｂ９０５−２下へ電子が通り抜けてしまうことがない。
【００５７】
続いて、時刻ｔ３に、前述の実施の形態と同様に、単電子転送を行う。最後に、時刻ｔ４で、電極部９０３−２に電子を送り込む。この際、転送ゲート電極Ａ９０５−１の電圧は負の状態とし、電子が逆方向に戻ってくるのを防ぐ。以上のことにより、電極部９０３−１から電極部９０３−２に１個の電子が運ばれる。これら操作にかかる時間Ｔを周期とした繰り返し転送操作を行うことにより、図９に示した電流Ｉは、正確にＩ＝ｅ／Ｔ（ｅは素電荷量）となる。
【００５８】
＜実施の形態５＞
つぎに、本発明の他の形態について説明する。図１１は、本発明の単電子転送回路を用いた２分岐スイッチ回路（ＢＤＤ）の構成を示す平面図である。このＢＤＤは、図示していない基板上に形成された絶縁層１１０２上に、図１１の紙面左右方向に延在する半導体層１１０３を備えている。半導体層１１０３は、前述した半導体層１０３と同様であり、所定の方向に延在する柱状の構造体であり、幅および高さが数ｎｍから数１０ｎｍの範囲となっている。
【００５９】
また、半導体層１１０３は、一端側より所定の箇所で２つの領域１１０３ａ，１１０３ｂに分岐し、この先で電極部１１０３−１に各々接続している。領域１１０３ａの途中には、電極接続領域１１０３ｃを介して出力電極部１１０３−２が接続されている。同様に、領域１１０３ｂの途中には、電極接続領域１１０３ｄを介して出力電極部１１０３−３が接続されている。
【００６０】
これら半導体層１１０３および各電極部は、本実施の形態においては、半導体層１１０３と同一の材料から構成され、例えばシリコンである。なお、電極部１１０３−１，出力電極部１１０３−２，１１０３−３には、不純物領域１１０３−１ａ，１１０３−２ａ，１１０３−３ａが形成され、これにより、電極として機能する。
【００６１】
また、半導体層１１０３上には、図示していないゲート絶縁膜を介し、転送ゲート電極１１０５−１，入力ゲート電極Ａ１１０５−２，入力ゲート電極Ｂ１１０５−３，および出力ゲート電極１１０５−４が形成されている。転送ゲート電極１１０５−１は、半導体層１１０３の分岐する手前に配置されている。
【００６２】
入力ゲート電極１１０５−２は、領域１１０３ａの電極接続領域１１０３ｃ手前に配置され、入力ゲート電極１１０５−３は、領域１１０３ｂの電極接続領域１１０３ｄ手前に配置されている。また、出力ゲート電極１１０５−４は、電極接続領域１１０３ｃ，１１０３ｄと電極部１１０３−３との間で、領域１１０３ａと領域１１０３ｂとに渡って配置されている。
【００６３】
図１１に示したＢＤＤでは、転送されてきた単電子を、転送ゲート電極１１０５−１から出力ゲート電極１１０５−４に転送する間に、チャネルを分岐した上、さらに各々の領域１１０３ａ，１１０３ｂに、入力ゲート電極１１０５−２，１１０５−３を付加している。
【００６４】
例えば、入力ゲート電極１１０５−２に正電圧の入力があり、入力ゲート電極１１０５−３には入力がない場合、転送ゲート電極１１０５−１より転送される単電子は、領域１１０３ａを通って出力ゲート電極１１０５−４に転送される。したがって、出力電極部１１０３−２（出力電流１）は「Ｈｉｇｈ」となり、出力電極部１１０３−３（出力電流２）は「Ｌｏｗ」となる。
このような２分岐スイッチを集積化することにより、１個の電子を１ビットとした単電子ＢＤＤ集積論理回路を実現することができる。
【００６５】
＜実施の形態６＞
つぎに、本発明の他の形態について説明する。図１２は、本発明の単電子転送回路の他の形態を示す平面図（ａ），断面図（ｂ）である。この構造では、例えばシリコンからなる基板１２０１上に、絶縁層１２０２を介してシリコンからなる半導体層１２０３を備えている。これは、図１の単電子転送回路と同様である。
【００６６】
図１２の形態では、半導体層１２０３の両脇に、ゲート絶縁膜１２０４を介して例えばポリシリコンからなる複数のゲート電極１２０５ａ，１２０５ｂの対が、半導体層１２０３の延在方向に配列されているようにした。ゲート電極１２０５ａとゲート電極１２０５ｂは、半導体層１２０３を介して互いに対向して配置されている。ゲート電極１２０５ａ，１２０５ｂゲート長および、各々のゲート電極１２０５ａ，１２０５ｂの対の間隔は、数ｎｍ〜数１００ｎｍ程度とする。
【００６７】
このことにより、ゲート電極１２０５ａ，１２０５ｂの対に挾まれた半導体層１２０３に形成されるチャネルに、電子もしくは正孔１個程度の小数電荷を保持させることができる。また、この構成においては、光入力などにより生成された電子正孔対は、例えば正のゲート電圧が印加されるゲート電極１２０５ａの側と、これに対向配置し負の電圧が印加されるゲート電極１２０５ｂの側とに、分離保持される。
【００６８】
図１３（ａ）は、図１２（ｂ）のＣ−Ｃ’における本単電子転送回路のエネルギーバンドダイアグラムである。また、図１３（ｂ），（ｃ），（ｄ）は、図１２（ａ）のＢ−Ｂ’方向の半導体層１２０３における伝導帯端（図１２（ｂ）右側界面）と価電子帯（図１２（ｂ）左側界面）のエネルギープロファイルを示す説明図である。これらは、ゲート電極１２０５ａに正電圧＋Ｖ１が印加され、ゲート電極１２０５ｂに負電圧−Ｖ２が印加された状態を示している。なお、黒丸が電子を示し、白丸が正孔を示している。
【００６９】
図１３（ｂ），（ｃ），（ｄ）からわかるように、Ｖ１とＶ２の関係を変えることにより、半導体層１２０３の延在方向のポテンシャルプロファイルは制御できる。例えば、図８（ｃ）に示すように、Ｖ１＝Ｖ２とすることで、電子と正孔を共に局在させることができる。また、Ｖ１＞＞Ｖ２とすることで、電子のみを局在させることができる。また、Ｖ１＜＜Ｖ２とすることで、正孔のみを局在させることができる。したがって、正孔電流を流したい場合や、電子電流を流したい場合など所望の状況を作り出すことが可能となる。
【００７０】
なお、上述では、ゲート電極は単層で構成するようにしたが、２層以上に積層するようにしてもよい。例えば、図３に示した構成において、複数のゲート電極を全て覆うように、絶縁膜を介して上層ゲート電極を備えるようにしてもよい。このとき、各電極部は上層ゲート電極で覆わないようにする。このようにすることで、上層ゲート電極をマスクとしたイオン注入により、選択的に電極部に不純物を導入することができる。
【００７１】
以上説明した本発明の単電子転送回路は、微小なＣＣＤ（複数のＭＯＳダイオード）ともいえ、チャネルに印加された電界により、電子と正孔をチャネル内の別々の場所に誘起するようにしたものである。これに、必要に応じて電子あるいは正孔を入出力する電極を設けることで、光検出回路などに応用できる。
【００７２】
さらに、トンネル性容量または複数のトンネル性容量の組み合わせにより接続された電極部を備えることで、電子あるいは正孔を正確に１個だけ入出力することができる。
本発明の単電子転送回路は、多数のトンネル容量の作製を必要とせず、単電子あるいは単正孔の転送が可能となる。また、単電子，単正孔各々の存在を検知する手段として、電子正孔間クーロン相互作用を利用するものである。例えば、保持された単電子を検知する場合、正孔を電流として流し、この正孔電流レベルが電子によるクーロンポテンシャルにより、電子個数に応じた離散的な値を示すことを利用する。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、多数のトンネル容量を作成しなくても、１個の電子または１個の正孔を転送し、また、１個の電子または１個の正孔の転送状態を容易に検出できる単電子転送回路を実現できるという優れた効果が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態における単電子転送回路の構成を概略的に示す平面図（ａ）および断面図（ｂ）である。
【図２】 図１の単電子転送回路におけるエネルギーバンドダイアグラムである。
【図３】 本発明の他の形態における単電子転送回路の構成を概略的に示す平面図である。
【図４】 正孔による電流（正孔電流）の基板電圧依存性を示す説明図（ａ）と半導体層３０３に形成されるチャネルの上述した状態におけるバンドダイアグラム（ｂ）である。
【図５】 図３の単電子転送回路における電子ポテンシャルの状態を示す説明図である。
【図６】 各ゲート電極における信号の状態を示すタイミングチャートである。
【図７】 本発明の他の形態における単電子転送回路の構成を概略的に示す平面図である。
【図８】 出力電極部７０３−５より出力される電流の時間と共に変化する様子を示す説明図である。
【図９】 トンネル性容量を組み合わせた本発明の単電子転送回路の構成を示す平面図である。
【図１０】 電流標準として用いるための単電子転送動作を示す電子ポテンシャルプロファイル（ａ）と、これら動作を行うための制御電圧のタイミングを示すタイミングチャート（ｂ）である。
【図１１】 本発明の単電子転送回路を用いた２分岐スイッチ回路（ＢＤＤ）の構成を示す平面図である。
【図１２】 本発明の単電子転送回路の他の形態を示す平面図（ａ），断面図（ｂ）である。
【図１３】 図１２の単電子転送回路のエネルギーバンドダイアグラム（ａ）および半導体層１２０３における伝導帯端と価電子帯のエネルギープロファイルを示す説明図（ｂ），（ｃ），（ｄ）である。
【符号の説明】
１０１…基板、１０２…絶縁層、１０３…半導体層、１０４…ゲート絶縁膜、１０５…ゲート電極。

Claims (10)

1. 第１の電圧が印加される半導体基板上に形成された絶縁層と、
   この絶縁層上に配置されて所定の方向に延在する柱状の半導体層と、
   この半導体層上にゲート絶縁膜を介して前記半導体層が延在する方向に配列された複数のゲート電極と
   を備え、
   前記複数のゲート電極は、前記第１の電圧と極性が異なる第２の電圧が印加されるものである
   ことを特徴とする単電子転送回路。
2. 半導体基板上に形成された絶縁層と、
   この絶縁層上に配置されて所定の方向に延在する柱状の半導体層と、
   この半導体層の側面にゲート絶縁膜を介して前記半導体層が延在する方向に配列された複数の第１のゲート電極と、
   前記半導体層の他方の側面にゲート絶縁膜を介して前記第１のゲート電極に対向して前記半導体層が延在する方向に配列された複数の第２のゲート電極と
   を備え、
   前記第１のゲート電極と前記第２のゲート電極との対には、互いに極性が異なる電圧が印加されるものである
   ことを特徴とする単電子転送回路。
3. 請求項１または２記載の単電子転送回路において、
   前記半導体層の一部に、
   前記半導体層の他の領域より前記延在する方向に対して細く形成された細線部と、
   この細線部の中央部に配置された単電子島と、
   この単電子島の両端に配置されたトンネル障壁と、
   前記単電子島の形成箇所において、前記半導体層の延在する方向に垂直な側方に配置されて前記単電子島にゲート電圧を印加するための制御電極と
   を備えたことを特徴とする単電子転送回路。
4. 請求項３記載の単電子転送回路において、
   前記単電子島の両端に配置されたトンネル障壁は、前記単電子島より薄く形成されていることを特徴とする単電子転送回路。
5. 半導体から構成された基板上に形成された絶縁層と、
   この絶縁層上に配置されて所定の方向に延在する柱状の半導体層と、
   前記柱状の半導体層に電界をかける第１の電界印加手段と、
   前記第１の電界印加手段とは異なる極性の電圧が印加されて前記柱状の半導体層に電界をかける第２の電界印加手段と、
   前記柱状の半導体層の一端に接続された第１の電極部と、
   前記柱状の半導体層の他端に接続されて所定の電圧が印加される第２の電極部と
   を備え、
   前記基板が前記第１の電界印加手段であり、
   前記第２の電界印加手段は、
   前記柱状の半導体層上の前記第１の電極部の近くにゲート絶縁膜を介して形成された入力ゲート電極と、
   前記柱状の半導体層上の前記第２の電極部の近くにゲート絶縁膜を介して形成された出力ゲート電極と、
   前記柱状の半導体層上の前記入力ゲート電極と前記出力ゲート電極との間のゲート絶縁膜を介して配列された複数の転送ゲート電極と、
   から構成され、
   加えて、
   前記柱状の半導体層の前記出力ゲート電極とこの隣に配置された転送ゲート電極との間で前記柱状の半導体層の側方に引き出された分岐半導体層の先端に接続された出力電極部 を備える
   ことを特徴とする単電子転送回路。
6. 半導体から構成された基板上に形成された絶縁層と、
   この絶縁層上に配置されて所定の方向に延在する柱状の半導体層と、
   前記柱状の半導体層の側方に引き出された複数の第１分岐半導体層と、
   前記柱状の半導体層及び前記第１分岐半導体層に電界をかける第１の電界印加手段と、
   前記第１の電界印加手段とは異なる極性の電圧が印加されて前記柱状の半導体層及び前記第１分岐半導体層に電界をかける第２の電界印加手段と、
   複数の前記第１分岐半導体層の先端に接続された複数の電極部と
   を備え、
   前記基板が前記第１の電界印加手段であり、
   前記第２の電界印加手段は、
   ゲート絶縁膜を介して前記複数の第１分岐半導体層上に渡って形成された入力ゲート電極と、
   前記柱状の半導体層上にゲート絶縁膜を介して形成された出力ゲート電極と、
   前記第１分岐半導体層との分岐点より前記出力ゲート電極が配置された側の前記柱状の半導体層上の前記分岐点の近傍にゲート絶縁膜を介して各々配列された複数のゲート電極と、
   前記出力ゲート電極に最も近い前記ゲート電極と前記出力ゲート電極との間の前記柱状の半導体層上にゲート絶縁膜を介して形成された転送ゲート電極と
   から構成され、
   加えて、
   前記柱状の半導体層に接続されて電源に接続する電極部と、
   前記柱状の半導体層の前記転送ゲート電極と前記出力ゲート電極との間で前記柱状の半導体層の側方に引き出された第２分岐半導体層の先端に接続された出力電極部と
   を備え、
   複数の前記ゲート電極の組，前記転送ゲート電極，前記出力ゲート電極，及び前記電極部は、これらの順に前記柱状の半導体層の延在する方向に配置されている
   ことを特徴とする単電子転送回路。
7. 半導体から構成された基板上に形成された絶縁層と、
   この絶縁層上に配置されて所定の方向に延在する柱状の半導体層と、
   この柱状の半導体層より分岐した第１の分岐半導体層及び第２の分岐半導体層と、
   前記柱状の半導体層，前記第１の分岐半導体層，及び前記第２の分岐半導体層に電界をかける第１の電界印加手段と、
   前記第１の電界印加手段とは異なる極性の電圧が印加されて前記柱状の半導体層，前記第１の分岐半導体層，及び前記第２の分岐半導体層に電界をかける第２の電界印加手段と、
   前記柱状の半導体層上にゲート絶縁膜を介して形成された転送ゲート電極と、
   前記第１及び第２の分岐半導体層上各々にゲート絶縁膜を介して形成された第１の入力ゲート電極及び第２の入力ゲート電極と、
   前記第１及び第２の分岐半導体層の終端でこれらに接続された電極部と、
   この電極部近傍で、前記第１及び第２の分岐半導体層上に渡ってゲート絶縁膜を介して形成された出力ゲート電極と、
   前記第１の分岐半導体層の前記第１の入力ゲート電極と前記出力ゲート電極との間で前記第１の分岐半導体層の側方に引き出された第３の分岐半導体層の先端に接続された第１の出力電極部と、
   前記第２の分岐半導体層の前記第２の入力ゲート電極と前記出力ゲート電極との間で前記第２の分岐半導体層の側方に引き出された第４の分岐半導体層の先端に接続された第２の出力電極部と
   を備え、
   前記基板が前記第１の電界印加手段であり、
   前記第２の電界印加手段は、前記転送ゲート電極，前記第１及び第２の入力ゲート電極，及び前記出力ゲート電極から構成されたものである
   ことを特徴とする単電子転送回路。
8. 請求項５〜７のいずれか１項に記載の単電子転送回路を制御するための単電子転送回路の制御方法であって、
   前記柱状の半導体層に前記基板により電界を加え、
   前記柱状の半導体層に前記出力ゲート電極により電界を加え、
   前記柱状の半導体層の一端と他端との間に所定の電圧を印加し、
   前記柱状の半導体層の前記出力ゲート電極の下に形成されるチャネル内の前記基板の配置されている側に誘起された第１のキャリアの流れにより前記柱状の半導体層に発生する前記出力電極部からの出力電流の値により、前記チャネルの前記出力ゲート電極の配置されている側に保持された第２のキャリアの個数を検知する
   ことを特徴とする単電子転送回路の制御方法。
9. 請求項８記載の単電子転送回路の制御方法において、
   前記第１のキャリアは正孔であり、前記第２のキャリアは電子である、
   または、
   前記第１のキャリアは電子であり、前記第２のキャリアは正孔である
   ことを特徴とする単電子転送回路の制御方法。
10. 請求項２記載の単電子転送回路を制御するための単電子転送回路の制御方法であって、
    前記柱状の半導体層の前記第１のゲート電極の配置されている側に電子からなる第１のキャリアを誘起し、前記第２のゲート電極の配置されている側に正孔からなる第２のキャリアを誘起する
    ことを特徴とする単電子転送回路の制御方法。

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