JP2002176167A - 単電子転送回路およびこの制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 １個の電子または１個の正孔を転送し、ま
た、１個の電子または１個の正孔の転送状態を容易に検
出できる単電子転送回路を提供する。 【解決手段】 絶縁層１０２上において所定の方向に延
在する柱状の構造体であり、幅および高さが数ｎｍから
数１０ｎｍの範囲となっている半導体層１０３上に、ゲ
ート絶縁膜１０４を介して複数のゲート電極１０５を、
半導体層１０３の延在方向に配列する。ゲート電極１０
５のゲート長および各々のゲート電極１０５の間隔は、
数ｎｍ〜数１００ｎｍ程度とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１個の電子または
正孔を転送する単電子転送回路およびこの制御方法に関
する。

【０００２】

【従来の技術】単電子素子は、電子１個の静電エネルギ
ーに基づくクーロンブロッケード効果を利用し、電子の
伝導を制御する電子素子である。なお、以降では、「単
電子」という用語を用いるが、正孔の伝導の場合も含む
ものとする。単電子素子の代表例ともいえる単電子トラ
ンジスタは、微小な伝導体島が、トンネル容量を介して
ソース・ドレイン電極につながり、非トンネル容量を介
してゲート電極につながった構造を有している。

【０００３】上記伝導体島を経由するソース・ドレイン
間の電流は、ゲート電圧に対して周期的なオンオフ特性
を示す。単電子トランジスタは、いわば電子１個のエネ
ルギーを利用した電流スイッチである。また、同時に、
高感度のエレクトロメータであり、例えば、電子１個を
保持する単電子メモリセルの近傍に作製し、電子１個の
有無を検知するのに用いることができる。

【０００４】一方、電子１個だけを転送するといった究
極的な電子操作が可能となるのが、単電子転送回路であ
る。単電子転送回路を構成する素子の代表例は、単電子
ターンスタイル，段電子ポンプと呼ばれる単電子素子で
あり、複数個の微小な伝導体島がトンネル容量を介して
連結された構造が必要となる。複数の伝導体島が連結さ
れた構造の中で、各々の伝導体島に付与されたゲート電
極電圧に、順次パルス状電圧を印加することにより、１
個の電子を転送することが可能となる。

【０００５】このような単電子転送回路の応用例として
は、電子を正確に１個ずつ転送できる長所を生かした電
流標準・容量標準への応用、電子１個を情報の１ビット
に対応させた論理集積回路への応用が提案され、これら
の検討が進められている。後者としては、例えば、単電
子２分決定ダイアグラム素子（ＢＤＤ素子）があり、こ
れでは、論理処理後の電子１個あるいは０個を検出して
出力信号とする際、単電子トランジスタを用いるのが常
套手段である。

【０００６】上述したような特徴を有する単電子転送回
路についてまず問題となるのは、単電子トランジスタな
どの伝導体島１個から構成される素子に比較し、作製が
容易ではないことである。これは、伝導体島とトンネル
容量の積層構造といった、複雑な構造を作製するという
技術的な困難に起因している。物理研究の対象として極
低温で動作する大きなサイズの素子ならまだしも、室温
動作を目指したごく微小な単電子素子の作製は、いっそ
う困難になる。

【０００７】複数の電荷結合素子からなる電荷結合装置
（Charge-Coupled Device：ＣＣＤ）は、１９７０年に
考案され、現在イメージセンサとして幅広く実用化され
ている。ＣＣＤは、シリコン基板に作製された複数のＭ
ＯＳダイオードからなるものであり、チャネルに保持さ
れる電荷を順次転送することによって、時系列信号処理
を可能としている。ＣＣＤも単電子転送回路も、電荷を
保持しこれを転送する機能を有しているといった点で類
似している。

【０００８】ＣＣＤのＭＯＳダイオードチャネルは、単
電子素子の伝導体島に相当し、電荷保持部になる。電荷
転送は、この電荷保持部間で行われる。しかし、単電子
転送素子の場合、電子１個のみを安定に保持・転送する
ために、電荷保持部間にトンネル容量を設け、クーロン
ブロッケード効果を利用するのが、従来の方法であっ
た。

【０００９】ところで、単電子トランジスタにせよ単電
子転送素子にせよ、Ｐ形にして正孔をキャリアとするこ
とが可能となる。実際に、正孔をキャリアとして用いた
単電子トランジスタ（単正孔トランジスタと呼ぶ場合も
ある。）の動作が報告されている。しかし、電子と正孔
を共存させて用いる単電子素子の検討はあまりない。

【００１０】

【発明が解決しようとする課題】以上のように、単電子
転送回路は、トンネル容量の集積構造という複雑な構造
のため、製造が困難であるという問題があった。また、
転送されている電子１個の有無を検出しようとする場
合、その都度付加的な単電子トランジスタを設けなけれ
ばならないという点でも、回路作製の煩雑化が生じる。

【００１１】本発明は、以上のような問題点を解消する
ためになされたものであり、１個の電子または１個の正
孔を転送し、また、１個の電子または１個の正孔の転送
状態を容易に検出できる単電子転送回路を提供すること
を目的とする。

【００１２】

【課題を解決するための手段】本発明の単電子転送回路
は、基板上に形成された絶縁層と、この絶縁層上に配置
されて所定の方向に延在する柱状の半導体層と、この半
導体層の第１の側方より第１の電界をかける第１の電界
印加手段と、半導体層に第２の側方より第１の電界とは
極性の異なる第２の電界をかける第２の電界印加手段と
を備え、少なくとも第２の電界印加手段は２つ以上備え
られ、これらが半導体層の延在方向に配列されているも
のである。この発明によれば、配列されたいずれかの第
２の電界印加手段により第２の電界が加えられていると
き、この領域の半導体層に形成されるチャネルにおい
て、第２の側方側に電子または正孔が保持される。

【００１３】上記発明において、半導体層の一部に、他
の領域より細く形成された単電子島と、この単電子島の
半導体層の延在方向の両端に配置されたトンネル障壁と
を備え、複数配列された第２の電界印加手段のいずれか
が単電子島に第２の電界をかけるものとしてもよい。ト
ンネル障壁は、例えば、この領域を単電子島よりさらに
細く形成することなどにより実現できる。

【００１４】上記発明において、基板は半導体から構成
され、この基板が第１の電界印加手段であり、第２の電
界印加手段は、半導体層上にゲート絶縁膜を介して配列
された複数のゲート電極である。また、第１の電界印加
手段は、半導体層の一方の側面にゲート絶縁膜を介して
配列された複数の第１のゲート電極であり、第２の電界
印加手段は、半導体層の他方の側面にゲート絶縁膜を介
して第１のゲート電極に対向して配列された複数の第２
のゲート電極である。

【００１５】本発明の単電子転送回路は、第１の電圧が
印加される半導体基板上に形成された絶縁層と、この絶
縁層上に配置されて所定の方向に延在する柱状の半導体
層と、この半導体層上にゲート絶縁膜を介して配列され
た複数のゲート電極とを備え、複数のゲート電極いずれ
かは、第１の電圧と極性が異なる第２の電圧が印加され
るものである。この発明によれば、配列されたいずれか
のゲート電極に第２の電圧が印加されているとき、この
下の半導体層に形成されるチャネルにおいて、ゲート絶
縁膜との界面近くに電子または正孔が保持される。

【００１６】本発明の他の形態における単電子転送回路
は、半導体基板上に形成された絶縁層と、この絶縁層上
に配置されて所定の方向に延在する柱状の半導体層と、
この半導体層の側面にゲート絶縁膜を介して配列された
複数の第１のゲート電極と、半導体層の他方の側面にゲ
ート絶縁膜を介して第１のゲート電極に対向して配列さ
れた複数の第２のゲート電極とを備え、第１のゲート電
極と第２のゲート電極との対のいずれかには、互いに極
性が異なる電圧が印加されるものである。この発明によ
れば、配列されたいずれかの第２のゲート電極に電圧が
印加されているとき、この領域の半導体層に形成される
チャネルにおいて、第２のゲート電極側のゲート絶縁膜
との界面近くに電子または正孔が保持される。

【００１７】上記発明において、半導体層の一部に、他
の領域より細く形成された単電子島と、この単電子島の
半導体層の延在方向の両端に配置されたトンネル障壁
と、単電子島にゲート電圧を印加するための制御電極と
を備えるようにしてもよい。トンネル障壁の領域は、例
えば、単電子島より細く形成されている。

【００１８】前述した発明において、単電子転送回路
は、半導体層の一端に接続された第１の電極部と、半導
体層の他端に接続されて所定の電圧が印加される第２の
電極部と、半導体層上の第１の電極部の近くにゲート絶
縁膜を介して形成された入力ゲート電極と、半導体層上
の第２の電極部の近くにゲート絶縁膜を介して形成され
た出力ゲート電極と、半導体層上の入力ゲート電極と出
力ゲート電極との間のゲート絶縁膜を介して配列された
複数の転送ゲート電極と、半導体層の出力ゲート電極と
この隣に配置された転送ゲート電極との間に接続された
出力電極部とを備えるものである。

【００１９】前述した発明において、単電子転送回路
は、半導体層の側方に引き出された複数の分岐半導体層
と、これら複数の分岐半導体層先端に接続された複数の
電極部と、半導体層上の分岐半導体層の分岐点近傍にゲ
ート絶縁膜を介して各々配列された複数のゲート電極
と、ゲート絶縁膜を介して複数の分岐半導体層上に渡っ
て形成された入力ゲート電極と、半導体層上の複数のゲ
ート電極の先にゲート絶縁膜を介して形成された転送ゲ
ート電極と、半導体層上の転送ゲート電極の先にゲート
絶縁膜を介して形成された出力ゲート電極と、半導体層
の出力ゲート電極の先に接続された出力電極部と、半導
体層の転送ゲート電極と出力ゲート電極との間に接続さ
れた出力電極部とを備えるものである。

【００２０】前述した発明において、単電子転送回路
は、半導体層上にゲート絶縁膜を介して形成された転送
ゲート電極と、この転送ゲート電極配置部より先で半導
体層が分岐した第１および第２の分岐半導体層と、これ
ら第１および第２の分岐半導体層上各々にゲート絶縁膜
を介して形成された第１および第２の入力ゲート電極
と、第１および第２の分岐半導体層の終端でこれらに接
続された電極部と、この電極部近傍で、第１および第２
の分岐半導体層上に渡ってゲート絶縁膜を介して形成さ
れた出力ゲート電極と、第１の分岐半導体層の第１の入
力ゲート電極と出力ゲート電極との間に接続された第１
の出力電極部と、第２の分岐半導体層の第２の入力ゲー
ト電極と出力ゲート電極との間に接続された第２の出力
電極部とを備えるものである。

【００２１】本発明の単電子転送回路の制御方法は、半
導体層に第１の電界印加手段により第１の電界を加え、
半導体層に第２の電界印加手段のいずれかにより第２の
電界を加え、半導体層の第２の電界印加手段により形成
されるチャネル内の第１の電界印加手段の配置されてい
る側に誘起された第１のキャリアの流れにより発生する
半導体層に発生する電流の値により、チャネルの第２の
電界印加手段の配置されている側に保持された第２のキ
ャリアの個数を検知しようとしたものである。上記発明
において、第１のキャリアは正孔または電子であり、第
２のキャリアは電子または正孔である。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照して説明する。 ＜実施の形態１＞図１は、本発明の実施の形態における
単電子転送回路の構成を簡単に示す平面図と断面図であ
る。図１（ｂ）は、図１（ａ）のＡＡ’線の断面を示し
ている。この構造では、例えばシリコンからなる基板１
０１上に、絶縁層１０２を介してシリコンからなる半導
体層１０３を備えている。半導体層１０３は、絶縁層１
０２上において所定の方向に延在する柱状の構造体であ
り、幅および高さが数ｎｍから数１０ｎｍの範囲となっ
ている。なお、半導体層は、シリコンに限るものではな
く、他の半導体材料から構成してもよい。

【００２３】また、半導体層１０３上には、ゲート絶縁
膜１０４を介して例えばポリシリコンからなる複数のゲ
ート電極１０５が、半導体層１０３の延在方向に配列さ
れている。ゲート電極１０５のゲート長および各々のゲ
ート電極１０５の間隔は、数ｎｍ〜数１００ｎｍ程度と
する。

【００２４】このことにより、ゲート電極１０５直下の
半導体層１０３に形成されるチャネルに、電子もしくは
正孔１個程度の小数電荷を保持させることができる。な
お、図１では、ゲート電極１０５が半導体層１０３をま
たぐように配置しているが、これに限るものではなく、
ゲート電極１０５により与えられる電界により、半導体
層１０３にチャネルが形成できる状態となっていればよ
い。

【００２５】つぎに、以上のように構成された単電子転
送回路の動作について説明する。例えば、ゲート電極１
０５に所定のゲート電圧を印加して半導体層１０３にチ
ャネルが形成された状態で、このチャネルに光を照射し
た場合を考える。チャネルに光が照射されると、半導体
層１０３には電子正孔対が生成する。このとき、基板１
０１に負の電圧（−Ｖｓｕｂ）、ゲート電極１０５に正
の電圧（Ｖｇ）を印加しておくと、図２のエネルギーバ
ンドダイアグラムに示すように、電子２０１と正孔２０
２とが空間的に分離された状態となる。

【００２６】上述したように、基板１０１とゲート電極
１０５との異なる電圧を印加すると、ゲート電極１０５
と基板１０１との間に生じる大きな電界により、ゲート
電極１０５側の半導体層１０３とゲート絶縁膜１０４と
の界面（上側界面）に、電子２０１が局在する。一方、
この状態では、正孔２０２が、基板１０１側の半導体層
１０３と絶縁層１０２との界面（下側界面）に局在す
る。この空間的な分離のため、電子２０１と正孔２０２
とは、半導体層１０３中に安定して存在できる。このよ
うな状態とするために印加する電界の強さは、１０⁵Ｖ
／ｃｍ〜１０⁶Ｖ／ｃｍ程度とすればよい。なお、この
電界の強さは、図１に示す各構造の状態によって適宜最
適な値を設定する。

【００２７】ここで、図２に示したバンドダイアグラム
について説明すると、これは、図１（ｂ）のＣ−Ｃ’断
面における、上側界面の伝導帯端と下側界面の価電子帯
を示したものである。ゲート電極１０５直下の上側界面
には、ゲート電極に印加された正のゲート電圧により、
電子２０１を保持するポテンシャル井戸が形成される
（図２（ｂ））。一方、下側界面では、ゲート電圧の影
響は小さく、ポテンシャル井戸がほとんど形成されず、
負の基板電圧により引き寄せられた正孔２０２が、全体
に広がって保持されていることがわかる。

【００２８】以上説明したように、図１に示す単電子転
送回路によれば、ゲート電圧および基板電圧を制御する
ことにより、電子と正孔の分離保持が可能となる。な
お、ゲート電極１０５に負のゲート電圧を印加し、基板
１０１に正の基板電圧を印加すれば、正孔を上側界面に
保持し、電子を下側界面に保持することができる。な
お、基板１０１は、シリコンに限らず、他の半導体材料
から構成してもよい。

【００２９】＜実施の形態２＞つぎに、本発明の他の形
態について説明する。図３は、本発明の他の形態におけ
る単電子転送回路を用いた光検出回路の構成を模式的に
示す平面図である。この光検出回路は、図示していない
基板上に形成された絶縁層３０２上に、図３の紙面左右
方向に延在する半導体層３０３を備えている。半導体層
３０３は、前述した半導体層１０３と同様であり、所定
の方向に延在する柱状の構造体であり、幅および高さが
数ｎｍから数１０ｎｍの範囲となっている。

【００３０】半導体層３０３は、一端に正孔吸い込み用
の電極部３０３−１を備え、他端に電源３１０に接続す
る電極部３０３−２を備えている。電極部３０３−１，
３０３−２は、Ｐ形の不純物が高濃度に導入された不純
物領域３０３−１ａ，３０３−２ａにより、電極として
機能する。

【００３１】半導体層３０３の電極部３０３−１近傍上
には、図示していないゲート絶縁膜を介して入力ゲート
電極３０５−１を備えている。入力ゲート電極３０５−
１とこの下の半導体層３０３とにより、光検出部３１１
を構成している。一方、半導体層３０３の電極部３０３
−２近傍上には、ゲート絶縁膜を介して出力ゲート電極
３０５−２を備えている。

【００３２】また、これら入力ゲート電極３０５−１と
出力ゲート電極３０５−２との間の半導体層３０３上に
は、ゲート絶縁膜を介して転送ゲート電極Ａ３０５−３
と転送ゲート電極Ｂ３０５−４とを備えている。これら
ゲート電極は、図１に示したゲート電極１０５と同様で
あり、各ゲート電極のゲート長および各々の間隔は、数
ｎｍ〜数１００ｎｍ程度である。

【００３３】加えて、転送ゲート電極Ｂ３０５−４と出
力ゲート電極３０５−２の間の領域において、半導体層
３０３は分岐半導体層３０３ａを備え、この分岐半導体
層３０３ａの先端に出力電極部３０３−３を備えてい
る。この出力電極部３０３−３においても、Ｐ形の不純
物が高濃度に導入された不純物領域３０３−３ａを備
え、これにより電極として機能している。

【００３４】出力ゲート電極３０５−２，電極部３０３
−２，および出力電極部３０３−３で、出力される単電
子を検出する出力単電子検出部３１２を構成している。
このようにすることで、出力ゲート電極３０５−２下の
半導体層３０３（チャネル形成領域）に、電流を流すこ
とができる。なお、照射される光を光検出部３１１のみ
に導入するために、光検出部３１１以外の領域上に、金
属などの板部材を配置し、他の電極形成領域には光が進
入しないようにする。

【００３５】つぎに、図３の光検出回路の動作について
説明する。まず、電極部３０３−２と出力電極部３０３
−３との間に電流を流す。図３では、電極部３０３−２
に正の電圧を加え、出力電極部３０３−３より電流を取
り出す構成としている。基板電圧を負にバイアスし、絶
縁層３０２と半導体層３０３との界面（下側下面）に正
孔を誘起することで、電極部間を正孔がキャリアとして
運ばれる状態とする。このことにより、２つの電極部間
に電流が流れるようになる。

【００３６】図４（ａ）に、上述した正孔による電流
（正孔電流）の基板電圧依存性を示す。基板電圧を負の
方向にバイアスし、この電圧がある値を超えると、正孔
電流が流れだして増加する様子が直線で示されている。
この特性は、出力ゲート電極３０５−２下のチャネルに
保持された電子の個数（ｎ）に応じ、異なる直線を通
る。例えば、点線で示した基板電圧に固定した場合、ｎ
＝０なら、電流は流れない（出力電流Ｌｏｗ）。これに
対し、ｎ＝１なら電流は流れる（出力信号Ｈｉｇｈ）。

【００３７】図４（ｂ）は、半導体層３０３に形成され
るチャネルの上述した状態におけるバンドダイアグラム
である。黒丸で示す単電子は、ゲート電極の下の上側界
面に保持される。これに対して白丸で示す正孔は、下側
界面全域に誘起されて下側界面を流れ、電流を運ぶ。半
導体層３０３が、十分に薄いため、上記正孔による電流
は、電子のクーロンポテンシャルの影響を受けることに
なる。

【００３８】例えば、ｎ＝１の場合、ｎ＝０に比較して
電子が１個分多く、この引力ポテンシャルの影響を受け
て価電子帯のポテンシャルが上がり、正孔に対して影響
を与えるポテンシャルは下がり、正孔が流れやすくな
る。なお、ゲート電圧を負、基板電圧を正とし、ｎ型の
不純物を導入して電極部を形成すれば、単正孔保持して
これを転送し、この状態を電子電流により検知する構成
となる。

【００３９】つぎに、本光検出回路の動作を、図３の電
子ポテンシャルの状態を示す説明図（図５）と、各ゲー
ト電極における信号の状態を示すタイミングチャート
（図６）を用いて説明する。時刻ｔ１において、光検出
部３１１における光入力により生成された１つの電子正
孔対の電子を、入力ゲート電極３０５−１下のチャネル
の上側界面に保持する（単電子保持）。この際、入力ゲ
ート電極３０５−１の電圧は、電子１個がこの下の上側
界面に保持されるように、適当な値に設定する。光入力
により生成された正孔は、電極部３０３−１に吸収され
る。

【００４０】続いて、時刻ｔ２付近で、入力ゲート電極
３０５−１の電圧を減らすと共に、転送ゲート電極Ａ３
０５−３の電圧を正に増加する。これにより、入力ゲー
ト電極３０５−１下の上側界面に保持されていた１個の
電子が、転送ゲート電極Ａ３０５−３下の上側界面に移
動し、ここに保持される。すなわち、転送ゲート電極Ａ
３０５−３への単電子転送が行われる。

【００４１】引き続き、時刻ｔ３付近で、転送ゲートＡ
３０５−３の電圧を減らすと共に、転送ゲート電極Ｂ３
０５−４の電圧を正に増加する。これにより、転送ゲー
ト電極３０５−３下の上側界面に保持されていた１個の
電子が、転送ゲート電極Ｂ３０５−４下の上側界面に移
動し、ここに保持される。すなわち、転送ゲート電極Ｂ
３０５−３への単電子転送が行われる。

【００４２】さらに、時刻ｔ４付近で、転送ゲートＢ３
０５−４の電圧を減らすと共に、出力ゲート電極３０５
−２の電圧を正に増加する。これにより、出力ゲート電
極３０５−２への単電子転送が行われ、この結果、出力
電流は「Ｈｉｇｈ」の信号を示すことになる。仮に、時
刻ｔ１の段階で光入力がなければ、各ゲート電極を転送
されてくる電子はないことになり、出力電流は「Ｌｏ
ｗ」となる。このように、本発明の電荷転送回路を用い
た図３の光検出回路によれば、光検出部３１１に対する
光照射で生じた単電子を、自在に転送して電流出力に変
換することが可能となる。

【００４３】＜実施の形態３＞つぎに、本発明の他の形
態について説明する。図７は、本発明の単電子転送回路
を用いた１次元イメージセンサの構成を示す平面図であ
る。この１次元イメージセンサは、図示していない基板
上に形成された絶縁層７０２上に、図７の紙面左右方向
に延在する半導体層７０３を備えている。半導体層７０
３は、前述した半導体層１０３と同様であり、所定の方
向に延在する柱状の構造体であり、幅および高さが数ｎ
ｍから数１０ｎｍの範囲となっている。

【００４４】半導体層７０３上には、図示していないゲ
ート絶縁膜を介してゲート電極７０５−１，７０５−
２，７０５−３，転送ゲート電極７０５−４，および出
力ゲート電極７０５−５を備えている。ゲート電極７０
５−１，７０５−２，７０５−３により、シフトレジス
タが構成される。これらゲート電極は、図１に示したゲ
ート電極１０５と同様であり、各ゲート電極のゲート長
および各々の間隔は、数ｎｍ〜数１００ｎｍ程度であ
る。

【００４５】また、半導体層７０３より分岐する分岐半
導体層７０３ａ，７０３ｂ，７０３ｃの先に、正孔吸い
込み用の電極部７０３−１，７０３−２，７０３−３を
備えている。また、半導体層７０３の出力ゲート電極７
０５−５形成領域の先には、電源７１０に接続する電極
部７０３−４を備え、転送ゲート電極７０５−４と出力
ゲート電極７０５−５の間より半導体層７０３から分岐
する分岐半導体層７０３ｄの先端に、出力電極部７０３
−５を備えている。

【００４６】これら電極部７０３−１，７０３−２，７
０３−３，７０３−４，７０３−５は、Ｐ形の不純物が
高濃度に導入された不純物領域７０３−１ａ，７０３−
２ａ，７０３−３ａ，７０３−４ａ，７０３−２ａ５よ
り、電極として機能する。加えて、分岐半導体層７０３
ａ，７０３ｂ，７０３ｃ上には、図示していないゲート
絶縁膜を介して入力ゲート電極７０５−６を備え、光検
出領域７１１を構成している。

【００４７】また、出力ゲート電極７０５−５，電極部
７０３−４，および出力電極部７０３−５で、出力され
る単電子を検出する出力単電子検出部７１２を構成して
いる。このようにすることで、出力ゲート電極７０５−
５下の半導体層７０３（チャネル形成領域）に、電流を
流すことができる。なお、照射される光を光検出部７１
１のみに導入するために、光検出部７１１以外の領域上
に、金属などの板部材を配置し、他の電極形成領域には
光が進入しないようにする。

【００４８】図７に示す１次元イメージセンサの動作に
ついて簡単に説明すると、光検出領域７１１に光が入射
すると、入力ゲート電極７０５−６下の分岐半導体層７
０３ａ，７０３ｂ，７０３ｃ各々の上側界面に、各々１
つの電子（単電子）が保持される。つぎに、入力ゲート
電極７０５−６の電圧を負にし、ゲート電極７０５−
１，７０５−２，７０５−３の全てに正の電圧を印加す
ることにより、入力下と電極７０５−６下に保持された
単電子が、各々ゲート電極７０５−１，７０５−２，７
０５−３下の上側界面に保持された状態とする。

【００４９】すなわち、入力ゲート電極７０５−６に入
力された入力信号を、ゲート電極７０５−１，７０５−
２，７０５−３からなるシフトレジスタに転送する。続
いて、ゲート電極７０５−１，７０５−２，７０５−
３，および転送ゲート電極７０５−４，出力ゲート電極
７０５−５の各々に、単電子を転送する信号を加えるこ
とにより、半導体層７０３の上側界面に保持されている
単電子を、電極部７０３−４方向に転送する。

【００５０】以上のことにより、出力電極部７０３−５
より、図８に示すように時間と共に変化する出力電流が
出力される。図８において、実線は、分岐半導体層７０
３ａ，７０３ｃに光が入力し、分岐半導体層７０３ｂに
は光が入力しなかった場合の出力電流の状態を示してい
る。分岐半導体層７０３ａ，７０３ｂ，７０３ｃ全ての
領域に光が入力すると、実線に加え、出力信号に点線の
変化も起こる。このように、図７の１次元イメージセン
サによれば、入力した光信号により発生した単電子の転
送を用いた時系列的な信号処理が可能となる。

【００５１】＜実施の形態４＞つぎに、本発明の他の形
態について説明する。図９は、トンネル性容量（トンネ
ル障壁）を組み合わせた本発明の単電子転送回路の構成
を示す平面図である。この単電子転送回路は、図示して
いない基板上に形成された絶縁層９０２上に、図９の半
導体層９０３を備えている。半導体層９０３は、矩形の
領域からなる電極部９０３−１と、この電極部９０３−
１に連続する細線部９０３ａと、この細線部９０３ａに
連続する幅拡部９０３ｂと、この幅拡部９０３ｂに連続
して電流計９１０ａおよび電源９１０に接続する電極部
９０３−２とから構成されている。なお、各電極部に
は、不純物領域９０３−１ａ，９０３−２ａが形成さ
れ、これにより、電極として機能する。

【００５２】電極部９０３−１，９０３−２は、幅４０
０ｎｍ程度であり、細線部９０３ａは、幅３０ｎｍ程度
であり、幅拡部９０３ｂは、幅１００ｎｍ程度である。
また、細線部９０３ａは、長さを５０ｎｍ程度としてあ
る。また、半導体層９０３の厚さは、３０ｎｍ程度であ
るが、細線部９０３ａは厚さを１０ｎｍ程度とし、かつ
細線部９０３ａの両端部、すなわち、電極部９０３−１
および幅拡部９０３ｂとの接続部に近い領域は、厚さ５
ｎｍ程度としてある。細線部９０３ａの構成は、例え
ば、パターン依存性酸化により形成できる（特開平９−
１３５０１８号公報参照）。

【００５３】したがって、細線部９０３ａの両端部に
は、トンネル性容量（トンネル障壁）９３１が形成さ
れ、細線部９０３ａの中央部分は、単電子島となってい
る。この構成とすることにより、クーロンブロッケード
効果を用い、正確に１個の電子を単電子島に注入でき
る。以上のように構成した半導体層９０３上には、図示
していないゲート絶縁膜を介し、まず、細線部９０３ａ
の中央部（単電子島）上に、転送ゲート電極Ａ（制御電
極）９０５−１を備えている。また、幅拡部９０３ａ上
には、上記ゲート絶縁膜を介して転送ゲート電極Ｂ９０
５−２を備えている。

【００５４】つぎに、図９に示す単電子転送回路の動作
について簡単に説明する。図１０は、電流標準として用
いるための単電子転送動作を示す電子ポテンシャルプロ
ファイル（ａ）と、これら動作を行うための制御電圧の
タイミングを示すタイミングチャート（ｂ）である。

【００５５】まず、時刻ｔ１の初期状態では、半導体層
９３０のチャネル部に電子は存在しない。時刻ｔ２にお
いて、転送ゲート電極Ａ９０５−１に正の電圧を印加
し、転送ゲート電極Ｂ９０５−２に負の電圧を印加する
と、電極部９０３−１から転送ゲート電極Ａ９０５−１
下の単電子島へ、１個の電子がトンネルする。

【００５６】このとき、単電子島を挾む２つのトンネル
性容量９３１によるクーロンブロッケード効果により、
単電子島へ２個目の電子がトンネルしてくることはな
い。また、転送ゲート電極Ｂ９０５−２には分電圧が印
加されているので、単電子島から転送ゲート電極Ｂ９０
５−２下へ電子が通り抜けてしまうことがない。

【００５７】続いて、時刻ｔ３に、前述の実施の形態と
同様に、単電子転送を行う。最後に、時刻ｔ４で、電極
部９０３−２に電子を送り込む。この際、転送ゲート電
極Ａ９０５−１の電圧は負の状態とし、電子が逆方向に
戻ってくるのを防ぐ。以上のことにより、電極部９０３
−１から電極部９０３−２に１個の電子が運ばれる。こ
れら操作にかかる時間Ｔを周期とした繰り返し転送操作
を行うことにより、図９に示した電流Ｉは、正確にＩ＝
ｅ／Ｔ（ｅは素電荷量）となる。

【００５８】＜実施の形態５＞つぎに、本発明の他の形
態について説明する。図１１は、本発明の単電子転送回
路を用いた２分岐スイッチ回路（ＢＤＤ）の構成を示す
平面図である。このＢＤＤは、図示していない基板上に
形成された絶縁層１１０２上に、図１１の紙面左右方向
に延在する半導体層１１０３を備えている。半導体層１
１０３は、前述した半導体層１０３と同様であり、所定
の方向に延在する柱状の構造体であり、幅および高さが
数ｎｍから数１０ｎｍの範囲となっている。

【００５９】また、半導体層１１０３は、一端側より所
定の箇所で２つの領域１１０３ａ，１１０３ｂに分岐
し、この先で電極部１１０３−１に各々接続している。
領域１１０３ａの途中には、電極接続領域１１０３ｃを
介して出力電極部１１０３−２が接続されている。同様
に、領域１１０３ｂの途中には、電極接続領域１１０３
ｄを介して出力電極部１１０３−３が接続されている。

【００６０】これら半導体層１１０３および各電極部
は、本実施の形態においては、半導体層１１０３と同一
の材料から構成され、例えばシリコンである。なお、電
極部１１０３−１，出力電極部１１０３−２，１１０３
−３には、不純物領域１１０３−１ａ，１１０３−２
ａ，１１０３−３ａが形成され、これにより、電極とし
て機能する。

【００６１】また、半導体層１１０３上には、図示して
いないゲート絶縁膜を介し、転送ゲート電極１１０５−
１，入力ゲート電極Ａ１１０５−２，入力ゲート電極Ｂ
１１０５−３，および出力ゲート電極１１０５−４が形
成されている。転送ゲート電極１１０５−１は、半導体
層１１０３の分岐する手前に配置されている。

【００６２】入力ゲート電極１１０５−２は、領域１１
０３ａの電極接続領域１１０３ｃ手前に配置され、入力
ゲート電極１１０５−３は、領域１１０３ｂの電極接続
領域１１０３ｄ手前に配置されている。また、出力ゲー
ト電極１１０５−４は、電極接続領域１１０３ｃ，１１
０３ｄと電極部１１０３−３との間で、領域１１０３ａ
と領域１１０３ｂとに渡って配置されている。

【００６３】図１１に示したＢＤＤでは、転送されてき
た単電子を、転送ゲート電極１１０５−１から出力ゲー
ト電極１１０５−４に転送する間に、チャネルを分岐し
た上、さらに各々の領域１１０３ａ，１１０３ｂに、入
力ゲート電極１１０５−２，１１０５−３を付加してい
る。

【００６４】例えば、入力ゲート電極１１０５−２に正
電圧の入力があり、入力ゲート電極１１０５−３には入
力がない場合、転送ゲート電極１１０５−１より転送さ
れる単電子は、領域１１０３ａを通って出力ゲート電極
１１０５−４に転送される。したがって、出力電極部１
１０３−２（出力電流１）は「Ｈｉｇｈ」となり、出力
電極部１１０３−３（出力電流２）は「Ｌｏｗ」とな
る。このような２分岐スイッチを集積化することによ
り、１個の電子を１ビットとした単電子ＢＤＤ集積論理
回路を実現することができる。

【００６５】＜実施の形態６＞つぎに、本発明の他の形
態について説明する。図１２は、本発明の単電子転送回
路の他の形態を示す平面図（ａ），断面図（ｂ）であ
る。この構造では、例えばシリコンからなる基板１２０
１上に、絶縁層１２０２を介してシリコンからなる半導
体層１２０３を備えている。これは、図１の単電子転送
回路と同様である。

【００６６】図１２の形態では、半導体層１２０３の両
脇に、ゲート絶縁膜１２０４を介して例えばポリシリコ
ンからなる複数のゲート電極１２０５ａ，１２０５ｂの
対が、半導体層１２０３の延在方向に配列されているよ
うにした。ゲート電極１２０５ａとゲート電極１２０５
ｂは、半導体層１２０３を介して互いに対向して配置さ
れている。ゲート電極１２０５ａ，１２０５ｂゲート長
および、各々のゲート電極１２０５ａ，１２０５ｂの対
の間隔は、数ｎｍ〜数１００ｎｍ程度とする。

【００６７】このことにより、ゲート電極１２０５ａ，
１２０５ｂの対に挾まれた半導体層１２０３に形成され
るチャネルに、電子もしくは正孔１個程度の小数電荷を
保持させることができる。また、この構成においては、
光入力などにより生成された電子正孔対は、例えば正の
ゲート電圧が印加されるゲート電極１２０５ａの側と、
これに対向配置し負の電圧が印加されるゲート電極１２
０５ｂの側とに、分離保持される。

【００６８】図１３（ａ）は、図１２（ｂ）のＣ−Ｃ’
における本単電子転送回路のエネルギーバンドダイアグ
ラムである。また、図１３（ｂ），（ｃ），（ｄ）は、
図１２（ａ）のＢ−Ｂ’方向の半導体層１２０３におけ
る伝導帯端（図１２（ｂ）右側界面）と価電子帯（図１
２（ｂ）左側界面）のエネルギープロファイルを示す説
明図である。これらは、ゲート電極１２０５ａに正電圧
＋Ｖ１が印加され、ゲート電極１２０５ｂに負電圧−Ｖ
２が印加された状態を示している。なお、黒丸が電子を
示し、白丸が正孔を示している。

【００６９】図１３（ｂ），（ｃ），（ｄ）からわかる
ように、Ｖ１とＶ２の関係を変えることにより、半導体
層１２０３の延在方向のポテンシャルプロファイルは制
御できる。例えば、図８（ｃ）に示すように、Ｖ１＝Ｖ
２とすることで、電子と正孔を共に局在させることがで
きる。また、Ｖ１＞＞Ｖ２とすることで、電子のみを局
在させることができる。また、Ｖ１＜＜Ｖ２とすること
で、正孔のみを局在させることができる。したがって、
正孔電流を流したい場合や、電子電流を流したい場合な
ど所望の状況を作り出すことが可能となる。

【００７０】なお、上述では、ゲート電極は単層で構成
するようにしたが、２層以上に積層するようにしてもよ
い。例えば、図３に示した構成において、複数のゲート
電極を全て覆うように、絶縁膜を介して上層ゲート電極
を備えるようにしてもよい。このとき、各電極部は上層
ゲート電極で覆わないようにする。このようにすること
で、上層ゲート電極をマスクとしたイオン注入により、
選択的に電極部に不純物を導入することができる。

【００７１】以上説明した本発明の単電子転送回路は、
微小なＣＣＤ（複数のＭＯＳダイオード）ともいえ、チ
ャネルに印加された電界により、電子と正孔をチャネル
内の別々の場所に誘起するようにしたものである。これ
に、必要に応じて電子あるいは正孔を入出力する電極を
設けることで、光検出回路などに応用できる。

【００７２】さらに、トンネル性容量または複数のトン
ネル性容量の組み合わせにより接続された電極部を備え
ることで、電子あるいは正孔を正確に１個だけ入出力す
ることができる。本発明の単電子転送回路は、多数のト
ンネル容量の作製を必要とせず、単電子あるいは単正孔
の転送が可能となる。また、単電子，単正孔各々の存在
を検知する手段として、電子正孔間クーロン相互作用を
利用するものである。例えば、保持された単電子を検知
する場合、正孔を電流として流し、個の正孔電流レベル
が電子によるクーロンポテンシャルにより、電子個数に
応じた離散的な値を示すことを利用する。

【００７３】

【発明の効果】以上説明したように、本発明によれば、
多数のトンネル容量を作成しなくても、１個の電子また
は１個の正孔を転送し、また、１個の電子または１個の
正孔の転送状態を容易に検出できる単電子転送回路を実
現できるという優れた効果が得られる。

【図面の簡単な説明】

【図１】 本発明の実施の形態における単電子転送回路
の構成を概略的に示す平面図（ａ）および断面図（ｂ）
である。

【図２】 図１の単電子転送回路におけるエネルギーバ
ンドダイアグラムである。

【図３】 本発明の他の形態における単電子転送回路の
構成を概略的に示す平面図である。

【図４】 正孔による電流（正孔電流）の基板電圧依存
性を示す説明図（ａ）と半導体層３０３に形成されるチ
ャネルの上述した状態におけるバンドダイアグラム
（ｂ）である。

【図５】 図３の単電子転送回路における電子ポテンシ
ャルの状態を示す説明図である。

【図６】 各ゲート電極における信号の状態を示すタイ
ミングチャートである。

【図７】 本発明の他の形態における単電子転送回路の
構成を概略的に示す平面図である。

【図８】 出力電極部７０３−５より出力される電流の
時間と共に変化する様子を示す説明図である。

【図９】 トンネル性容量を組み合わせた本発明の単電
子転送回路の構成を示す平面図である。

【図１０】 電流標準として用いるための単電子転送動
作を示す電子ポテンシャルプロファイル（ａ）と、これ
ら動作を行うための制御電圧のタイミングを示すタイミ
ングチャート（ｂ）である。

【図１１】 本発明の単電子転送回路を用いた２分岐ス
イッチ回路（ＢＤＤ）の構成を示す平面図である。

【図１２】 本発明の単電子転送回路の他の形態を示す
平面図（ａ），断面図（ｂ）である。

【図１３】 図１２の単電子転送回路のエネルギーバン
ドダイアグラム（ａ）および半導体層１２０３における
伝導帯端と価電子帯のエネルギープロファイルを示す説
明図（ｂ），（ｃ），（ｄ）である。

【符号の説明】

１０１…基板、１０２…絶縁層、１０３…半導体層、１
０４…ゲート絶縁膜、１０５…ゲート電極。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 基板上に形成された絶縁層と、 この絶縁層上に配置されて所定の方向に延在する柱状の
   半導体層と、 この半導体層の第１の側方より第１の電界をかける第１
   の電界印加手段と、 前記半導体層に第２の側方より前記第１の電界とは極性
   の異なる第２の電界をかける第２の電界印加手段とを備
   え、 少なくとも前記第２の電界印加手段は２つ以上備えら
   れ、これらが前記半導体層の延在方向に配列されている
   ことを特徴とする単電子転送回路。
2. 【請求項２】 請求項１記載の単電子転送回路におい
   て、 前記半導体層の一部に、 他の領域より細く形成された単電子島と、 この単電子島の前記半導体層の延在方向の両端に配置さ
   れたトンネル障壁とを備え、 複数の前記第２の電界印加手段のいずれかが前記単電子
   島に前記第２の電界をかけるものであることを特徴とす
   る単電子転送回路。
3. 【請求項３】 請求項２記載の単電子転送回路におい
   て、前記単電子島の両端に配置されたトンネル障壁は、
   前記単電子島よりさらに細く形成されていることを特徴
   とする単電子転送回路。
4. 【請求項４】 請求項１〜３いずれか１項に記載の単電
   子転送回路において、 前記基板は半導体から構成され、この基板が前記第１の
   電界印加手段であり、前記第２の電界印加手段は、前記
   半導体層上にゲート絶縁膜を介して配列された複数のゲ
   ート電極であることを特徴とする単電子転送回路。
5. 【請求項５】 請求項１〜３いずれか１項に記載の単電
   子転送回路において、 前記第１の電界印加手段は、前記半導体層の一方の側面
   にゲート絶縁膜を介して配列された複数の第１のゲート
   電極であり、 前記第２の電界印加手段は、前記半導体層の他方の側面
   にゲート絶縁膜を介して前記第１のゲート電極に対向し
   て配列された複数の第２のゲート電極であることを特徴
   とする単電子転送回路。
6. 【請求項６】 第１の電圧が印加される半導体基板上に
   形成された絶縁層と、 この絶縁層上に配置されて所定の方向に延在する柱状の
   半導体層と、 この半導体層上にゲート絶縁膜を介して配列された複数
   のゲート電極とを備え、 前記複数のゲート電極いずれかは、前記第１の電圧と極
   性が異なる第２の電圧が印加されるものであることを特
   徴とする単電子転送回路。
7. 【請求項７】 半導体基板上に形成された絶縁層と、 この絶縁層上に配置されて所定の方向に延在する柱状の
   半導体層と、 この半導体層の側面にゲート絶縁膜を介して配列された
   複数の第１のゲート電極と、 前記半導体層の他方の側面にゲート絶縁膜を介して前記
   第１のゲート電極に対向して配列された複数の第２のゲ
   ート電極とを備え、 前記第１のゲート電極と前記第２のゲート電極との対の
   いずれかには、互いに極性が異なる電圧が印加されるも
   のであることを特徴とする単電子転送回路。
8. 【請求項８】 請求項６または７記載の単電子転送回路
   において、 前記半導体層の一部に、 他の領域より細く形成された単電子島と、 この単電子島の前記半導体層の延在方向の両端に配置さ
   れたトンネル障壁と、 前記単電子島にゲート電圧を印加するための制御電極と
   を備えたことを特徴とする単電子転送回路。
9. 【請求項９】 請求項８記載の単電子転送回路におい
   て、前記単電子島の両端に配置されたトンネル障壁は、
   前記単電子島よりさらに細く形成されていることを特徴
   とする単電子転送回路。
10. 【請求項１０】 請求項４記載の単電子転送回路におい
    て、 前記半導体層の一端に接続された第１の電極部と、 前記半導体層の他端に接続されて所定の電圧が印加され
    る第２の電極部と、 前記半導体層上の前記第１の電極部の近くにゲート絶縁
    膜を介して形成された入力ゲート電極と、 前記半導体層上の前記第２の電極部の近くにゲート絶縁
    膜を介して形成された出力ゲート電極と、 前記半導体層上の前記入力ゲート電極と前記出力ゲート
    電極との間のゲート絶縁膜を介して配列された複数の転
    送ゲート電極と、 前記半導体層の前記出力ゲート電極とこの隣に配置され
    た転送ゲート電極との間に接続された出力電極部とを備
    えたことを特徴とする単電子転送回路。
11. 【請求項１１】 請求項４記載の単電子転送回路におい
    て、 前記半導体層の側方に引き出された複数の分岐半導体層
    と、 これら複数の分岐半導体層先端に接続された複数の電極
    部と、 前記半導体層上の前記分岐半導体層の分岐点近傍にゲー
    ト絶縁膜を介して各々配列された複数のゲート電極と、 ゲート絶縁膜を介して前記複数の分岐半導体層上に渡っ
    て形成された入力ゲート電極と、 前記半導体層上の前記複数のゲート電極の先にゲート絶
    縁膜を介して形成された転送ゲート電極と、 前記半導体層上の前記転送ゲート電極の先にゲート絶縁
    膜を介して形成された出力ゲート電極と、 前記半導体層の前記出力ゲート電極の先に接続された出
    力電極部と、 前記半導体層の前記転送ゲート電極と前記出力ゲート電
    極との間に接続された出力電極部とを備えたことを特徴
    とする単電子転送回路。
12. 【請求項１２】 請求項４記載の単電子転送回路におい
    て、 前記半導体層上にゲート絶縁膜を介して形成された転送
    ゲート電極と、 この転送ゲート電極配置部より先で前記半導体層が分岐
    した第１および第２の分岐半導体層と、 これら第１および第２の分岐半導体層上各々にゲート絶
    縁膜を介して形成された第１および第２の入力ゲート電
    極と、 前記第１および第２の分岐半導体層の終端でこれらに接
    続された電極部と、 この電極部近傍で、前記第１および第２の分岐半導体層
    上に渡ってゲート絶縁膜を介して形成された出力ゲート
    電極と、 前記第１の分岐半導体層の前記第１の入力ゲート電極と
    前記出力ゲート電極との間に接続された第１の出力電極
    部と、 前記第２の分岐半導体層の前記第２の入力ゲート電極と
    前記出力ゲート電極との間に接続された第２の出力電極
    部とを備えたことを特徴とする単電子転送回路。
13. 【請求項１３】 請求項１記載の単電子転送回路の制御
    方法であって、 前記半導体層に前記第１の電界印加手段により前記第１
    の電界を加え、 前記半導体層に前記第２の電界印加手段のいずれかによ
    り前記第２の電界を加え、 前記半導体層の前記第２の電界印加手段により形成され
    るチャネル内の前記第１の電界印加手段の配置されてい
    る側に誘起された第１のキャリアの流れにより発生する
    前記半導体層に発生する電流の値により、前記チャネル
    の前記第２の電界印加手段の配置されている側に保持さ
    れた第２のキャリアの個数を検知することを特徴とする
    単電子転送回路の制御方法。
14. 【請求項１４】 請求項１３記載の単電子転送回路の制
    御方法において、 前記第１のキャリアは正孔または電子であり、 前記第２のキャリアは電子または正孔であることを特徴
    とする単電子転送回路の制御方法。