JP2017005040A

JP2017005040A - 半導体装置

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Publication number: JP2017005040A
Application number: JP2015115485A
Authority: JP
Inventors: 健作知田; Kensaku Chida; 克彦西口; Katsuhiko Nishiguchi; 聡藤原; Satoshi Fujiwara
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2015-06-08
Filing date: 2015-06-08
Publication date: 2017-01-05
Anticipated expiration: 2035-06-08
Also published as: JP6420209B2

Abstract

【課題】熱エネルギーによって常にランダムに運動している半導体中の電荷を電流生成の資源として利用できるようにする。
【解決手段】半導体からなる細線構造１０２と、細線構造１０２に設けられた電荷蓄積部１０３と、電荷蓄積部１０３を挾んで細線構造１０２に設けられたソース１０４およびドレイン１０５とを備える。また、ソース１０４と電荷蓄積部１０３との間に設けられた第１ゲート電極１０６と、電荷蓄積部１０３とドレイン１０５との間に設けられた第２ゲート電極１０７とを備える。また、電荷蓄積部１０３に蓄積されている電荷数を検出する電荷検出部１２０を備える。
【選択図】図１Ａ

Description

本発明は、熱エネルギーによって常にランダムに運動している電荷の転送を制御可能とする半導体装置に関する。

半導体中の電荷は、熱エネルギーによってランダムに運動しているが、これを利用し電流を生成するためには、半導体中に温度差を設ければよい。ゼーベック効果によって温度差は電位差に変換され、これによって電流が生成される。

K. Nishiguchi, C. Koechlin, Y. Ono, A. Fujiwara, H. Inokawa, and H. Yamaguchi, "Single-electron-resolution electrometer based on field-effect transistor", Jpn. J. Appl. Phys., vol.47, pp.8305-8310, 2008. L. Fricke, M. Wulf, B. Kaestner, F. Hohls, P. Mirovsky, B. Mackrodt, and H. W. Schumacher, "Self-referenced single-electron quantized current source", Phys. Rev. Lett., vol.112, 226803, 2014.

ところで、温度差が無い状態であっても、半導体中の電荷は熱エネルギーによって常にランダムに運動している。このような電荷のランダムな運動は、半導体装置においては雑音と見なされ、電流を生成する資源としては利用されてこなかった。

本発明は、以上のような問題点を解消するためになされたものであり、熱エネルギーによって常にランダムに運動している半導体中の電荷を電流生成の資源として利用できるようにすることを目的とする。

本発明に係る半導体装置は、基板の上に形成された半導体からなる細線構造と、細線構造に設けられた電荷蓄積部と、電荷蓄積部を挾んで細線構造に設けられたソースおよびドレインと、ソースと電荷蓄積部との間および電荷蓄積部とドレインとの間の各々に設けられたゲート電極と、電荷蓄積部に蓄積されている電荷数を検出する電荷検出手段とを備える。

上記半導体装置において、ソースおよびドレインの間に、直列に配列された複数の電荷蓄積部と、隣り合う電荷蓄積部の間に設けられたゲート電極と、複数の電荷蓄積部に対応して設けられた複数の電荷検出手段とを備えるようにしても良い。

上記半導体装置において、電荷検出手段は、電荷蓄積部をゲート電極とする電界効果トランジスタから構成すれば良い。

上記半導体装置において、電荷検出手段による電荷蓄積部の電荷数検出結果により各々のゲート電極に印加される電圧を制御する制御手段を備え、制御手段は、電荷検出手段による電荷蓄積部における基準値より大きい電荷数の検出によりソース側のゲート電極をオン状態としてドレイン側のゲート電極をオフ状態とし、電荷検出手段による電荷蓄積部における基準値より小さい電荷数の検出によりソース側のゲート電極に印加される電圧をオフ状態としてドレイン側のゲート電極をオン状態とする。

以上説明したことにより、本発明によれば、熱エネルギーによって常にランダムに運動している半導体中の電荷を電流生成の資源として利用できるという優れた効果が得られる。

図１Ａは、本発明の実施の形態１における半導体装置の構成を示す平面図である。図１Ｂは、本発明の実施の形態１における半導体装置の一部構成を示す断面図である。図１Ｃは、本発明の実施の形態１における半導体装置の細線構造１０２上のポテンシャルエネルギーの変化を示す説明図である。図２Ａは、本発明の実施の形態１における半導体装置における電荷転送について説明するための説明図である。図２Ｂは、本発明の実施の形態１における半導体装置における電荷移動について説明するための説明図である。図２Ｃは、本発明の実施の形態１における半導体装置における電荷移動について説明するための説明図である。図３Ａは、本発明の実施の形態２における半導体装置の構成を示す平面図である。図３Ｂは、本発明の実施の形態２における半導体装置の細線構造２０２上のポテンシャルエネルギーの変化を示す説明図である。図４Ａは、本発明の実施の形態２における半導体装置における電荷移動について説明するための説明図である。図４Ｂは、本発明の実施の形態２における半導体装置における電荷移動について説明するための説明図である。図４Ｃは、本発明の実施の形態２における半導体装置における電荷移動について説明するための説明図である。図４Ｄは、本発明の実施の形態２における半導体装置における電荷移動について説明するための説明図である。図５は、本発明の実施の形態２における他の半導体装置における電荷移動について説明するための説明図である。

以下、本発明の実施の形態について図を参照して説明する。

［実施の形態１］
はじめに、本発明の実施の形態１について図１Ａ、図１Ｂを用いて説明する。図１Ａは、本発明の実施の形態１における半導体装置の構成を示す平面図である。また、図１Ｂは、本発明の実施の形態１における半導体装置の一部構成を示す断面図である。図１Ｂは、図１Ａのｂｂ’線の断面を示している。

この半導体装置は、まず、基板１０１の上に形成された半導体からなる細線構造１０２と、細線構造１０２に設けられた電荷蓄積部１０３と、電荷蓄積部１０３を挾んで細線構造１０２に設けられたソース１０４およびドレイン１０５とを備える。また、ソース１０４と電荷蓄積部１０３との間に設けられた第１ゲート電極（ソース側のゲート電極）１０６と、電荷蓄積部１０３とドレイン１０５との間に設けられた第２ゲート電極（ドレイン側のゲート電極）１０７とを備える。

電荷蓄積部１０３は、図１Ｃに示すように、第１ゲート電極１０６および第２ゲート電極１０７をオフ状態に（電荷が電子の場合は負の電位を印加）することで細線構造１０２に形成されるエネルギー障壁によって、細線構造１０２に形成される領域である。

なお、第１ゲート電極１０６および第２ゲート電極１０７は、細線構造１０２と絶縁分離されている。例えば、図１Ｂに示すように、細線構造１０２と第１ゲート電極１０６との間には、絶縁層１０９が形成されている。絶縁層１０９は、第１ゲート電極１０６形成領域の細線構造１０２に対し、第１ゲート電極１０６による電界効果が発現される範囲の厚さとされていれば良い。細線構造１０２と第２ゲート電極１０７との間も同様である。

また、この半導体装置は、電荷蓄積部１０３に蓄積されている電荷数を検出する電荷検出部１２０を備える。電荷検出部１２０は、例えば、電荷蓄積部１０３をゲート電極とし、チャネル１２１，ソース１２２，ドレイン１２３を有する電界効果トランジスタである。当然ではあるが、チャネル１２１，ソース１２２，ドレイン１２３は、電荷蓄積部１０３と絶縁分離されている。上記電界効果トランジスタにおいて、細線構造のチャネル１２１は、断面寸法および長さは、単一電荷検出が可能となるように小さい方が良い（非特許文献１参照）。

例えば、基板１０１は、よく知られたＳＯＩ（silicon-on-insulator）基板であり、表面シリコン層をパターニングすることで、細線構造１０２（電荷蓄積部１０３、ソース１０４、ドレイン１０５）、チャネル１２１，ソース１２２，ドレイン１２３を形成すれば良い。この場合、これらは、埋め込み絶縁層１０１ａの上に形成される。例えば、よく知られたリソグラフィー技術およびドライエッチング技術による表面シリコン層のパターニングにより、上記各部分を形成することができる。

また、電荷蓄積部１０３は、アンドープの真性半導体の状態とし、ソース１０４およびドレイン１０５は、例えばｎ型の不純物を導入したｎ型半導体とすれば良い。この場合、電荷は電子となる。また、ソース１０４およびドレイン１０５は、例えばｐ型の不純物を導入したｐ型半導体としてもよい。この場合、電荷は正孔となる。電荷を正孔とする場合、第１ゲート電極１０６および第２ゲート電極１０７に正の電位を印加することで、オフ状態とする。

例えば、細線構造１０２は、厚さ２０〜３０ｎｍ、幅５０ｎｍ程度とされ、細線構造のチャネル１２１も、厚さ２０〜３０ｎｍ、幅５０ｎｍ程度とされている。また、細線構造１０２とチャネル１２１との距離は、５０ｎｍ程度とされている。この距離であれば、電荷蓄積部１０３とチャネル１２１とが静電的に結合可能となり、電荷蓄積部１０３がチャネル１２１による電界効果トランジスタのゲート電極として機能し、電荷蓄積部１０３における電荷数が室温（２５℃程度）で検出可能である。

細線構造１０２とチャネル１２１とは、室温において静電的に結合可能であり、電荷蓄積部１０３が、チャネル１２１による電界効果トランジスタのゲート電極として機能し、電荷蓄積部１０３における電荷数が室温で検出可能な距離とされていれば良い。また、同様に、チャネル１２１の断面寸法は、チャネル１２１による電界効果トランジスタによって、電荷蓄積部１０３の電荷数が検出できる寸法とされていれば良い。

また、実施の形態１における半導体装置は、電荷検出部１２０による電荷蓄積部１０３の電荷数検出結果により、第１ゲート電極１０６および第２ゲート電極１０７に印加される電圧を制御する制御部（不図示）を備える。

以下、実施の形態１における半導体装置の動作例について説明する。まず、電荷蓄積部１０３の電荷（電子）数が基準値よりも少ないことが検出されると、第１ゲート電極１０６に印加する電圧を正にシフトさせてオン状態とし、ソース１０４側のポテンシャルエネルギー障壁を下げ、図２Ａに示すように、熱エネルギーによってソース１０４と電荷蓄積部１０３との間を、黒丸で示す電荷（電子）が通過（転送）できる状態とする。同時に、第２ゲート電極１０７に印加する電圧を負にシフトさせてオフ状態とし、ドレイン１０５側のポテンシャルエネルギー障壁を高くし、電荷蓄積部１０３とドレイン１０５との間の電荷の移動を抑制する。

また、電荷蓄積部１０３の電荷数が基準値よりも多いことが検出されると、第２ゲート電極１０７に印加する電圧を正にシフトさせてオン状態とし、ドレイン１０５側のポテンシャルエネルギー障壁を下げ、図２Ｂに示すように、熱エネルギーによって電荷蓄積部１０３とドレイン１０５との間を電荷が通過できる状態とする。同時に、第１ゲート電極１０６に印加する電圧を負にシフトさせてオフ状態とし、ソース１０４側のポテンシャルエネルギー障壁を高くし、電荷蓄積部１０３とソース１０４との間の電荷の移動を抑制する。なお、電荷が正孔の場合、上述した電圧の極性を逆にする。

上述した電荷検出部１２０の電荷数検出結果によるフィードバック制御によって、電荷がソース１０４から電荷蓄積部１０３に移ったときに図２Ａに示す状態を図２Ｂに示す状態とし、電荷が電荷蓄積部１０３からドレイン１０５移ったときに図２Ｂに示す状態を図２Ａに示す状態に変更することを繰り返すことで、電荷に直接エネルギーを加えること無く、電荷揺らぎの整流によって、電荷をソース１０４側からドレイン１０５側へ移動（転送）させ、電流を生成することができる。このように、実施の形態１における半導体装置を用いれば、電荷の揺らぎを整流して電流を生成することが可能となる。

上述した１回のサイクルによって、ソース１０４側からドレイン１０５側に移動させることのできるエネルギーは、通常、図２Ｃに示すように熱エネルギー程度の大きさとなる。電荷蓄積部１０３の電荷数を検出するためには、電荷蓄積部１０３のサイズ（細線構造１０２の電荷蓄積部１０３における径およびソース１０４とドレイン１０５との間の長さ）を小さくする必要がある。しかしながら、電荷蓄積部１０３のサイズを電荷ひとつ加えるのに必要なエネルギー（帯電エネルギー）が熱エネルギーより大きくなる程度まで小さくしてしまうと、帯電効果の影響により電荷の揺らぎが抑制され、取り出すことのできるエネルギーが小さくなってしまう。従って、電荷蓄積部１０３のサイズについては、電荷の揺らぎが抑制されないように、電荷１個の帯電エネルギーが熱エネルギーより小さくなるように設計するのが望ましい。

［実施の形態２］
次に、本発明の実施の形態２について図３Ａを用いて説明する。図３Ａは、本発明の実施の形態２における半導体装置の構成を示す平面図である。

この半導体装置は、まず、基板２０１の上に形成された半導体からなる細線構造２０２と、細線構造２０２に設けられた第１電荷蓄積部２０３ａ，第２電荷蓄積部２０３ｂ，第３電荷蓄積部２０３ｃを備える。第１電荷蓄積部２０３ａ，第２電荷蓄積部２０３ｂ，第３電荷蓄積部２０３ｃは、この順に並んで配置されている。また、第１電荷蓄積部２０３ａ，第２電荷蓄積部２０３ｂ，第３電荷蓄積部２０３ｃを挾んで細線構造２０２に設けられたソース２０４およびドレイン２０５を備える。

また、ソース２０４と第１電荷蓄積部２０３ａとの間に設けられた第１ゲート電極２０６と、第１電荷蓄積部２０３ａと第２電荷蓄積部２０３ｂとの間に設けられた第２ゲート電極２０７と、第２電荷蓄積部２０３ｂと第３電荷蓄積部２０３ｃとの間に設けられた第３ゲート電極２０８と、第３電荷蓄積部２０３ｃとドレイン２０５との間に設けられた第４ゲート電極２０９とを備える。

第１電荷蓄積部２０３ａ，第２電荷蓄積部２０３ｂ，第３電荷蓄積部２０３ｃは、図３Ｂに示すように、第１ゲート電極２０６，第２ゲート電極２０７，第３ゲート電極２０８，第４ゲート電極２０９をオフ状態に（電荷が電子の場合は負の電位を印加）することで細線構造２０２に形成されるエネルギー障壁によって、細線構造２０２に形成される領域である。

なお、第１ゲート電極２０６，第２ゲート電極２０７，第３ゲート電極２０８，第４ゲート電極２０９は、細線構造２０２と絶縁分離されている。例えば、細線構造２０２と第１ゲート電極２０６との間には、絶縁層（不図示）が形成されている。絶縁層は、第１ゲート電極２０６形成領域の細線構造２０２に対し、第１ゲート電極２０６による電界効果が発現される範囲の厚さとされていれば良い。細線構造２０２と第２ゲート電極２０７，第３ゲート電極２０８，第４ゲート電極２０９との間も同様である。

また、この半導体装置は、第１電荷蓄積部２０３ａ，第２電荷蓄積部２０３ｂ，第３電荷蓄積部２０３ｃに蓄積されている電荷数を検出する第１電荷検出部２２０ａ，第２電荷検出部２２０ｂ，第３電荷検出部２２０ｃを備える。

第１電荷検出部２２０ａは、第１電荷蓄積部２０３ａをゲート電極とし、第１チャネル２２１ａ，ソースとなる読み出し部２２２，ドレインとなる読み出し部２２３を有する電界効果トランジスタである。

また、第２電荷検出部２２０ｂは、第２電荷蓄積部２０３ｂをゲート電極とし、第２チャネル２２１ｂ，ソースとなる読み出し部２２３，ドレインとなる読み出し部２２４を有する電界効果トランジスタである。

また、第３電荷検出部２２０ｃは、第３電荷蓄積部２０３ｃをゲート電極とし、第３チャネル２２１ｃ，ソースとなる読み出し部２２４，ドレインとなる読み出し部２２５を有する電界効果トランジスタである。

これらの各電界効果トランジスタにおいて、細線構造の第１チャネル２２１ａ，第２チャネル２２１ｂ，第３チャネル２２１ｃは、断面寸法および長さは、単一電荷検出が可能となるように小さい方が良い（非特許文献１参照）。

例えば、基板２０１は、よく知られたＳＯＩ基板であり、表面シリコン層をパターニングすることで、細線構造２０２（第１電荷蓄積部２０３ａ，第２電荷蓄積部２０３ｂ，第３電荷蓄積部２０３ｃ、ソース２０４、ドレイン２０５）、第１電荷検出部２２０ａ，第２電荷検出部２２０ｂ，第３電荷検出部２２０ｃを構成する各部分を形成すれば良い。この場合、これらは、埋め込み絶縁層２０１ａの上に形成される。例えば、よく知られたリソグラフィー技術およびドライエッチング技術による表面シリコン層のパターニングにより、上記各部分を形成することができる。

また、第１電荷蓄積部２０３ａ，第２電荷蓄積部２０３ｂ，第３電荷蓄積部２０３ｃは、アンドープの真性半導体の状態とし、ソース２０４およびドレイン２０５は、例えばｎ型の不純物を導入したｎ型半導体とすれば良い。この場合、電荷は電子となる。また、ソース２０４およびドレイン２０５は、例えばｐ型の不純物を導入したｐ型半導体としてもよい。この場合、電荷は正孔となる。電荷を正孔とする場合、第１ゲート電極２０６，第２ゲート電極２０７，第３ゲート電極２０８，第４ゲート電極２０９に正の電位を印加することで、オフ状態とする。

例えば、細線構造２０２は、厚さ２０〜３０ｎｍ、幅５０ｎｍ程度とされ、細線構造の第１チャネル２２１ａ，第２チャネル２２１ｂ，第３チャネル２２１ｃも、厚さ２０〜３０ｎｍ、幅５０ｎｍ程度とされている。また、細線構造２０２と、第１チャネル２２１ａ，第２チャネル２２１ｂ，第３チャネル２２１ｃとの距離は、５０ｎｍ程度とされている。

細線構造２０２と、第１チャネル２２１ａ，第２チャネル２２１ｂ，第３チャネル２２１ｃとは、第１電荷蓄積部２０３ａ，第２電荷蓄積部２０３ｂ，第３電荷蓄積部２０３ｃが、第１チャネル２２１ａ，第２チャネル２２１ｂ，第３チャネル２２１ｃによる電界効果トランジスタのゲート電極として機能する距離とされていれば良い。

また、第１チャネル２２１ａ，第２チャネル２２１ｂ，第３チャネル２２１ｃの断面寸法は、第１チャネル２２１ａ，第２チャネル２２１ｂ，第３チャネル２２１ｃによる各電界効果トランジスタによって、第１電荷蓄積部２０３ａ，第２電荷蓄積部２０３ｂ，第３電荷蓄積部２０３ｃの電荷数が検出できる寸法とされていれば良い。

また、実施の形態２における半導体装置は、第１電荷検出部２２０ａ，第２電荷検出部２２０ｂ，第３電荷検出部２２０ｃによる、第１電荷蓄積部２０３ａ，第２電荷蓄積部２０３ｂ，第３電荷蓄積部２０３ｃの電荷数検出結果により、第１ゲート電極２０６，第２ゲート電極２０７，第３ゲート電極２０８，第４ゲート電極２０９に印加される電圧を制御する制御部（不図示）を備える。

以下、実施の形態２における半導体装置の動作例について説明する。まず、第１電荷蓄積部２０３ａ，第２電荷蓄積部２０３ｂ，第３電荷蓄積部２０３ｃの電荷数が基準値よりも少ないことが検出されると、第１ゲート電極２０６に印加する電圧を正にシフトさせてオン状態とし、ソース２０４側のポテンシャルエネルギー障壁を下げ、図４Ａに示すように、熱エネルギーによってソース２０４と第１電荷蓄積部２０３ａとの間を、黒丸で示す電荷（例えば電子）が通過できる状態とする。同時に、第２ゲート電極２０７，第３ゲート電極２０８，第４ゲート電極２０９に印加する電圧を負にシフトさせてオフ状態とし、これらの領域におけるポテンシャルエネルギー障壁を高くする。これにより、第１電荷蓄積部２０３ａと第２電荷蓄積部２０３ｂ、第２電荷蓄積部２０３ｂと第３電荷蓄積部２０３ｃ、および第３電荷蓄積部２０３ｃとドレイン２０５の間の電荷の移動を抑制する。

以上のようにして第１電荷蓄積部２０３ａに電荷が蓄積された状態とし、第１電荷蓄積部２０３ａの電荷数が基準値よりも多いことが検出されると、第２ゲート電極２０７に印加する電圧を正にシフトさせてオン状態とし、第２ゲート電極２０７の領域におけるポテンシャルエネルギー障壁を下げ、図４Ｂに示すように、熱エネルギーによって第１電荷蓄積部２０３ａと第２電荷蓄積部２０３ｂとの間を電荷が通過できる状態とする。同時に、第１ゲート電極２０６，第３ゲート電極２０８，第４ゲート電極２０９に印加する電圧を負にシフトさせてオフ状態とし、これらの領域におけるポテンシャルエネルギー障壁を高くする。これにより、ソース２０４と第１電荷蓄積部２０３ａ、第２電荷蓄積部２０３ｂと第３電荷蓄積部２０３ｃ、および第３電荷蓄積部２０３ｃとドレイン２０５の間の電荷の移動を抑制する。

以上のようにして第２電荷蓄積部２０３ｂに電荷が蓄積された状態とし、第２電荷蓄積部２０３ｂの電荷数が基準値よりも多いことが検出されると、第３ゲート電極２０８に印加する電圧を正にシフトさせてオン状態とし、第３ゲート電極２０８の領域におけるポテンシャルエネルギー障壁を下げ、図４Ｃに示すように、熱エネルギーによって第２電荷蓄積部２０３ｂと第３電荷蓄積部２０３ｃとの間を電荷が通過できる状態とする。同時に、第１ゲート電極２０６，第２ゲート電極２０７，第４ゲート電極２０９に印加する電圧を負にシフトさせてオフ状態とし、これらの領域におけるポテンシャルエネルギー障壁を高くする。これにより、ソース２０４と第１電荷蓄積部２０３ａ、第１電荷蓄積部２０３ａと第２電荷蓄積部２０３ｂ、および第３電荷蓄積部２０３ｃとドレイン２０５の間の電荷の移動を抑制する。

以上のようにして第３電荷蓄積部２０３ｃに電荷が蓄積された状態とし、第３電荷蓄積部２０３ｃの電荷数が基準値よりも多いことが検出されると、第４ゲート電極２０９に印加する電圧を正にシフトさせてオン状態とし、第４ゲート電極２０９の領域におけるポテンシャルエネルギー障壁を下げ、図４Ｄに示すように、熱エネルギーによって第３電荷蓄積部２０３ｃとドレイン２０５との間を電荷が通過できる状態とする。同時に、第１ゲート電極２０６，第２ゲート電極２０７，第３ゲート電極２０８に印加する電圧を負にシフトさせてオフ状態とし、これらの領域におけるポテンシャルエネルギー障壁を高くする。これにより、ソース２０４と第１電荷蓄積部２０３ａ、第１電荷蓄積部２０３ａと第２電荷蓄積部２０３ｂ、および第２電荷蓄積部２０３ｂと第３電荷蓄積部２０３ｃの間の電荷の移動を抑制する。

上述した、第１電荷検出部２２０ａ，第２電荷検出部２２０ｂ，第３電荷検出部２２０ｃの電荷数検出結果によるフィードバック制御によって、図４Ａ，図４Ｂ，図４Ｃ，図４Ｄを用いて説明したように、ソース２０４から、第１電荷蓄積部２０３ａ，第２電荷蓄積部２０３ｂ，第３電荷蓄積部２０３ｃを経由してドレイン２０５にかけて、順次に電荷を転送することで、電荷揺らぎを整流して電流として取り出すことができる。

また、第１電荷蓄積部２０３ａ，第２電荷蓄積部２０３ｂ，第３電荷蓄積部２０３ｃの３カ所の電荷数を同時に実時間観測できるため、第２電荷蓄積部２０３ｂに蓄積されていた電荷が、第１電荷蓄積部２０３ａに移動したのか、第３電荷蓄積部２０３ｃに移動したのか、また、他の場所にリークしてしまったのかを、正確に検出することができる。

また、実施の形態２によれば、自己参照型の単電子ポンプを実現することができる。極低温においては既に、電流標準素子の精度向上に向けて、化合物半導体を用いた自己参照型の単電子ポンプが実現されている（非特許文献２参照）。これに対し、実施の形態２によれば、室温において単電荷検出が可能であり、室温で自己参照型の単電子ポンプを実現することができる。

ところで、上述では、３つの電荷蓄積部を直列に配列させた場合を例に説明したが、これに限るものではなく、図５に示すように、４つ以上のｎ個の電荷蓄積部３０３−１〜３０３−ｎを、ソース３０４とドレイン３０５との間に直列に配列した構成としても良い。このように、複数の電荷蓄積部を直列に配列することで、各電荷蓄積部において、電荷に対して帯電エネルギーに対応するエネルギーを獲得させることが可能となる。これにより、１つの電荷蓄積部で構成した場合には実現不可能な大きなエネルギーを、電荷に獲得させることが可能となる。

以上記したように、本発明によれば、電荷蓄積部の電荷数を検出する構成としたので、電荷蓄積部における電荷数の検出結果によりゲート電極を制御することが可能となり、熱エネルギーなどの擾乱による電荷の揺らぎを整流し、熱エネルギーによって常にランダムに運動している半導体中の電荷を電流生成の資源として利用することが可能となる。また、３つの電荷蓄積部を利用することで、電子の移動方向を正確に求めることができる。更に、４つ以上の電荷蓄積部を利用することで、電荷蓄積部の数に応じた大きなエネルギーを電荷に付与することができる。

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、用いる半導体は、シリコンに限らず、ゲルマニウムやＩＩＩ−Ｖ族化合物半導体などの他の半導体を用いても同様である。

１０１…基板、１０１ａ…埋め込み絶縁層、１０２…細線構造、１０３…電荷蓄積部、１０４…ソース、１０５…ドレイン、１０６…第１ゲート電極、１０７…第２ゲート電極、１２０…電荷検出部、１２１…チャネル、１２２…ソース、１２３…ドレイン。

Claims

基板の上に形成された半導体からなる細線構造と、
前記細線構造に設けられた電荷蓄積部と、
前記電荷蓄積部を挾んで前記細線構造に設けられたソースおよびドレインと、
前記ソースと前記電荷蓄積部との間および前記電荷蓄積部と前記ドレインとの間の各々に設けられたゲート電極と、
前記電荷蓄積部に蓄積されている電荷数を検出する電荷検出手段と
を備えることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記ソースおよび前記ドレインの間に、直列に配列された複数の前記電荷蓄積部と、
隣り合う前記電荷蓄積部の間に設けられたゲート電極と、
複数の前記電荷蓄積部に対応して設けられた複数の前記電荷検出手段と
を備えることを特徴とする半導体装置。
請求項１または２記載の半導体装置において、
前記電荷検出手段は、前記電荷蓄積部をゲート電極とする電界効果トランジスタから構成されていることを特徴とする半導体装置。
請求項１〜３のいずれか１項に記載の半導体装置において、
前記電荷検出手段による前記電荷蓄積部の電荷数検出結果により各々の前記ゲート電極に印加される電圧を制御する制御手段を備え、
前記制御手段は、
前記電荷検出手段による前記電荷蓄積部における基準値より大きい電荷数の検出により前記ソース側の前記ゲート電極をオン状態として前記ドレイン側の前記ゲート電極をオフ状態とし、
前記電荷検出手段による前記電荷蓄積部における基準値より小さい電荷数の検出により前記ソース側の前記ゲート電極に印加される電圧をオフ状態として前記ドレイン側の前記ゲート電極をオン状態とする
ことを特徴とする半導体装置。