以下に本発明の第1及び第2の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 以下の第1及び第2の実施形態の説明では、第1導電型がp型、第2導電型がn型の場合について例示的に説明するが、導電型を逆の関係に選択して、第1導電型がn型、第2導電型がp型としても構わない。第1導電型がp型、第2導電型がn型の場合は、信号電荷としての多数キャリアは電子となるが、第1導電型がn型、第2導電型がp型の場合は、信号電荷としての多数キャリアは正孔(ホール)となることは、勿論である。又、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を90度回転すれば「左右」と「上下」は交換して読まれ、紙面を180度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
(第1の実施形態)
図1の平面図及び図2(a)の断面図等に示すように、本発明の第1の実施形態に係る絶縁ゲート型半導体素子は、第1導電型(p型)の半導体層からなる機能領域層32、機能領域層32の上部の一部に設けられた、第2導電型(n型)の半導体領域からなる表面埋込領域35、及び表面埋込領域35の表面に接して設けられた、p型の半導体層からなるピニング層34を含む受光部形成領域(32,34,35)と、受光部形成領域(32,34,35)上に設けられた絶縁膜11と、受光部形成領域(32,34,35)の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる2つの位置のそれぞれに互いに離間して設けられた、機能領域層32よりも高不純物密度でn型の半導体領域からなる第1の電荷読出領域61及び第2の電荷読出領域62、受光領域を囲む位置において、絶縁膜11上に受光領域の中心位置から第1の電荷読出領域61及び第2の電荷読出領域62のそれぞれに至る電荷移動経路(チャネル)の両側に対をなして配置された第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)とを備える2段ゲート構造(ダブルゲート構造)の電荷変調素子である。
図1及び図2等から分かるように、第1の実施形態に係る絶縁ゲート型半導体素子は、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)が、信号電荷が移動する電荷移動経路(チャネル)の直上には配置されておらず、ゲート電極直下にチャネルが存在しない構造の絶縁ゲート型半導体素子である。ゲート電極直下にチャネルを設けず、電荷移動経路(電荷転送方向)に直交する方向(横方向)の静電誘導効果によって、チャネル(電荷移動経路)のポテンシャル及び電界を制御する。第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)のそれぞれは、電荷移動経路の直上に配置されていないので、従来のMOSトランジスタのゲート構造のようなゲート電極直下の表面ポテンシャルを縦方向(垂直方向又は深さ方向)に制御するのではなく、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)の横方向(図2(a)では「横方向(水平方向)」を含む方向になるが、図1の平面図では、電荷転送方向に直交する方向である「縦方向」に該当している。)にガウスの法則に従って伸びる電気力線が及ぼす静電誘導効果により、電荷移動経路の電位(ポテンシャル)を制御する。横方向電界による静電誘導効果を用いることにより、図3(b)に例示したように、電荷転送方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を転送する電荷変調素子を実現できる。
第1の電界制御電極対(G1a,G1b)は、第1ビルトインバリア設定部41pと第1ビルトインバリア設定部41pに隣接した第1副制御部41nとを合成した矩形の第1静電誘導電極G1aと、第2ビルトインバリア設定部42pと第2ビルトインバリア設定部42pに隣接した第2副制御部42nとを合成した矩形の第2静電誘導電極G1bとを電荷移動経路を挟んで互いに対峙させた電極ペアである。第1ビルトインバリア設定部41pは、第1ビルトインバリア設定部41pに電圧を印加しない状態で、ビルトイン電位障壁を電荷移動経路の端部側に生成可能な仕事関数を有する固体材料(導電体)からなるゲート電極層である。第2の電界制御電極対(G2a,G2b)が存在しない第1の電界制御電極対(G1a,G1b)のみの構成であれば、電荷移動経路に生成されるビルトイン電位障壁は、電子の移動を遮断するバリアハイト(障壁高さ)を有している。この場合、電荷移動経路の端部側に生成されるビルトイン電位障壁の高さは、静電誘導トランジスタ(SIT)のソース領域の直前に生成される電位障壁と同様な数学的な鞍部点の高さとして「十字モデル」等の設計論によって設計される。1段ゲート構造(シングルゲート構造)の3端子デバイスであるSITではゲート電位の制御によって電位障壁の高さを変化させることにより、ソース・ドレイン間を流れる電流の導通遮断が制御できる。ゲート電位がゼロバイアイス時に遮断状態となるSITは「ノーマリオフ型SIT」と呼ばれる。図1に示すダブルゲート構造をなす平面構造では、第1の電界制御電極対(G1a,G1b)がゼロバイアス、第2の電界制御電極対(G2a,G2b)に+2Vを印加した場合、電荷移動経路の端部側のビルトイン電位障壁を基準として、図3(b)の破線で示すような電荷移動経路に沿った電位傾斜(電位勾配)が形成され、信号電荷の移動方向が制限される。電荷移動経路に直交する方向に沿った電位プロファイルに示される電位の谷底の位置は、図2(b)に破線で示した位置であり、図2(b)の実線で示した状態よりも第1ビルトインバリア設定部41pの仕事関数によるバンドベンディングにより、ΔVwell分高くなっている。第1副制御部41nは、第1ビルトインバリア設定部41pよりも小さな仕事関数を有する固体材料(導電体)からなるゲート電極層である。以下の説明から理解できるように、本発明では、「小さな仕事関数」とは横方向電界制御によって生成される多数キャリアに対するビルトインバリアの高さが、第1ビルトインバリア設定部41p等の「ビルトインバリア設定部」が生成するビルトインの障壁高さよりも低くなる値の仕事関数の意味で用いている。
第2ビルトインバリア設定部42pは、第2ビルトインバリア設定部42pに電圧を印加しない状態で、信号電荷の移動方向を規定する電位傾斜の設定の基準となるビルトイン電位障壁を、第1ビルトインバリア設定部41pからの横方向電界による静電誘導効果を伴って電荷移動経路の端部側に生成可能な仕事関数を有する固体材料(導電体)からなるゲート電極層で、第1ビルトインバリア設定部41pと同一の材料であることが好ましい。第2副制御部42nは、第2ビルトインバリア設定部42pよりも小さな仕事関数を有する固体材料(導電体)からなるゲート電極層である。第1の電界制御電極対(G1a,G1b)に駆動電圧Hdrv=+2Vを印加し、第2の電界制御電極対(G2a,G2b)をゼロバイアスとすることによって、図3(b)の実線で示したような電位傾斜となり、電荷移動経路に直交する方向に沿った電位プロファイルにおける電位の谷底の位置は、図2(b)の実線で示した深い位置となる。
第1ビルトインバリア設定部41p及び第2ビルトインバリア設定部42pの仕事関数が、第1副制御部41n及び第2副制御部42nの仕事関数より大きいため、図2(b)の破線で示したゼロバイアス時の第1ビルトインバリア設定部41p及び第2ビルトインバリア設定部42pの直下の伝導帯の下端部(底部)のポテンシャルが、第1副制御部41n及び第2副制御部42nの直下の伝導帯の下端部(底部)のポテンシャルよりも大きなバンドベンディングを発生し、第1副制御部41n及び第2副制御部42nの直下の伝導帯の下端部(底部)のポテンシャルよりも浅くなっている。このため、図2(b)の破線で示したゼロバイアス時のポテンシャル分布の中央の電位は、電荷移動経路の信号電荷の移動を阻害するレベルの浅い電位となり、電位障壁を構成している。しかしながら、第1静電誘導電極G1aと第2静電誘導電極G1bに駆動電位となる第1電界制御パルスG1=Hdrvを与えることにより、図2(b)に実線で示したように、中央の電位が深くなり、電荷移動経路の信号電荷の移動が可能になる。
第1ビルトインバリア設定部41pと第2ビルトインバリア設定部42pは、図1の平面レイアウト上では、電荷移動経路に最も近い位置に配置されている。そして、第1ビルトインバリア設定部41pと第2ビルトインバリア設定部42pは、電荷移動経路を挟むように、電荷移動経路に関し鏡像関係となるように対向配置されている。第1副制御部41nと第2副制御部42nとは電荷移動経路から遠い側の、電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。
第2の電界制御電極対(G2a,G2b)は、第3ビルトインバリア設定部43pと第3ビルトインバリア設定部43pに隣接した第3副制御部43nとを合成した矩形の第3静電誘導電極G2aと、第4ビルトインバリア設定部44pと第4ビルトインバリア設定部44pに隣接した第4副制御部44nとを合成した矩形の第4静電誘導電極G2bとを電荷移動経路を挟んで互いに対峙させた電極ペアである。第3ビルトインバリア設定部43pと第4ビルトインバリア設定部44pは、図1の平面レイアウト上では、電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されている。第3副制御部43nと第4副制御部44nは、電荷移動経路から遠い側の、電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。
第3ビルトインバリア設定部43pと第4ビルトインバリア設定部44pはそれぞれ、第3ビルトインバリア設定部43pと第4ビルトインバリア設定部44pに電圧を印加しない状態で、電荷移動経路の他方の端部側に信号電荷の移動を阻害するビルトイン電位障壁を形成可能な仕事関数を有する固体材料(導電体)からなるゲート電極層で、第1ビルトインバリア設定部41pと同一の材料であることが好ましい。第3副制御部43nと第4副制御部44nはそれぞれ、第3ビルトインバリア設定部43pと第4ビルトインバリア設定部44pよりも小さな仕事関数を有する固体材料(導電体)からなるゲート電極層である。第3副制御部43nと第4副制御部44nに所定の駆動電圧Hdrvが印加された状態では、電荷移動経路の信号電荷に対する電位障壁の高さが低下して導通状態が補助される。第3副制御部43nと第4副制御部44nは、第1副制御部41nと同一の材料であることが好ましい。
ドーピング濃度にも依存するが、n+型に高濃度に不純物を添加した多結晶シリコン(n+型ドープド・ポリシリコン)の仕事関数は4.05eV 程度である。一方、p+型に高濃度に不純物を添加した多結晶シリコン(p+型ドープド・ポリシリコン)の仕事関数は5.05〜5.10eV程度であり、n+型ドープド・ポリシリコンとは約1eVのエネルギー差がある。よって、信号電荷が電子の場合、単結晶シリコンからなる表面埋込領域35に横方向の静電誘導効果で図2(b)に示すようなポテンシャル制御する場合は、第1ビルトインバリア設定部41p、第2ビルトインバリア設定部42p、第3ビルトインバリア設定部43p及び第4ビルトインバリア設定部44pをp+型ドープド・ポリシリコン層で構成することが可能である。これに対して、第1副制御部41n、第2副制御部42n、第3副制御部43n及び第4副制御部44nは、特許文献1で採用されたn+型ドープド・ポリシリコン等の第1ビルトインバリア設定部41p、第2ビルトインバリア設定部42p、第3ビルトインバリア設定部43p及び第4ビルトインバリア設定部44pよりも仕事関数が約1eV程度小さい材料で構成することが可能である。
p+型ドープド・ポリシリコン層の代わりに、仕事関数が5.65eVの白金(Pt)、5.15eVのニッケル(Ni)、5.12eVのパラジム(Pd)、5.1eVの金(Au)を用いて第1ビルトインバリア設定部41p、第2ビルトインバリア設定部42p、第3ビルトインバリア設定部43p及び第4ビルトインバリア設定部44pを構成してもよく、p+型ドープド・ポリシリコン層の上に、Pt、Ni、Pd、Au等の金属膜を重ねた複合膜(多層構造)で第1ビルトインバリア設定部41p、第2ビルトインバリア設定部42p、第3ビルトインバリア設定部43p及び第4ビルトインバリア設定部44pを構成してもよい。
第1の実施形態に係る絶縁ゲート型半導体素子は、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域35の空乏化電位を交互に変化させることにより、電荷移動経路の経路方向(長手方向)に沿った両方の端部側に設定されるビルトイン電位障壁を基準として、図3(b)に示したような傾きが反対の電位傾斜(電位勾配)が交互に形成される。傾きの異なる電位傾斜交互に形成されることにより、表面埋込領域35中で発生した多数キャリアの移動先を第1の電荷読出領域61及び第2の電荷読出領域62のいずれかに交互に設定するように制御すれば、TOF型距離センサの動作に必要なダブルゲート構造による信号電荷の振り分けをすることが可能である。図1の平面図から分かるように、第1の電荷読出領域61及び第2の電荷読出領域62の配置トポロジは、受光領域の中心を通る垂直線(縦線)に関して鏡像対称(線対称)である。図1に示した第1の電荷読出領域61及び第2の電荷読出領域62のそれぞれは、図2(a)及び図3(a)等に示した表面埋込領域35中で発生した多数キャリアを信号電荷として蓄積して読み出す電荷読出領域として機能している。
則ち、第1の実施形態に係る絶縁ゲート型半導体素子は、電荷移動経路を直交して横断する方向に静電誘導効果で電界制御を行う2組のゲート対である第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)を備え、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)によって、受光領域で発生した光電子を、図1の水平方向を長手方向として延びる電荷移動経路に沿って左右の方向に電界制御により高速に移動させて、電荷変調を行う。
なお、図3(a)では、第1の電荷読出領域61及び第2の電荷読出領域62の下方には、第1ブロック層36及び第2ブロック層37が示されている。第1ブロック層36及び第2ブロック層37は、第1の実施の形態に係る絶縁ゲート型半導体素子への到来光の波長が長い場合において、機能領域層32の深い位置発生した電子が表面に拡散によって戻ってくる状況において、その一部が、第1の電荷読出領域61及び第2の電荷読出領域62に取り込まれるのをブロックすることを目的とする半導体領域である。このため、例えば近赤外光など、使用する光の波長が長い場合であっても、信号電荷の第1の電荷読出領域61及び第2の電荷読出領域62への輸送時の変調特性に対する、機能領域層32の深い位置発生した電子が表面に拡散によって戻ってくる影響を抑制することが可能である。しかしながら、使用する光の波長が可視光や紫外光の場合、或いは機能領域層32の深い位置発生した電子が表面に拡散が問題とならない場合等、使用目的によっては、第1ブロック層36及び第2ブロック層37は省略してもよい。又、製造工程の簡略化のためには、第1ブロック層36及び第2ブロック層37はない方が好ましいので、第1ブロック層36及び第2ブロック層37は必須の領域ではない。
図2(a)及び図3(a)等に示すように、絶縁膜11の上方に遮蔽板51が更に備えられている。この遮蔽板51の開口部を介して、受光部形成領域(32,34,35)の中央部に受光領域の平面パターンが定義され、この受光領域に対し選択的に光が照射される。図1の平面図においては、受光部形成領域(32,34,35)の中央部に、遮蔽板51の開口部としての受光領域が2点鎖線で定義されているが、この受光領域中に水平方向(x−方向)に電荷移動経路が設定される。そして、電荷移動経路の経路方向に沿って経路を挟む2つの端部にそれぞれ、第1の電荷読出領域61及び第2の電荷読出領域62が配置又は接続される。第1の電荷読出領域61と第2の電荷読出領域62に信号電荷をダブルゲート構造で振り分けることにより、光の飛行時間を用いて距離画像を取得するTOF型距離センサの動作が可能になる。
図1に示すように、平面パターン上、中央より左側の電荷移動経路を挟むように、受光部形成領域(32,34,35)上に絶縁膜11(図3参照。)を介して第1の電界制御電極対(G1a,G1b)が配置されている。更に、第1の電界制御電極G1a,G1bのそれぞれと離間して、それぞれに隣接して配置され、且つ、平面パターン上、中央より右側の電荷移動経路を挟むように、受光部形成領域(32,34,35)上に絶縁膜11を介して、第2の電界制御電極対(G2a,G2b)とを備える。
TOF型距離センサの画素に用いるダブルゲート構造の電荷変調素子として、第1の実施形態に係る絶縁ゲート型半導体素子を動作させる場合は、例えば先ず、図1の中央に符号51を付した二点鎖線で示した受光領域で発生した電子を、電荷移動経路に沿って右側の第1の電荷読出領域61に向かって移動させる場合は、第1の電界制御電極対(G1a,G1b)をゼロバイアス(接地電位GND)として、第2の電界制御電極対(G2a,G2b)に駆動電位となる第2電界制御パルスG2=Hdrvを与える。逆に、受光領域で発生した電子を、電荷移動経路に沿って左側の第2の電荷読出領域62に向かって移動させる場合は、第2の電界制御電極対(G2a,G2b)をゼロバイアスとして、第1の電界制御電極対(G1a,G1b)に駆動電位となる第1電界制御パルスG1=Hdrvを与える。このように、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)に対し、互いに異なる位相で電界制御用の駆動電圧Hdrvをそれぞれ印加し、電荷移動経路の空乏化電位を変化させることにより、図3(b)に破線と実線で示したような方向の異なる電位勾配が形成されて、受光部形成領域(32,34,35)に設定される電荷移動経路中を輸送される信号電荷の移動方向が交互に逆転されて制御される。
即ち、電荷移動経路中を右側の第1の電荷読出領域61に向かって信号電荷を移動させるためには、電荷移動経路の経路方向(長手方向)に沿った一方の端部側に設定されるビルトイン電位障壁を基準として、図3(b)に破線で示したような電位勾配を形成すればよい。一方、 電荷移動経路中を左側の第2の電荷読出領域62に向かって信号電荷を移動させるためには、電荷移動経路の経路方向に沿った他方の端部側に設定されるビルトイン電位障壁を基準として、図3(b)に実線で示したような電位勾配を形成すればよい。
空乏化電位を効率良く変化させるため、図2(a)の断面図に示すように、対をなす第1の電界制御電極G1a,G1bの直下の部分の絶縁膜11の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。図示を省略しているが、対をなす第2の電界制御電極G2a,G2bのそれぞれの直下の部分の絶縁膜11の厚さも他の部分より薄く設定され、同様にゲート絶縁膜として機能している。
図2(a)及び図3(a)の断面図に示すとおり、図1に示した受光部形成領域(32,34,35)は、p型の半導体からなる機能領域層32と、機能領域層32の上部の一部に設けられた、n型の表面埋込領域35とを備え、表面埋込領域35中の多数キャリアである電子が、信号電荷として表面埋込領域35中を輸送される。電荷移動経路として機能する表面埋込領域35の表面に接して、p+型のピニング層34が設けられている。図2(a)及び図3(a)の断面図に示すとおり、第1の実施形態に係る絶縁ゲート型半導体素子の断面構造は、3層構造の受光部形成領域(32,34,35)が、更にp型の半導体基板31上に形成されているので、実際は4層構造である。
図2(a)及び図3(a)の断面図では、機能領域層32が、p型の半導体基板31上にエピタキシャル成長等により堆積された構造を例示しているが、機能領域層32はn型の半導体基板31上に設けられていても構わない。更に、機能領域層32と半導体基板31との間等に他の層を含んで、5層以上の構造としても構わない。ピニング層34において、信号電荷と反対導電型のキャリアである正孔(ホール)の密度が、電荷移動経路の空乏化電位の変化と共に、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)に印加される電圧によって変化する。
図1の平面図では絶縁膜11が図示されていないが、 図2(a)の断面図に示すとおり、第1の電界制御電極対(G1a,G1b)は、絶縁膜11を介して、電荷移動経路として機能する表面埋込領域35を挟むように、信号電荷の輸送方向と直交する方向に沿って、受光部形成領域(32,34,35)上に配列されていることが理解できる。又、第2の電界制御電極G2a,G2b側の断面構造の図示を省略しているが、 図2(a)の断面図と同様に、第2の電界制御電極対(G2a,G2b)も、電荷移動経路として機能する表面埋込領域35を挟むようにして、絶縁膜11を介して受光部形成領域(32,34,35)上に配列されている。
図1の平面図において、矩形の二点鎖線によってが示すアパーチャの内部の直下に位置するp型の機能領域層32の一部と、n型の表面埋込領域35の一部とが、埋込フォトダイオード領域を構成している。図1では、このアパーチャ直下の受光領域として機能する埋込フォトダイオード領域を取り巻くように、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)が配置され、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)に加える電位を変化させたとき、表面埋込領域35の空乏化電位を電荷移動経路を形成するように、変化させることができる。
図3(a)に示すように、第1の電荷読出領域61には、第1の信号読み出しトランジスタ(増幅トランジスタ)T1Aijaのゲート電極が、絶縁膜11中に設けられたコンタクト窓を介して接続される。第1の信号読み出しトランジスタ(増幅トランジスタ)T1Aijaのドレイン電極は電源VDDに接続され、ソース電極は画素選択用の第1のスイッチングトランジスタT1Sijaのドレイン電極に接続されている。画素選択用の第1のスイッチングトランジスタT1Sijaのソース電極は、垂直信号線Bjaに接続され、ゲート電極には水平ラインの選択用制御信号SL(i)が、図4に示した垂直シフトレジスタ23から与えられる。選択用制御信号SL(i)をハイ(H)レベルにすることにより、第1のスイッチングトランジスタT1Sijaが導通し、第1の信号読み出しトランジスタT1Aijaで増幅された第1の電荷読出領域61の電位に対応する電流が垂直信号線Bjbに流れる。更に、第1の電荷読出領域61には、第1のリセットトランジスタT1Rijaのソース電極が接続されている。第1のリセットトランジスタT1Rijaのドレイン電極は電源VDDに接続され、第1のリセットトランジスタT1Rijaのゲート電極にはリセット信号RT1(i)が図4に示した垂直シフトレジスタ23から与えられる。リセット信号RT1(i)をハイ(H)レベルにして、第1のリセットトランジスタT1Rijaが第1の電荷読出領域61に蓄積された電荷を吐き出し、第1の電荷読出領域61をリセットする。第1の信号読み出しトランジスタ(増幅トランジスタ)T1Aija、第1のスイッチングトランジスタT1Sija及び第1のリセットトランジスタT1Rijaによって第1の画素内バッファ増幅器を構成し、第1の電荷読出領域61の近傍に画素内回路として配置されている。
一方、第2の電荷読出領域62には、第2の信号読み出しトランジスタ(増幅トランジスタ)T2Aijbのゲート電極が、絶縁膜11中に設けられたコンタクト窓を介して接続されている。第2の信号読み出しトランジスタ(増幅トランジスタ)T2Aijbのドレイン電極は電源VDDに接続され、ソース電極は画素選択用の第2のスイッチングトランジスタT2Sijbのドレイン電極に接続されている。画素選択用の第2のスイッチングトランジスタT2Sijbのソース電極は、垂直信号線Bjbに接続され、ゲート電極には水平ラインの選択用制御信号SL(i)が、図4に示した垂直シフトレジスタ23から与えられる。選択用制御信号SL(i)をハイ(H)レベルにすることにより、第2のスイッチングトランジスタT2Sijbが導通し、第2の信号読み出しトランジスタT2Aijbで増幅された第2の電荷読出領域62の電位に対応する電流が垂直信号線Bjbに流れる。更に、第2の電荷読出領域62には、第2のリセットトランジスタT2Rijbのソース電極が接続されている。第2のリセットトランジスタT2Rijbのドレイン電極は電源VDDに接続され、第2のリセットトランジスタT2Rijbのゲート電極にはリセット信号RT2(i)が与えられる。リセット信号RT2(i)をハイ(H)レベルにして、第2のリセットトランジスタT2Rijbが第2の電荷読出領域62に蓄積された電荷を吐き出し、第2の電荷読出領域62をリセットする。第2の信号読み出しトランジスタ(増幅トランジスタ)T2Aijb、第2のスイッチングトランジスタT2Sijb及び第2のリセットトランジスタT2Rijbによって第2の画素内バッファ増幅器を構成し、第2の電荷読出領域62の近傍に画素内回路として配置されている。
以下、図2に示した第1の電界制御電極対(G1a,G1b)に着目して、便宜上説明するが、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)に与える電圧によって、受光領域で発生した電子の移動の制御を自在に行うためには、図2(b)に示したように、第1の電界制御電極対(G1a,G1b)、で挟まれた受光部形成領域の空乏化電位(埋め込みダイオード内の空乏化電位)が、第1の電界制御電極対(G1a,G1b)、に加える電圧によって大きく変動するように構成すればよい。これは、基板の濃度を低く設定し、表面のホールピニングのためのp+ピニング層34を比較的低不純物密度に選び、且つ、第1の電界制御電極対(G1a,G1b)を構成している第1ビルトインバリア設定部41p、第2ビルトインバリア設定部42p、第1副制御部41n及び第2副制御部42nのそれぞれの仕事関数を所定の値に選ぶことによって行える。
図2(b)は、図2(a)の断面図の水平方向のIIB−IIB方向に沿って図った伝導帯の下端部(底部)のポテンシャル分布の、第1の電界制御電極対(G1a,G1b)に印加される電圧による変化を示し、図2(c)は、図2(a)の断面図の水平方向のIIC−IIC方向に沿って図った荷電子帯の上端部(頂上)のポテンシャル分布の、第1の電界制御電極対(G1a,G1b)に印加される電圧による変化を示す。埋込フォトダイオード領域の面積、表面埋込領域35、表面のピニング層34の不純物密度によっても変わるが、第1の電界制御電極対(G1a,G1b)がゼロバイアスのときは、図2(b)の破線で示すように電子に対する電位井戸が浅く、第1の電界制御電極対(G1a,G1b)に+2.0V程度の高い電圧(駆動電圧Hdrv)を与えたとき、図2(b)の実線で示すように電子に対する電位井戸が深くなる。
一方、図2(c)に示すように、第1の電界制御電極対(G1a,G1b)がゼロバイアスのときは、図2(c)の破線で示すように正孔(ホール)に対する電位井戸が深くなりピニング層に正孔(ホール)が溜まるが、第1の電界制御電極対(G1a,G1b)に+2.0V程度の高い電圧(駆動電圧Hdrv)を与えたとき、図2(c)の実線で示すように正孔(ホール)に対する電位井戸が浅くなり、正孔(ホール)が空乏化する。このため、表面埋込領域35の空乏化電位を第1の電界制御電極対(G1a,G1b)の電圧で大きく変化させるには、表面のピニング層34のアクセプタの不純物密度の設定が重要である。
つまり、この領域では、もし第1の電界制御電極対(G1a,G1b)の電圧がゼロバイアスの状況では、表面のピニング層34の正孔(ホール)密度は、ほぼピニング層34を形成するアクセプタの不純物密度と同程度となっているが、第1の電界制御電極対(G1a,G1b)に+2.0V程度の駆動電圧Hdrvを加えると、ピニング層34内の正孔(ホール)密度が低下して空乏化した状態になることによって、電位が上昇する。よって、図2(b)に示す伝導帯の下端部の電位井戸の深さΔVwellを大きくするためには、図2(c)に示す荷電子帯の上端部のポテンシャル分布の、特に中央部の電位が大きく変化することが必要になる。もし表面のピニング層34の不純物密度が非常に高い場合(例えば、不純物密度で1019cm−3以上)、この領域が空乏化することはなく中央部のピニング層34の電位は、第1の電界制御電極対(G1a,G1b)に加える電界制御電圧を変化させても基板電位にほぼ固定され、変化しなくなる。そのような場合には、ΔVwellは小さい変化に留まる。
一方、表面のピニング層34は、図2(a)及び図3(a)に示すようにアパーチャ直下の受光領域を含む広い範囲にまで延在しており、ピニング層34の不純物密度は、埋込フォトダイオード領域としての暗電流の低減のためにはできる限り高くすることが望ましい。暗電流の発生要因として、シリコンとシリコン酸化膜の界面トラップの準位による発生・再結合電流Jdがあるが、これは、表面のピニング層34の正孔(ホール)密度をpとして、次式で与えられる。
Jd = S0ni 2/p ……(1)
ここで、S0は、発生速度を表す定数、niは、真性半導体キャリア不純物密度である。則ち、式(1)に示すように、界面トラップの準位による発生・再結合電流Jdは、表面のピニング層34の正孔(ホール)密度に反比例する。
したがって、低暗電流化と、第1の電界制御電極対(G1a,G1b)による空乏化電位の大きな変化を共に得るためには、表面のピニング層34の正孔(ホール)密度を最適に選択する必要があり、これはおよそ1017cm−3オーダの後半から1018cm−3オーダの前半あたりにあると考えられる。又、空乏化電位の変化は、表面のピニング層34の厚みも関係し、およそ0.1μm程度とすることが望ましい。これは、第1の電界制御電極対(G1a,G1b)に加えた電圧の変化によって、ピニング層34内のキャリア密度が大きく変化できるかどうかが目安になる。
既に述べたとおり、絶縁膜11は、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)の直下の部分の厚さが他の部分より薄く設定され、いわゆる「ゲート絶縁膜」として機能する誘電体膜であるが、ゲート絶縁膜として機能する部分の絶縁膜の材料としては、シリコン酸化膜(SiO2膜)が好適であるが、シリコン酸化膜(SiO2膜)以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ(MISトランジスタ)の絶縁ゲート構造をなしてもよい。例えば、シリコン酸化膜(SiO2膜)/シリコン窒化膜(Si3N4膜)/シリコン酸化膜(SiO2膜)の3層積層膜からなるONO膜でもよい。更に、ストロンチウム(Sr)、アルミニウム(Al)、マグネシウム(Mg)、イットリウム(Y)、ハフニウム(Hf)、ジルコニウム(Zr)、タンタル(Ta)、ビスマス(Bi)のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等がゲート絶縁膜として使用可能である。
現実の構造としては、ゲート絶縁膜として機能する薄い絶縁膜の上に、図2(a)や図3(a)に例示した断面構造のように、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)を囲むように、層間絶縁膜を選択的に構成して、絶縁膜11を段差形状を有する2層構造としてもよい。或いは、ゲート絶縁膜として機能する部分以外の領域に、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)を囲むように、ゲート絶縁膜と厚さの異なる他の層間絶縁膜やフィールド絶縁膜を選択的に構成して、絶縁膜11を段差形状に構成してもよい。この場合の層間絶縁膜やフィールド絶縁膜の材料は、ゲート絶縁膜の材料と同じでも異なる誘電体でもよく、例えば、層間絶縁膜の部分は、ゲート絶縁膜の部分より比誘電率の小さい誘電体で構成してもよい。
絶縁膜11のゲート絶縁膜の部分にシリコン酸化膜を採用した場合、シリコン酸化膜をキャパシタ絶縁膜(誘電体膜)とする平行平板型キャパシタのキャパシタ絶縁膜の両端に誘起される単位面積当たりの電荷密度Qoxを検討してみる。則ち、平行平板型キャパシタの両端の電極間電圧Vと単位面積当たりのキャパシタンスCoxを用いて、キャパシタ絶縁膜の両端に誘起される単位面積当たりの電荷密度Qoxは、次式で求めることができる:
Qox = CoxV ……(2)
例えば、絶縁膜11となるシリコン酸化膜の厚さが7nm、電圧差Vが2.0Vであるとすれば、シリコン酸化膜の両端に誘起される単位面積当たりの電荷密度Qoxは、およそ1.5×10−6cm−2である。
一方、ピニング層34のホールキャリア密度が1×1018cm−3、ピニング層34の厚みが0.1μmであり、その範囲でホール密度が均一であるとすれば、その電荷密度Qpinは、
Qpin=1.6×1019×1018cm−3×0.1×10−4cm
=1.6×10−6cm−2
となって、シリコン酸化膜の両端に誘起される単位面積当たりの電荷密度Qoxと同程度の値になる。これらはあくまで目安であり、ピニング層34は、絶縁膜11の直下のシリコン領域ではなく、平面パターン上、絶縁膜11の直下のシリコン領域に隣接する領域にあるので、第1の電界制御電極対(G1a,G1b)によって直接ピニング層34の正孔(ホール)密度がコントロールできるわけではない。しかし、平面パターン上、絶縁膜11の直下のシリコン領域の脇に位置する表面埋込領域35の電荷密度を変化させる能力が、第1の電界制御電極対(G1a,G1b)に備わっていると、表面埋込領域35の上のピニング層34の正孔(ホール)密度を変化させることができ、条件によってはピニング層34を空乏化することができる。
以上のとおり、第1の電界制御電極対(G1a,G1b)に着目して、便宜上説明したが、第2の電界制御電極対(G2a,G2b)に印加される電圧によって、第2の電界制御電極対(G2a,G2b)側についても、図2(b)と同様に、ゼロバイアスと+2.0V程度の駆動電圧Hdrvの間で伝導帯の下端部(底部)のポテンシャル分布が変化し、図2(c)と同様に荷電子帯の上端部(頂上)のポテンシャル分布が変化する。則ち、図示を省略しているが、第2の電界制御電極対(G2a,G2b)についても、図2(b)及び図2(c)に示したと同様にゼロバイアス(接地電位GND)を基準として、+2.0V程度の駆動電圧Hdrvの単極性電圧を印加することにより所望のポテンシャル分布が実現でき、第1の電界制御電極対(G1a,G1b)の場合と全く同様の説明が成り立つので、単極性電源化が可能になる。
通常の固体撮像装置においては、ピニング層は、ダーク時の表面でのキャリアの生成や信号キャリアの捕獲を抑制する層であり、ダーク電流や信号キャリアの捕獲の削減のために好ましい層として、従来用いられているが、第1の実施形態に係る絶縁ゲート型半導体素子のピニング層34は、これらの従来周知の機能に留まらず、表面埋込領域35の空乏化電位を第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)の電圧で大きく変化させる作用をなす重要な層として機能している。
図1に示す第1の電界制御電極対(G1a,G1b)と第2の電界制御電極対(G2a,G2b)に、それぞれ異なった電圧レベルのゲート電圧を加えることで、遮蔽板51の開口部(アパーチャ)に入射した光で、埋込フォトダイオード領域で発生したキャリア(電子)を、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)に加える電界制御電圧によって、水平方向に沿って左右に振り分けるように高速に移動させる絶縁ゲート型半導体素子等を実現することができる。
則ち、 第1の実施形態に係る絶縁ゲート型半導体素子においては、 図1に例示的に示すように、水平方向に沿った電荷移動経路の両端に第1の電荷読出領域61と第2の電荷読出領域62を設けた構成においては、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)に、それぞれ異なった位相で、ゼロバイアス(接地電位GND)と駆動電圧Hdrvの間で変化する矩形パルス状のゲート電圧を、単極性電源から供給することができるようにすることで、電荷移動経路の中央に位置する埋込フォトダイオード領域で発生した多数キャリア(電子)を、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)によって、水平方向の左右に向かって、信号電荷を高速に振り分けて移動させるTOF型距離センサの動作を実現することができる。
これによって、それぞれが少なくとも一部にp+型ドープド・ポリシリコン層を有する第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)に、ゼロバイアスと駆動電圧Hdrvの間で変化する矩形パルス状のゲート電圧を単極性電源から供給することが可能になり、単極性電源によって図3(b)に示したような2種類の電位傾斜を形成することができるので回路構成が簡単化できる。例えば、第1の電界制御電極G1a,G1b=0V(接地電位GND)、第2の電界制御電極対(G2a,G2b)=+2.0V(駆動電圧Hdrv)のときは、図3(b)に破線で示したように右側の第1の電荷読出領域61側へ下る電位傾斜を単極性電源によって実現し、第1の電荷読出領域61に信号電荷が輸送される。逆に、第1の電界制御電極対(G1a,G1b)=+2.0V(駆動電圧Hdrv)、第2の電界制御電極対(G2a,G2b)=0V(接地電位GND)のときは、図3(b)に実線で示したように左側の第2の電荷読出領域62側へ下る電位傾斜を単極性電源によって実現することができ、発生した光電子は、図3(b)の左側の第2の電荷読出領域62に信号電荷として輸送される。
図3(a)に示すように、第1の電荷読出領域61には、第1の信号読み出しトランジスタ(増幅トランジスタ)T1Aijaのゲート電極が、接続されているので、第1の電荷読出領域61に輸送された電荷量に相当する電圧によって、第1の信号読み出しトランジスタ(増幅トランジスタ)T1Aijaで増幅された出力が、第1のスイッチングトランジスタT1Sijaを介して外部に出力される。同様に、第2の電荷読出領域62には、第2の信号読み出しトランジスタ(増幅トランジスタ)T2Aijbのゲート電極が接続されているので、第2の電荷読出領域62に輸送された電荷量に相当する電圧によって、第2の信号読み出しトランジスタ(増幅トランジスタ)T2Aijaで増幅された出力が、第2のスイッチングトランジスタT2Sijbを介して外部に出力される。
例えば、TOF型距離センサの画素としての第1の実施形態に係る絶縁ゲート型半導体素子の応用においては、TOF型距離センサに設けられた光源から繰り返しパルス信号として光を対象物に照射し、対象物によって反射された光の往復に要する遅延時間Tdを測定すればよい。則ち、TOF型距離センサへの応用では、上記のように、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)に、それぞれ互いに位相の異なる単極性パルスである第1電界制御パルスG1及び第2電界制御パルスG2を印加する動作を、出力光の光パルスの繰り返し周期と同期して、交互に繰り返して遅延時間Tdを測定することができる。
以上のように、第1の実施形態に係る絶縁ゲート型半導体素子によれば、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向(垂直方向)に制御する場合に比し、横方向(電荷移動経路に直交する)の静電誘導効果による電界制御を用いているので、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。しかも、第1の実施形態に係る絶縁ゲート型半導体素子においては、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)の電極材料にゼロバイアス時に信号電荷に対するビルトイン電位障壁が構成できる仕事関数を有する材料を含ませているので、ゼロバイアスと駆動電圧Hdrvの間で変化する矩形パルス状のゲート電圧を単極性電源から供給することができ、駆動回路の回路構成を簡略化できる。このため、第1の実施形態に係る絶縁ゲート型半導体素子をTOF型距離センサに応用すると、従来の埋め込みフォトダイオードを用いたTOF型距離センサに比べて、電荷移動経路の長さを長くとることができるので、図1に二点鎖線で示したアパーチャの実質的な開口率が向上して、高感度化が図れる。
更に、従来のMOS構造を用いてゲート電極直下のポテンシャルを深さ方向(縦方向)に制御する構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第1の実施形態に係る絶縁ゲート型半導体素子によれば、横方向の静電誘導効果による電界制御を用いているので、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避できる。
又、第1の実施形態に係る絶縁ゲート型半導体素子によれば、電荷移動経路の経路方向を挟む2つの端部に位置する第1の電荷読出領域61、第2の電荷読出領域62に対し、信号電荷を高速に交互に振り分けて輸送できるので、TOF型距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用することができる。例えば、第1の実施形態に係る絶縁ゲート型半導体素子は、蛍光体の寿命を測定する素子として応用すれば、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に輸送していることから、より精度の高い測定が実現できる。
−固体撮像装置−
第1の実施形態に係る絶縁ゲート型半導体素子は、固体撮像装置(光飛行時間距離画像センサ)の単位素子(能動画素)Xijに用いる電荷変調素子に適用可能であり、固体撮像装置の単位素子(能動画素)Xijの電荷変調素子として、第1の実施形態に係る絶縁ゲート型半導体素子を適用することにより、各単位素子Xijの内部において、高速の信号電荷の転送が可能になる。
図4は、第1の実施形態に係る絶縁ゲート型半導体素子を複数個マトリクス状に配置した集積化構造を単位素子Xijとし、この単位素子Xijを更にマトリクス状に複数個配列した固体撮像装置の構成例である。単位素子Xijの1画素内には、図1に例示的に構造を示した絶縁ゲート型半導体素子を必要な個数マトリクス状に並べて並列に接続し、必要な感度を確保している。例えば、図1の構造をした絶縁ゲート型半導体素子を2×2=4個含むようにしても良い。
4個の絶縁ゲート型半導体素子のそれぞれの内部において、埋込フォトダイオード構造を用いて、電荷移動経路の方向と直交する方向に、横方向電界制御型(LEF)電荷変調ドライバ24から出力される単極性パルスである第1電界制御パルスG1及び第2電界制御パルスG2を、それぞれ互いに異なる位相関係で、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)に順次印加することにより、横方向の電界による静電誘導効果によって、電荷移動経路の空乏化電位を交互に変化させ、信号電荷を選択された電荷移動経路中を高速に輸送して、交互に第1の電荷読出領域61及び第2の電荷読出領域62に蓄積することができる。
4個の絶縁ゲート型半導体素子のそれぞれの出力端子となる第1の電荷読出領域61及び第2の電荷読出領域62は、単位素子Xijの画素内で、電荷をためるためのキャパシタCと、ソースフォロワアンプのゲートに接続され、アクティブピクセル型の回路により、信号が周辺の読み出し回路に読み出される。なお、4個の絶縁ゲート型半導体素子のそれぞれの第1の電荷読出領域61及び第2の電荷読出領域62のノードには、リセット用のトランジスタも接続され、読み出した後、4個の絶縁ゲート型半導体素子のそれぞれの第1の電荷読出領域61及び第2の電荷読出領域62の電荷をリセットする。この動作は、ノイズキャンセルにも利用する。図4では、第1の電荷読出領域61及び第2の電荷読出領域62のノードにトランジスタを介して別のキャパシタ2Cも接続できるようになっており、蓄積できる電荷の量を調整することができる。
本発明の第1の実施形態に係る固体撮像装置(光飛行時間距離画像センサ)は、図4に示すように、画素アレイ部と周辺回路部(21,22,23,24)とを同一半導体チップ上に配置し、集積化している。画素アレイ部には、2次元マトリクス状に単位素子Xij(i=1〜n;j=1〜m:n,mはそれぞれ整数である。)が多数配列されており、例えば、方形状の撮像領域を構成している。画素アレイ部の下辺部には、図4において水平方向に示した画素行X11,X12,X13,……X1m;X21,X22,X23,……X2m;X31,X32,X33,……X3m;……Xn1,Xn2,Xn3,……Xnm方向に沿ってカラム並列折り返し積分/巡回型A/D変換器29と、このカラム並列折り返し積分/巡回型A/D変換器29に接続される水平シフトレジスタ21が設けられている。画素アレイ部の左辺部には、図4において垂直方向に示した画素列X11,X21,X31,……,Xn1;X12,X22,X32,……,Xn2;X13,X23,X33,……,Xn3;……;X1m,X2m,X3m,……,Xnm方向に沿って垂直シフトレジスタ23が設けられている。垂直シフトレジスタ23及び水平シフトレジスタ21には、図示を省略したタイミング発生回路が接続されている。第1の実施形態に係る固体撮像装置は、画素アレイ部の下辺部に設けられたカラム並列折り返し積分/巡回型A/D変換器29に信号を読み出してA/D変換を行い、更にノイズキャンセルする。これにより、光電荷による信号レベルが抽出され、固定パターンノイズや、時間的ランダムノイズの一部(リセットノイズ)がキャンセルされた信号を求める。
既に説明したとおり、第1の実施形態に係る固体撮像装置においては、第1の実施形態に係る絶縁ゲート型半導体素子の複数個を集積化して単位素子Xijとして用いているので、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向(半導体基板の表面に垂直方向)に制御する方式の単位画素で構成した場合に比し、各単位素子Xijが横方向(半導体基板の表面に平行で電荷転送方向に直交する方向)の静電誘導効果による電界制御を用いているので、各単位素子Xijを構成する4個の絶縁ゲート型半導体素子のそれぞれ内部において、電荷移動経路に沿った長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送できる。
しかも、第1の実施形態に係る固体撮像装置においては、各単位素子Xijを構成する4個の絶縁ゲート型半導体素子のそれぞれ内部において、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)の電極材料にビルトイン電位障壁が構成できる仕事関数を有する材料を含ませているので、ゼロバイアス(接地電位GND)と駆動電圧Hdrvの間で変化する矩形パルス状のゲート電圧を単極性電源から供給することができ、LEF電荷変調ドライバ24等の周辺回路の回路構成の簡略化と、チップ上における占有面積の小面積化ができる。
更に、従来のMOS構造を用いてゲート電極直下のポテンシャルを深さ方向(縦方向)に制御する方式の単位画素を用いた構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第1の実施形態に係る固体撮像装置によれば、各単位素子Xijを構成する4個の絶縁ゲート型半導体素子のそれぞれが、横方向の静電誘導効果による電界制御を用いているので、各単位素子Xijを構成する4個の絶縁ゲート型半導体素子のそれぞれの内部において、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避でき、低雑音、高分解能で、応答速度の速い固体撮像装置を実現できる。
又、第1の実施形態に係る固体撮像装置によれば、図3に示した第1の信号読み出しトランジスタ(増幅トランジスタ)T1Aija、第1のスイッチングトランジスタT1Sija、第1のリセットトランジスタT1Rija、第2の信号読み出しトランジスタ(増幅トランジスタ)T2Aijb、第2のスイッチングトランジスタT2Sijb及び第2のリセットトランジスタT2Rijb等を画素内バッファ増幅器として各単位素子Xij内の絶縁ゲート型半導体素子のそれぞれに配置することが可能である。特許文献1に記載された発明においては、負電圧をゲート駆動に用いているためバッファ増幅器等の画素ドライバを構成するには基板との分離層等の特殊な不純物層のレイアウトが必要となった。このため、特許文献1に記載された発明においては、画素ドライバの画素内に占める割合が大きくなり受光面積が低下するので、感度低下も問題となった。しかしながら、第1の実施形態に係る固体撮像装置においては、基板との分離層等が不要で画素内バッファ増幅器の画素内に占める割合を小さくできるので、受光面積が低下せず、感度低下の問題もない。そして、各単位素子Xijを構成する4個の絶縁ゲート型半導体素子のそれぞれの電荷移動経路の経路方向を挟む2つの端部に位置する第1の電荷読出領域61、第2の電荷読出領域62に対し、信号電荷を高速に交互転送することができる。このため、第1の実施形態に係る固体撮像装置は2次元TOF型距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用して2次元画像を撮像することができる。例えば、第1の実施形態に係る固体撮像装置は、蛍光体の寿命を測定する素子として応用すれば、電荷転送方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送していることから、より精度の高い2次元画像を撮像できる。
(第1の実施形態の第1変形例)
後に製造工程の説明で参照する図7(e)の左側の部分が、図5のVIA−VIA方向から見た断面図に対応するが、本発明の第1の実施形態の変形例(第1変形例)に係る絶縁ゲート型半導体素子は、図1〜図3に示した構造と同様に、p型の半導体からなる機能領域層32、機能領域層32の上部の一部に設けられたn型の表面埋込領域12、及び表面埋込領域12の表面に接して設けられた、p+型のピニング層13を含む受光部形成領域(12,13)と、受光部形成領域(12,13)上に設けられた絶縁膜と、受光部形成領域(12,13)の中央部を受光領域とし、受光領域の中心を通る垂直線(縦線)に関して鏡像対称(線対称)となる2つの位置に、受光領域を囲むように、互いに離間して設けられた、機能領域層32よりも高不純物密度でn型の第1の電荷読出領域61及び第2の電荷読出領域62とを備える電荷変調素子である。そして、受光領域を囲む位置において、絶縁膜上に受光領域の中心位置から第1の電荷読出領域61及び第2の電荷読出領域62のそれぞれに至る電荷移動経路の両側に対をなして第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)が設けられているが、電荷移動経路の直上には。第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)が配置されていない。
更に、第1の実施形態の第1変形例に係る絶縁ゲート型半導体素子の断面構造は、表面埋込領域12の表面に接してピニング層13を備えている。このため、実際には、第1変形例に係る絶縁ゲート型半導体素子の受光部形成領域(12,13)の断面構造は、機能領域層32を含む3層構造であり、機能領域層32の下の半導体基板31を含めると4層構造である。なお、ピニング層13の上には図2(a)及び図3(a)と同様に絶縁膜11が形成されるが、図7(e)では、ピニング層13の上面の絶縁膜11の図示を省略している。
図5に示すように、第1の電界制御電極対(G1a,G1b)は、図1と同様に第1ビルトインバリア設定部41pと第1ビルトインバリア設定部41pに隣接した第1副制御部41nとからなる矩形の第1静電誘導電極G1aと、第2ビルトインバリア設定部42pと第2ビルトインバリア設定部42pに隣接した第2副制御部42nとからなる矩形の第2静電誘導電極G1bとを電荷移動経路を挟んで互いに対峙させた電極ペアである。又、第2の電界制御電極対(G2a,G2b)は、第3ビルトインバリア設定部43pと第3ビルトインバリア設定部43pに隣接した第3副制御部43nとからなる矩形の第3静電誘導電極G2aと、第4ビルトインバリア設定部44pと第4ビルトインバリア設定部44pに隣接した第4副制御部44nとからなる矩形の第4静電誘導電極G2bとを電荷移動経路を挟んで互いに対峙させた電極ペアである。
図1において既に説明したのと同様に、第1ビルトインバリア設定部41p、第2ビルトインバリア設定部42p、第3ビルトインバリア設定部43p及び第4ビルトインバリア設定部44pはそれぞれ、電荷移動経路に信号電荷に対するビルトイン電位障壁を、図2(b)に示したのと同様に形成して遮断状態とすることが可能な仕事関数を有する固体材料(導電体)からなるゲート電極層である。又、図5に示した第1副制御部41n、第2副制御部42n、第3副制御部43n及び第4副制御部44nはそれぞれ、第1ビルトインバリア設定部41p、第2ビルトインバリア設定部42p、第3ビルトインバリア設定部43p及び第4ビルトインバリア設定部44pよりも小さな仕事関数を有する固体材料(導電体)からなるゲート電極層である。例えば、第1ビルトインバリア設定部41p、第2ビルトインバリア設定部42p、第3ビルトインバリア設定部43p及び第4ビルトインバリア設定部44pをp+型ドープド・ポリシリコン層、第1副制御部41n、第2副制御部42n、第3副制御部43n及び第4副制御部44nをn+型ドープド・ポリシリコン層で構成可能である。
図5に示すように、本発明の第1の実施形態の第1変形例に係る絶縁ゲート型半導体素子は、受光領域を囲む周辺部に、機能領域層32よりも高不純物密度でn型の第1電荷排出領域65及び第2電荷排出領域66が、互いに離間して対向配置されている点が、図1に示した構造と異なる特徴である。図5の平面図から分かるように、第1の電荷読出領域61及び第2の電荷読出領域62の配置トポロジは、受光領域の中心を通る垂直線(縦線)に関して鏡像対称(線対称)である。
第1変形例に係る絶縁ゲート型半導体素子は、ダブルゲート構造をなす第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域12の空乏化電位を交互に変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を交互に形成して、表面埋込領域12中で発生した多数キャリアの移動先を第1の電荷読出領域61及び第2の電荷読出領域62のいずれかに単極性パルスを用いて、交互に設定・制御する動作は、図1〜図3等に示した第1の実施形態に係る絶縁ゲート型半導体素子と同様である。
但し、図5に示すように受光領域を囲む周辺部に第1電荷排出領域65及び第2電荷排出領域66を設けてあるので、電荷移動経路を導通常態に設定する際に用いる駆動電圧(第1電位レベル)Hdrvよりも更に高い電位レベル(第2電位レベル)の電荷排出パルスを第1の電界制御電極対(G1a,G1b)に印加することにより、第1電荷排出領域65及び第2電荷排出領域66に、背景光等に起因した暗電流成分となる電荷を排出することができる。
図2(c)に示したのと同様に、第1の電界制御電極対(G1a,G1b)をゼロバイアス(接地電位GND)にしたとき、は、破線で示したのと同様な原理で、荷電子帯の上端部(頂上)のポテンシャル分布の正孔(ホール)に対する電位井戸が深くなりピニング層に正孔(ホール)が溜まるが、第1の電界制御電極対(G1a,G1b)に駆動電圧(第1電位レベル)Hdrvの電圧を与えたとき、実線で示すように正孔(ホール)に対する電位井戸が浅くなり、正孔(ホール)が空乏化する。図示を省略しているが、駆動電圧(第1電位レベル)Hdrvより大きな第2電位レベルの電圧を与えたときは、正孔(ホール)に対する電位井戸が更に浅くなる。一方、図2(b)に示したのと同様に、第1の電界制御電極対(G1a,G1b)が駆動電圧Hdrvのときにも伝導帯の下端部(底部)のポテンシャル分布において中央のチャネル部分の両側にはバリア(電位障壁)が形成されているが、第2電位レベルの電圧を加えたときには、チャネル部分の両側のバリア(電位障壁)の高さが低くなって、第1の電界制御電極対(G1a,G1b)と第2の電界制御電極対(G2a,G2b)との間の電子に対するバリアの高さが低くなる。このため、第1の電界制御電極対(G1a,G1b)に第2電位レベルの電圧を加えたときには、電荷移動経路に直交する方向の第1電荷排出領域65及び第2電荷排出領域66に電荷が排出される。同様に、第2電位レベルの電荷排出パルスを第2の電界制御電極対(G2a,G2b)に印加することにより、第1電荷排出領域65及び第2電荷排出領域66に暗電流成分となる電荷を排出することができる。
例えば、電荷移動経路を設定する際に用いる駆動電圧Hdrvを2.0Vとした場合に、電荷排出パルスとしての第2電位レベルの電圧を、駆動電圧Hdrvよりも高い3.5V程度に設定すればよい。他の動作、則ち、電荷移動経路を横断する方向に静電誘導効果で電界制御を行う2組のゲート対である第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)によって、受光領域で発生した光電子を、水平方向を長手方向として延びる電荷移動経路に沿って、電荷移動経路に沿った左右の方向に電界制御により高速に移動させて、電荷変調を行う特徴については、図1〜図3等に示した第1の実施形態に係る絶縁ゲート型半導体素子と同様である。
図6及び図7を用いて、本発明の第1の実施形態の第1変形例に係る絶縁ゲート型半導体素子を用いた固体撮像装置の製造方法の一部を説明する。なお、以下に述べる固体撮像装置の製造方法は、左側の画素領域の絶縁ゲート型半導体素子を主に着目した固体撮像装置の製造方法の一例であり、特許請求の範囲に記載した趣旨の範囲内であれば、この第1変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
(イ)先ず、0.1〜3Ωcm程度の(100)面を主表面とするp型シリコン基板からなる半導体基板31上に機能領域層32として機能するエピタキシャル成長層を設けたエピ基板を用意する。図6(a)では図示を省略しているが、このエピタキシャル成長層(機能領域層)32の表面に、フォトリソグラフィ技術及び反応性イオンエッチング(RIE)法等を用いてを素子分離溝を形成する。次いで、図6(a)の左側に配置した画素領域に対する画素分離絶縁膜、図6(a)の右側に配置した周辺回路領域に対する素子分離絶縁膜として、シリコン酸化膜等を堆積することによって素子分離溝を埋め込み、画素分離絶縁膜及び素子分離絶縁膜のパターンを形成する。そして、フォトリソグラフィ技術でパターニングしたフォトレジスト膜をイオン注入用マスクとして用いて31P+等のn型を呈する不純物イオンを周辺回路領域に選択的に注入し、その後熱処理することにより図6(a)に示すように周辺回路領域にnウェル14を形成する。図6(a)では図示を省略しているが、周辺回路領域には、11B+等のp型を呈する不純物イオンも選択的に注入され、その後の熱処理によってpウェル(図示省略)も形成される。図6(a)では図示を省略しているが、画素内回路として各画素内に配置されている第1及び第2の画素内バッファ増幅器は図3に示すように、nMOSトランジスタで構成されているので、これらのnMOSトランジスタの配置のためのpウェルも周辺回路領域のpウェルと同時に形成される。
(ロ)更に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をイオン注入用マスクとしてn型を呈する不純物イオンを画素領域の各画素に対し選択的に注入し、その後熱処理することにより図6(a)に示すようにn型の表面埋込領域12を形成する。続けて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をイオン注入用マスクとしてp型を呈する不純物イオンを画素領域の各画素に対し選択的に注入し、その後熱処理することにより図6(a)に示すようなp+型のピニング層13を形成する。
(ハ)その後、熱酸化法によりエピタキシャル成長層(機能領域層)32の表面の全面にゲート酸化膜11を形成し、続けてCVD法により燐(P)を添加したn型ドープド・ポリシリコン層22をゲート酸化膜11の上に堆積する。そして、フォトリソグラフィ技術及び反応性イオンエッチング(RIE)法等を用いて、n型ドープド・ポリシリコン層22を選択的にエッチングしてパターニングする。図6(a)に示すように画素領域においてはピニング層13の両側となる位置に、周辺回路領域においては、nウェル14の中央にn型ドープド・ポリシリコン層22が選択的に残されてゲート電極がパターニングされる。図6(a)では更に絶縁膜11の選択エッチングがなされ、ピニング層13の上面の絶縁膜11が削除された態様を模式的に図示しているが、絶縁膜11の選択エッチングを省略してピニング層13の上にゲート酸化膜11が残留していても構わない。
(ニ)そして、ゲート電極のパターンを含むように機能領域層32の表面の全面にフォトレジスト膜91を塗布し、フォトリソグラフィ技術によってフォトレジスト膜91をパターニングして、図6(b)に示すようなイオン注入用マスクを形成する。このイオン注入用マスクを用いて75As+等のn型を呈する不純物イオンを図6(b)に示すように選択的に注入する。図6(b)では活性化される前の、不純物イオンが注入されたままのイオン注入領域15i及びイオン注入領域16iを破線で示しているが、n型を呈する不純物イオンは、イオン注入用マスクの窓部に露出したn型ドープド・ポリシリコン層22にも注入されると同時に、n型ドープド・ポリシリコン層22の端部から露出した機能領域層32の表面にも破線で示したように、自己整合的に注入される。なお、一般に固体撮像装置の周辺回路はCMOS構造で構成されるので、図示を省略しているが、周辺回路領域のpウェルに対しても同様にn型を呈する不純物イオンが自己整合的に注入される。同時に、各画素内に配置されている第1及び第2の画素内バッファ増幅器を構成しているnMOSトランジスタを形成するに必要なn型を呈する不純物イオンも自己整合的に各画素の周辺部に注入される。
(ホ)その後、イオン注入用マスクとして用いたフォトレジスト膜91を除去し、更に機能領域層32の表面等を洗浄後、エピ基板の全体を熱処理することにより、図6(c)に示すように選択的に注入された不純物イオンが活性化され、画素領域にn型の第1電荷排出領域65及び第2電荷排出領域66が形成されると同時に、n型ドープド・ポリシリコン層22の一部に注入された不純物イオンが活性化され、n型ドープド・ポリシリコン層22が更に濃くn+型にドープされる。この結果、n+型ドープド・ポリシリコン層からなる第1副制御部41nが第1電荷排出領域65に近い側のn型ドープド・ポリシリコン層22の一部に形成され、n+型ドープド・ポリシリコン層からなる第2副制御部42nが第2電荷排出領域66に近い側のn型ドープド・ポリシリコン層22の一部に形成される。そして、図示を省略しているが、周辺回路領域のpウェルに対してもnMOSトランジスタのソース領域及びドレイン領域を構成するn+型不純物拡散領域やn+型ドープド・ポリシリコン層からなるゲート電極も形成される。図示を省略しているが、各画素内に第1の画素内バッファ増幅器を構成するために配置される第1の信号読み出しトランジスタT1Aija、第1のスイッチングトランジスタT1Sija及び第1のリセットトランジスタT1Rija及び第2の画素内バッファ増幅器を構成するように配置される第2の信号読み出しトランジスタ(増幅トランジスタ)T2Aijb、第2のスイッチングトランジスタT2Sijb及び第2のリセットトランジスタT2Rijbのソース領域/ドレイン領域を構成するn+型不純物拡散領域やn+型ドープド・ポリシリコン層からなるゲート電極等も形成される(図3参照。)。
(ヘ)再度、ゲート電極のパターンを含むように機能領域層32の表面の全面にフォトレジスト膜92を塗布し、フォトリソグラフィ技術によってフォトレジスト膜92をパターニングして、図7(d)に示すようなイオン注入用マスクを形成する。このイオン注入用マスクを用いて11B+や49BF2 +等のp型を呈する不純物イオンを、図7(d)に示すように選択的に注入する。このp型を呈する不純物イオンのドーズ量は、n型ドープド・ポリシリコン層22に存在していた不純物密度3×1017〜1×1018cm−3よりも多量となる、例えば2×1018〜1×1020cm−3程度のp+型不純物元素が導入されるようなドーズ量に設定される。図7(d)でp型を呈する不純物イオンは、画素領域においては、イオン注入用マスクの窓部に露出したn型ドープド・ポリシリコン層22の他の一部に注入されると同時に、周辺回路領域において、n型ドープド・ポリシリコン層22の端部から露出したnウェル14の表面にも破線で示したように、自己整合的に注入される。図7(d)では、活性化される前の不純物イオンがnウェル14の内部に、破線でイオン注入領域17i及びイオン注入領域18iを示されている。図示を省略しているが、周辺回路や画素内に設定される第1及び第2の画素内バッファ増幅器を形成するためのpウェルのそれぞれにp+型コンタクト領域を形成するための、p型を呈する不純物イオンの注入も同時に実行される。
(ト)その後、イオン注入用マスクとして用いたフォトレジスト膜92を除去し、更に機能領域層32の表面等を洗浄後、エピ基板の全体を熱処理することにより、選択的に注入されたp型を呈する不純物イオンが活性化される。不純物密度が3×1017〜1×1018cm−3程度のn型ドープド・ポリシリコン層22の他の一部が熱処理によって不純物密度が2×1018〜1×1020cm−3程度で低比抵抗のp+型ドープド・ポリシリコン層に変わり、活性化されたp+型不純物元素が更に横方向に熱拡散される。横方向の熱拡散の結果、図7(e)に示すように、p+型ドープド・ポリシリコン層からなる第1ビルトインバリア設定部41pが第1電荷排出領域65から遠い側に形成され、p+型ドープド・ポリシリコン層からなる第2ビルトインバリア設定部42pが第2電荷排出領域66から遠い側に形成される。同時に周辺回路領域のnウェル14に対してもpMOSトランジスタのソース領域及びドレイン領域を構成するp+型不純物拡散領域17,18やp+型ドープド・ポリシリコン層からなるゲート電極24p等も形成される。図示を省略しているが、各pウェルのp+型コンタクト領域等も同時に形成される。
(チ)その後の工程の説明は省略するが、CVD法等で層間絶縁膜を必要な層の数だけ堆積し、ワード線やビット線等の必要な多層配線構造を実現し、パッシべーション膜等を堆積すれば、第1変形例に係る固体撮像装置が完成する。
以上のとおり、第1の実施形態の第1変形例に係る固体撮像装置の製造方法によれば、従来の標準的なCMOS撮像装置の製造法を用いることによって、少なくとも一部に低比抵抗のp+型ドープド・ポリシリコン層を有する第1の電界制御電極対(41n,41p;42n,42p)及び第2の電界制御電極対(図示省略)が簡単に製造でき、良品率の高い製造方法を提供できる。
したがって、第1変形例に係る固体撮像装置の製造方法によれば、単極性電源を周辺回路にモノリシックに集積化することにより、ゼロバイアスと駆動電圧Hdrvの間で変化する矩形パルス状のゲート電圧で、図3(b)に示したのと同様な原理で、2種類の電位傾斜を簡単且つ確実に実現することができる。この結果、第1変形例に係る固体撮像装置の製造方法によれば、各単位素子Xijを構成する絶縁ゲート型半導体素子のそれぞれが、横方向の静電誘導効果による電界制御を用いるように構成して、各単位素子Xijを構成する絶縁ゲート型半導体素子のそれぞれの内部において、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避でき、低雑音、高分解能で、応答速度の速い固体撮像装置を、簡単に且つ良品率を高くして製造することができる。
特許文献1に記載された固体撮像装置においては、負電圧をゲート駆動に用いているため。画素内バッファ増幅器を構成するには基板との分離層等の特殊な不純物層のレイアウトが必要となった。第1の実施形態の第1変形例に係る固体撮像装置の製造方法によれば、においては、基板との分離層等が不要で製造工程が簡略化されると共に、画素内バッファ増幅器の画素内に占める割合を小さくできるので、受光面積が低下せず、感度低下の問題もない。又、第1の実施形態の第1変形例に係る固体撮像装置の製造方法によれば、各単位素子Xijを構成する絶縁ゲート型半導体素子のそれぞれの電荷移動経路の経路方向を挟む2つの端部に位置する第1の電荷読出領域(図示省略)、第2の電荷読出領域(図示省略)に対し、信号電荷を高速に交互転送することができるので、2次元TOF型距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用して2次元画像を撮像することができる固体撮像装置を簡単に製造できる。
(第1の実施形態の第2変形例)
上述した製造工程の説明においては、図7(e)を参照した工程で、熱処理によってn型ドープド・ポリシリコン層22の他の一部に注入されたp型を呈する不純物イオンが活性化され、p型不純物元素が横方向に熱拡散された結果、p+型ドープド・ポリシリコン層からなる第1ビルトインバリア設定部41pが第1電荷排出領域65から遠い側のn型ドープド・ポリシリコン層22の一部をゲート電極の端部に至るまで完全に形成され、p+型ドープド・ポリシリコン層からなる第2ビルトインバリア設定部42pが第2電荷排出領域66から遠い側のn型ドープド・ポリシリコン層22の一部をゲート電極の端部に至るまで完全に形成されると説明した。
しかし、図8に示すように、熱処理による横方向へのp型不純物元素の熱拡散が不十分で、p+型ドープド・ポリシリコン層からなる第1ビルトインバリア設定部41pの隣の、第1電荷排出領域65から最も遠い側のゲート電極の端部にn型ドープド・ポリシリコン層からなる第1残留庇(ひさし)41iが残留し、p+型ドープド・ポリシリコン層からなる第2ビルトインバリア設定部42pの隣の第2電荷排出領域66から最も遠い側のゲート電極の端部にn型ドープド・ポリシリコン層からなる第2残留庇42iが残留していても、第1ビルトインバリア設定部41pと第2ビルトインバリア設定部42pの面積が、第1の電界制御電極対(41n,41p,41i;42n,42p,42i)の60%以上を占めていれば、構わない。
図8に示した本発明の第1の実施形態の第2変形例に係る絶縁ゲート型半導体素子によっても、p型の半導体からなる機能領域層32、機能領域層32の上部の一部に設けられたn型の表面埋込領域12、及び表面埋込領域12の表面に接して設けられた、p型のピニング層13を含む受光部形成領域(12,13)と、受光部形成領域(12,13)上に設けられた絶縁膜と、受光部形成領域(12,13)の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる2つの位置のそれぞれに互いに離間して設けられた、機能領域層32よりも高不純物密度でn型の第1の電荷読出領域61及び第2の電荷読出領域62を有する構成において、受光領域の中心位置から第1の電荷読出領域61及び第2の電荷読出領域62のそれぞれに至る電荷移動経路の両側に対をなして配置された第1の電界制御電極対(41n,41p,41i;42n,42p,42i)及び第2の電界制御電極対(図示省略)を備えてダブルゲート構造をなすことによって、受光領域で発生した光電子を電荷移動経路に沿って左右の方向に電界制御により高速に移動させて、電荷変調を行うことができることは、図1〜図3等を参照して既に示した第1の実施形態に係る絶縁ゲート型半導体素子と同様である。
図8に示した構造であっても、絶縁ゲート型半導体素子のゲート電極の一部を構成する第1ビルトインバリア設定部41p、第2ビルトインバリア設定部42pがそれぞれ、ゲート電極直下から離れた位置にある電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を形成して遮断状態とすることが可能な仕事関数を有する固体材料(導電体)からなるゲート電極層であり、第1ビルトインバリア設定部41p、第2ビルトインバリア設定部42pの面積が第1の電界制御電極対(41n,41p,41i;42n,42p,42i)の面積の60%以上であれば、第1の電界制御電極対(41n,41p,41i;42n,42p,42i)をゼロバイアス(接地電位GND)にしたときに信号電荷の移動に対する電位障壁を形成して遮断常態とすることができる。したがって、本発明の第1の実施形態の第2変形例に係る絶縁ゲート型半導体素子によっても、ゼロバイアス(接地電位GND)を基準とする単極性パルス電圧を印加することにより所望のポテンシャル分布が実現できるので、単極性電源化が可能になる。図8では、第2の電界制御電極対側の図示を省略しているが、第2の電界制御電極対においても、仕事関数の大きなビルトインバリア設定部を含ませることによって、ゼロバイアス(接地電位GND)のときに信号電荷の移動に対する電位障壁を形成して遮断常態とすることができるので、単極性パルス電圧を印加する単極性電源化が可能になることは明らかである。よって、図8に示した第2変形例に係る絶縁ゲート型半導体素子の構造であっても、第1の電界制御電極対(41n,41p,41i;42n,42p,42i)及び第2の電界制御電極対(図示省略)に単極性パルス電圧を交互に印加することによって、信号電荷を電荷移動経路に沿って左右の方向に電界制御により高速に移動させて、電荷変調を行うことができる。
(第1の実施形態の第3変形例)
図8に示した第1の電界制御電極対(41n,41p,41i;42n,42p,42i)の配列の順番が左からn−p−nであったのに対し、図9に示した本発明の第1の実施形態の第3変形例に係る絶縁ゲート型半導体素子の第1の電界制御電極対(47p.47n,47p;48p.48n,48p)の構造は、ドープド・ポリシリコン層の導電型の配列の順番が左からp−n−pとなっており、ドープド・ポリシリコン層の導電型を逆にした構造に対応する。図9に示した第3変形例に係る絶縁ゲート型半導体素子の第1静電誘導電極(47p.47n,47p)においては、p+型ドープド・ポリシリコン層からなる第1ビルトインバリア設定部47pが第1電荷排出領域65から最も近い側と最も遠い側に分離しており、2つのp+型ドープド・ポリシリコン領域の間にn+型ドープド・ポリシリコン層からなる第1副制御部47nが挟まれている。一方、第3変形例に係る絶縁ゲート型半導体素子の第2静電誘導電極(48p.48n,48p)においても、第2ビルトインバリア設定部48pが第2電荷排出領域66から最も近い側と最も遠い側に分離しており、2つのp+型ドープド・ポリシリコン領域の間にn+型ドープド・ポリシリコン層からなる第2副制御部48nが挟まれている。
図9に示したp+型ドープド・ポリシリコン層とn+型ドープド・ポリシリコン層の配置関係を有する第3変形例に係る絶縁ゲート型半導体素子によっても、p型の半導体からなる機能領域層32、機能領域層32の上部の一部に設けられたn型の表面埋込領域12、及び表面埋込領域12の表面に接して設けられた、p+型のピニング層13を含む受光部形成領域(12,13)と、受光部形成領域(12,13)上に設けられた絶縁膜と、受光部形成領域(12,13)の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる2つの位置のそれぞれに互いに離間して設けられた、機能領域層32よりも高不純物密度でn型の第1の電荷読出領域61及び第2の電荷読出領域62を有する構成において、受光領域の中心位置から第1の電荷読出領域61及び第2の電荷読出領域62のそれぞれに至る電荷移動経路の両側に対をなして配置された第1の電界制御電極対(G1a,G1b)とを備えることによって、ポテンシャル制御を行うことができることは、図1〜図3等を参照して既に示した第1の実施形態に係る絶縁ゲート型半導体素子と同様である。
図9に示した分割構造の第1ビルトインバリア設定部47p及び第2ビルトインバリア設定部48pであっても、絶縁ゲート型半導体素子のゲート電極の一部を構成する第1ビルトインバリア設定部47p及び第2ビルトインバリア設定部48pがそれぞれ、ゲート電極直下から離れた位置にある電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を形成して遮断状態とすることが可能な仕事関数を有する材料であり、第1ビルトインバリア設定部47p及び第2ビルトインバリア設定部48pの面積が第1の電界制御電極対(47p.47n,47p;48p.48n,48p)の面積の60%以上であれば、第1の電界制御電極対(47p.47n,47p;48p.48n,48p)がゼロバイアス(接地電位GND)のときに信号電荷の移動に対する電位障壁を形成して遮断常態とすることができるので、ゼロバイアス(接地電位GND)を基準とする単極性パルス電圧を印加する単極性電源化が可能になる。
第2の電界制御電極対側の説明を省略しているが、第2の電界制御電極対においても、仕事関数の大きなビルトインバリア設定部を含ませることによって、ゼロバイアス(接地電位GND)のときに信号電荷の移動に対する電位障壁を形成して遮断常態とすることができるので、単極性パルス電圧を印加する単極性電源化が可能になることは明らかである。よって、図9に示した第3変形例に係る絶縁ゲート型半導体素子の構造であっても、第1の電界制御電極対(47p.47n,47p;48p.48n,48p)及び第2の電界制御電極対(図示省略)でダブルゲート構造を構成して単極性パルス電圧を交互に印加することによって、信号電荷を電荷移動経路に沿って左右の方向に電界制御により高速に移動させて、電荷変調を行うことができる。
(第1の実施形態の第4変形例)
重複した説明を省略するが、図10に例示した本発明の第1の実施形態の第4変形例に係る絶縁ゲート型半導体素子は、図2及び図3に示した断面構造と同様に、p型の半導体からなる機能領域層32、機能領域層32の上部の一部に設けられたn型の表面埋込領域35、及び表面埋込領域35の表面に接して設けられた、p+型のピニング層34を含む受光部形成領域(34,35)と、受光部形成領域(34,35)上に設けられた絶縁膜とを備える。そして、受光部形成領域(34,35)の中央部を受光領域とし、受光領域を囲むように受光領域の中心を垂直に切る中心線(縦線)に関して対称となる2つの位置のそれぞれに互いに離間して設けられた、機能領域層32よりも高不純物密度でn型の第1の電荷読出領域61及び第2の電荷読出領域62、受光領域を囲む位置において、絶縁膜上に受光領域の中心位置から第1の電荷読出領域61及び第2の電荷読出領域62のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)を配置している。そして、図10に示す平面構造に着目すると、図5に示した平面レイアウトと同様に、受光領域を囲む周辺部に、機能領域層32よりも高不純物密度でn型の第1電荷排出領域65及び第2電荷排出領域66が、互いに離間して上下方向で対向配置されている。
図10に示すように、第1の電界制御電極対(G1a,G1b)は、L字段差部によって直角6角形をなす第1ビルトインバリア設定部41pと第1ビルトインバリア設定部41pの右上に位置する1つの角を囲んで逆L字型に対向して隣接した第1副制御部41nとからなる矩形の第1静電誘導電極G1aと、L字段差部によって直角6角形をなす第2ビルトインバリア設定部42pと第2ビルトインバリア設定部42pの右下に位置する1つの角を囲んで逆L字型に対向して隣接した第2副制御部42nとからなる矩形の第2静電誘導電極G1bとを電荷移動経路を挟んで互いに対峙させた電極ペアである。又、第2の電界制御電極対(G2a,G2b)は、L字段差部によって直角6角形をなす第3ビルトインバリア設定部43pと第3ビルトインバリア設定部43pの左上に位置する1つの角を囲んで逆L字型に対向して隣接した第3副制御部43nとからなる矩形の第3静電誘導電極G2aと、L字段差部によって直角6角形をなす第4ビルトインバリア設定部44pと第4ビルトインバリア設定部44pの左下に位置する1つの角を囲んで逆L字型に対向して隣接した第4副制御部44nとからなる矩形の第4静電誘導電極G2bとを電荷移動経路を挟んで互いに対峙させた電極ペアである。
既に説明したのと同様に、絶縁ゲート型半導体素子のゲート電極の一部を構成する第1ビルトインバリア設定部41p、第2ビルトインバリア設定部42p、第3ビルトインバリア設定部43p及び第4ビルトインバリア設定部44pはそれぞれ、ゲート電極直下から離れた位置にある電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を形成して遮断状態とすることが可能な仕事関数を有する固体材料(導電体)からなるゲート電極層である。又、図10に示したL字型平面パターンをなす第1副制御部41n、第2副制御部42n、第3副制御部43n及び第4副制御部44nはそれぞれ、第1ビルトインバリア設定部41p、第2ビルトインバリア設定部42p、第3ビルトインバリア設定部43p及び第4ビルトインバリア設定部44pよりも小さな仕事関数を有する固体材料(導電体)からなるゲート電極層である。例えば、第1ビルトインバリア設定部41p、第2ビルトインバリア設定部42p、第3ビルトインバリア設定部43p及び第4ビルトインバリア設定部44pをp+型ドープド・ポリシリコン層、第1副制御部41n、第2副制御部42n、第3副制御部43n及び第4副制御部44nをn+型ドープド・ポリシリコン層で構成可能である。
第4変形例に係る絶縁ゲート型半導体素子は、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域35の空乏化電位を交互に変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を交互に形成して、表面埋込領域35中で発生した多数キャリアの移動先を第1の電荷読出領域61及び第2の電荷読出領域62のいずれかに単極性パルスを用いて、交互に設定・制御する動作は、図1〜図3等に示した第1の実施形態に係る絶縁ゲート型半導体素子と同様である。
但し、図10に示すように受光領域を囲む周辺部に第1電荷排出領域65及び第2電荷排出領域66を設けてあるので、電荷移動経路を設定する際に用いる電圧よりも更に高い電位レベルの電荷排出パルスを第1の電界制御電極対(G1a,G1b)に印加することにより、図5において説明したのと同様に、第1電荷排出領域65及び第2電荷排出領域66に、背景光等に起因した暗電流成分となる電荷を排出することができる。
ただし、第4変形例に係る絶縁ゲート型半導体素子においては、n+型ドープド・ポリシリコン層で構成したL字型の第1副制御部41nと第3副制御部43nを対向させて、第1電荷排出領域65に向かう暗電流成分となる電荷の排出経路を誘導しており、n+型ドープド・ポリシリコン層で構成したL字型の第2副制御部42nと第4副制御部44nを対向させて、第2電荷排出領域66に向かう暗電流成分となる電荷の排出経路を誘導しているので、図5の構造よりも低い第2電位レベルの電圧で、暗電流成分となる電荷を排出することができる。
他の動作、則ち、電荷移動経路を横断する方向に静電誘導効果で電界制御を行う2組のゲート対である第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)によって、受光領域で発生した光電子を、水平方向を長手方向として延びる電荷移動経路に沿って、電荷移動経路に沿った左右の方向に電界制御により高速に移動させて、電荷変調を行う特徴については、図1〜図3等に示した第1の実施形態に係る絶縁ゲート型半導体素子と同様である。
したがって、第4変形例に係る固体撮像装置によれば、単極性電源を周辺回路にモノリシックに集積化することにより、ゼロバイアスと駆動電圧Hdrvの間で変化する矩形パルス状のゲート電圧で2種類の電位傾斜を簡単且つ確実に実現することができる。この結果、第4変形例に係る固体撮像装置によれば、各単位素子Xijを構成する絶縁ゲート型半導体素子のそれぞれが、横方向の静電誘導効果による電界制御を用いるように構成して、各単位素子Xijを構成する絶縁ゲート型半導体素子のそれぞれの内部において、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避でき、低雑音、高分解能で、応答速度の速い固体撮像装置を実現できる。
又、第4変形例に係る固体撮像装置によれば、各単位素子Xijを構成する絶縁ゲート型半導体素子のそれぞれの電荷移動経路の経路方向を挟む2つの端部に位置する第1の電荷読出領域61、第2の電荷読出領域62に対し、信号電荷を高速に交互転送することができるので、2次元TOF型距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用して2次元画像を撮像することができる固体撮像装置を提供できる。
(第1の実施形態の第5変形例)
重複した説明を省略するが、図11に例示した本発明の第1の実施形態の第5変形例に係る絶縁ゲート型半導体素子は、断面構造としては図2及び図3に示した構造と類似で、p型の半導体からなる機能領域層32、機能領域層32の上部の一部に設けられたn型の表面埋込領域35、及び表面埋込領域35の表面に接して設けられた、p+型のピニング層34を含む受光部形成領域(34,35)と、受光部形成領域(34,35)上に設けられた絶縁膜と、受光部形成領域(34,35)の中央部を受光領域とし、受光領域を囲むように受光領域の中心を垂直に切る中心線(縦線)に関して対称となる2つの位置のそれぞれに互いに離間して設けられた、機能領域層32よりも高不純物密度でn型の第1の電荷読出領域61及び第2の電荷読出領域62、受光領域を囲む位置において、絶縁膜上に受光領域の中心位置から第1の電荷読出領域61及び第2の電荷読出領域62のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)とを備える。
そして、図11に示す平面構造に着目すると、図5や図10に示した平面レイアウトと同様に、受光領域を囲む周辺部に、機能領域層32よりも高不純物密度でn型の第1電荷排出領域65及び第2電荷排出領域66が、互いに離間して上下方向で対向配置されている。
しかしながら、図11に示すように、第1の電界制御電極対(G1a,G1b)は、矩形の第1ビルトインバリア設定部45pのみからなる第1静電誘導電極G1aと、矩形の第2ビルトインバリア設定部46pのみからなる矩形の第2静電誘導電極G1bとを電荷移動経路を挟んで互いに対峙させた電極ペアであり、隣接した第1及び第2の副制御部は存在しない。又、第2の電界制御電極対(G2a,G2b)は、矩形の第3ビルトインバリア設定部47pのみからなる第3静電誘導電極G2aと、矩形の第4ビルトインバリア設定部48pのみからなる第4静電誘導電極G2bとを電荷移動経路を挟んで互いに対峙させた電極ペアであり、隣接した第3及び第4の副制御部は存在しない。
絶縁ゲート型半導体素子のゲート電極を構成する第1ビルトインバリア設定部45p、第2ビルトインバリア設定部46p、第3ビルトインバリア設定部47p及び第4ビルトインバリア設定部48pはそれぞれ、ゲート電極直下から離れた位置にある電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を形成して遮断状態とすることが可能な仕事関数を有する固体材料(導電体)からなるゲート電極層である。例えば、第1ビルトインバリア設定部45p、第2ビルトインバリア設定部46p、第3ビルトインバリア設定部47p及び第4ビルトインバリア設定部48pをp+型ドープド・ポリシリコン層で構成可能である。即ち、既に説明したとおり、ビルトインバリア設定部の面積が全体のゲート電極の面積の60%を超えていれば、ゲート電極直下から離れた位置にある電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を形成することが可能であるので、図11に示した構造は、ビルトインバリア設定部の面積が全体のゲート電極の面積の100%となった場合に該当する。
図11に示す第5変形例に係る絶縁ゲート型半導体素子の構造によっても、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域35の空乏化電位を交互に変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を交互に形成して、表面埋込領域35中で発生した多数キャリアの移動先を第1の電荷読出領域61及び第2の電荷読出領域62のいずれかに単極性パルスを用いて、交互に設定・制御する動作は、図1〜図3等に示した第1の実施形態に係る絶縁ゲート型半導体素子と同様である。又、図11に示すように受光領域を囲む周辺部に第1電荷排出領域65及び第2電荷排出領域66を設けてあるので、電荷移動経路を設定する際に用いる電圧よりも更に高い電位レベルの電荷排出パルスを第1の電界制御電極対(G1a,G1b)に印加することにより、図5において説明したのと同様に、第1電荷排出領域65及び第2電荷排出領域66に、背景光等に起因した暗電流成分となる電荷を排出することができる。
原理的には図2(c)に示したのと同様であるが、第1の電界制御電極対(G1a,G1b)に、接地電位GNDを印加したときは、荷電子帯の上端部(頂上)のポテンシャル分布の正孔に対する電位井戸が深くなりピニング層に正孔が溜まるが、第1の電界制御電極対(G1a,G1b)に駆動電圧Hdrvの電圧を与えたとき、正孔に対する電位井戸が浅くなり、正孔が空乏化する。駆動電圧(第1電位レベル)Hdrvより大きな第2電位レベルの電圧を与えたときは、正孔に対する電位井戸が更に浅くなる。一方、第1の電界制御電極対(G1a,G1b)が接地電位GND又は駆動電圧Hdrvの電圧のときには、伝導帯の下端部(底部)のポテンシャル分布の横方向のバリアは形成されたままで中央の空乏化電位が変化し、第2電位レベルの電圧を加えたときには、そのバリアがなくなって、第1電荷排出領域65及び第2電荷排出領域66に電荷が排出される。同様に、第2電位レベルの電荷排出パルスを第2の電界制御電極対(G2a,G2b)に印加することにより、第1電荷排出領域65及び第2電荷排出領域66に暗電流成分となる電荷を排出することができる。
他の動作、則ち、電荷移動経路を横断する方向に静電誘導効果で電界制御を行う2組のゲート対である第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)によって、受光領域で発生した光電子を、水平方向を長手方向として延びる電荷移動経路に沿って、電荷移動経路に沿った左右の方向に電界制御により高速に移動させて、電荷変調を行う特徴については、図1〜図3等に示した第1の実施形態に係る絶縁ゲート型半導体素子と同様である。
したがって、第5変形例に係る固体撮像装置によれば、単極性電源を周辺回路にモノリシックに集積化することにより、ゼロバイアスと駆動電圧Hdrvの間で変化する矩形パルス状のゲート電圧で2種類の電位傾斜を簡単且つ確実に実現することができる。この結果、第5変形例に係る固体撮像装置によれば、各単位素子Xijを構成する絶縁ゲート型半導体素子のそれぞれが、横方向の静電誘導効果による電界制御を用いるように構成して、各単位素子Xijを構成する絶縁ゲート型半導体素子のそれぞれの内部において、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避でき、低雑音、高分解能で、応答速度の速い固体撮像装置を実現できる。
又、第5変形例に係る固体撮像装置によれば、各単位素子Xijを構成する絶縁ゲート型半導体素子のそれぞれの電荷移動経路の経路方向を挟む2つの端部に位置する第1の電荷読出領域61、第2の電荷読出領域62に対し、信号電荷を高速に交互転送することができるので、2次元TOF型距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用して2次元画像を撮像することができる固体撮像装置を提供できる。
(第1の実施形態の第6変形例)
重複した説明を省略するが、図12(a)に例示した本発明の第1の実施形態の第6変形例に係る絶縁ゲート型半導体素子は、図2及び図3に示した断面構造と同様に、p型の半導体からなる機能領域層32、機能領域層32の上部の一部に設けられたn型の表面埋込領域35、及び表面埋込領域35の表面に接して設けられた、p+型のピニング層34を含む受光部形成領域(34,35)と、受光部形成領域(34,35)上に設けられた絶縁膜とを備える。そして、受光部形成領域(34,35)の中央部を受光領域とし、受光領域を囲むように受光領域の中心を垂直に切る中心線(縦線)に関して対称となる2つの位置のそれぞれに互いに離間して設けられた、機能領域層32よりも高不純物密度でn型の第1の電荷読出領域61及び第2の電荷読出領域62、受光領域を囲む位置において、絶縁膜上に受光領域の中心位置から第1の電荷読出領域61及び第2の電荷読出領域62のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)を配置している。
図12(a)に示すように、第1の電界制御電極対(G1a,G1b)は、5段の階段状をなす第1ビルトインバリア設定部41pと第1ビルトインバリア設定部41pの左下側で4段の階段状形状が噛み合うように隣接した第1副制御部41nとからなる矩形の第1静電誘導電極G1aと、5段の階段状をなす第2ビルトインバリア設定部42pと第2ビルトインバリア設定部42pの左上側で4段の階段状形状が噛み合うように隣接した第2副制御部42nとからなる矩形の第2静電誘導電極G1bとを電荷移動経路を挟んで互いに対峙させた電極ペアである。又、第2の電界制御電極対(G2a,G2b)は、5段の階段状をなす第3ビルトインバリア設定部43pと第3ビルトインバリア設定部43pの右下側で4段の階段状形状が噛み合うように隣接した第3副制御部43nとからなる矩形の第3静電誘導電極G2aと、5段の階段状をなす第4ビルトインバリア設定部44pと第4ビルトインバリア設定部44pの右上側で4段の階段状形状が噛み合うように隣接した第4副制御部44nとからなる矩形の第4静電誘導電極G2bとを電荷移動経路を挟んで互いに対峙させた電極ペアである。
既に説明したのと同様に、絶縁ゲート型半導体素子のゲート電極の一部を構成する第1ビルトインバリア設定部41p、第2ビルトインバリア設定部42p、第3ビルトインバリア設定部43p及び第4ビルトインバリア設定部44pはそれぞれ、ゲート電極直下から離れた位置にある電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を形成して遮断状態とすることが可能な仕事関数を有する固体材料(導電体)からなるゲート電極層である。又、図12(a)に示した4段の階段状形状をなす第1副制御部41n、第2副制御部42n、第3副制御部43n及び第4副制御部44nはそれぞれ、第1ビルトインバリア設定部41p、第2ビルトインバリア設定部42p、第3ビルトインバリア設定部43p及び第4ビルトインバリア設定部44pよりも小さな仕事関数を有する固体材料(導電体)からなるゲート電極層である。例えば、第1ビルトインバリア設定部41p、第2ビルトインバリア設定部42p、第3ビルトインバリア設定部43p及び第4ビルトインバリア設定部44pをp+型ドープド・ポリシリコン層、第1副制御部41n、第2副制御部42n、第3副制御部43n及び第4副制御部44nをn+型ドープド・ポリシリコン層で構成可能である。
第6変形例に係る絶縁ゲート型半導体素子では、電荷移動経路に面した第3副制御部43nと第4副制御部44nの平面形状が、受光領域の中心位置から第1の電荷読出領域61に向かうに従いステップ状に変化している。つまり、電荷移動経路に直交する方向に測った第3副制御部43nと第4副制御部44nの奥行きが階段状に増大して、第3副制御部43n及び第4副制御部44nの面積がステップ状に増大している。逆に言えば、第3ビルトインバリア設定部43pと第4ビルトインバリア設定部44pの奥行きが、受光領域の中心位置から第1の電荷読出領域61に向かうに従い階段状に減少して面積の増加率が低減している。このため、第1の電界制御電極対(G1a,G1b)をゼロバイアスとして、第2の電界制御電極対(G2a,G2b)に駆動電圧Hdrvを印加した場合は、図12(b)の実線に示すようにより第1の電荷読出領域61に向かう方向に沿って急峻に電位が深くなり、第1の電荷読出領域61に転送される信号電荷である電子を高速に加速することができる。図12(b)の破線は、図1、図5、図11等の場合のような第3ビルトインバリア設定部43pと第4ビルトインバリア設定部44pの奥行きが、受光領域の中心位置から第1の電荷読出領域61に向かう方向で一定の場合である。
同様に第6変形例に係る絶縁ゲート型半導体素子では、電荷移動経路に面した第1副制御部41nと第2副制御部42nの奥行きが、受光領域の中心位置から第2の電荷読出領域62に向かうに従い階段状に増大し、第1ビルトインバリア設定部41pと第2ビルトインバリア設定部42pの奥行きが、受光領域の中心位置から第2の電荷読出領域62に向かうに従い、減少している。このため、第1の電界制御電極対(G1a,G1b)をゼロバイアスとして、第2の電界制御電極対(G2a,G2b)に駆動電圧Hdrvを印加場合において図12(b)の実線に示すように、破線で示した場合に比して緩やかな電位変化を示すことになる。第1の電界制御電極対(G1a,G1b)に駆動電圧Hdrvを印加し、第2の電界制御電極対(G2a,G2b)をゼロバイアスとした場合は、図12(b)と逆の電位傾斜になり、第2の電荷読出領域62に転送される信号電荷である電子を高速に加速することができる。したがって、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域35の空乏化電位を交互に変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を交互に形成して、表面埋込領域35中で発生した多数キャリアの移動先を第1の電荷読出領域61及び第2の電荷読出領域62のいずれかに単極性パルスを用いて、交互に設定・制御するが、図1、図5、図11等に示した場合に比してより高速動作が可能になる。
又、第6変形例に係る固体撮像装置によれば、単極性電源を周辺回路にモノリシックに集積化することにより、ゼロバイアスと駆動電圧Hdrvの間で変化する矩形パルス状のゲート電圧で2種類の電位傾斜がより急峻に形成され、ようり高速な動作が可能になる。この結果、第6変形例に係る固体撮像装置によれば、各単位素子Xijを構成する絶縁ゲート型半導体素子のそれぞれが、横方向の静電誘導効果による電界制御を用いるように構成して、各単位素子Xijを構成する絶縁ゲート型半導体素子のそれぞれの内部において、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避でき、低雑音、高分解能で、応答速度の速い固体撮像装置を実現できる。2次元TOF型距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用して2次元画像を撮像することができる固体撮像装置を提供できることも既に説明したのと同様である。
(第2の実施形態)
重複した説明を省略するが、本発明の第2の実施形態に係る絶縁ゲート型半導体素子は、図2及び図3に示した断面構造と同様に、p型の半導体からなる機能領域層32、機能領域層32の上部の一部に設けられたn型の表面埋込領域12、及び表面埋込領域12の表面に接して設けられた、p+型のピニング層13を含む受光部形成領域(34,35)と、受光部形成領域(34,35)上に設けられた絶縁膜11と、受光部形成領域(34,35)の中央部を受光領域としている。そして、図13の平面図に示すように、受光領域を囲むように受光領域の中心位置に関して対称となる2つの位置のそれぞれに互いに離間して設けられた、機能領域層32よりも高不純物密度でn+型の第1の電荷読出領域81、第2の電荷読出領域82、第3の電荷読出領域83及び第4の電荷読出領域84と、受光領域を囲む位置において、絶縁膜11上に受光領域の中心位置から第1の電荷読出領域81、第2の電荷読出領域82、第3の電荷読出領域83及び第4の電荷読出領域84のそれぞれに向かって対角線方向に伸びる電荷移動経路の両側に対をなして配置された第1の電界制御電極対(G1a,G1b)、第2の電界制御電極対(G2a,G2b)、第3の電界制御電極対(G3a,G3b)及び第4の電界制御電極対(GDa,GDb)を備える。
絶縁ゲート型半導体素子のゲート電極となる第1の電界制御電極対(G1a,G1b)は、フック状の第1ビルトインバリア設定部91pと第1ビルトインバリア設定部91pの内側に沿って隣接した第1副制御部91nとを合成した島状の第1静電誘導電極G1aと、フック状の第2ビルトインバリア設定部92pと第2ビルトインバリア設定部92pの内側に沿って隣接した第2副制御部92nとを合成した島状の第2静電誘導電極G1bとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第1ビルトインバリア設定部91pは、第1ビルトインバリア設定部91pに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図2(b)に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなる。第1副制御部91nは、第1ビルトインバリア設定部91pよりも小さな仕事関数を有する材料からなる。第1副制御部91nに所定の駆動電圧を印加した状態においては、対角線方向に伸びる電荷移動経路の信号電荷に対する電位障壁の高さが低下しているので導通状態を補助するポテンシャルプロファイルが実現できる。
絶縁ゲート型半導体素子のゲート電極の一部を構成する第2ビルトインバリア設定部92pは、第2ビルトインバリア設定部92pに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図2(b)に示したのと同様な原理で形成して遮断状態とする仕事関数を有する固体材料(導電体)からなるゲート電極層で、第1ビルトインバリア設定部91pと同一の材料であることが好ましい。第2副制御部92nは、第2ビルトインバリア設定部92pよりも小さな仕事関数を有する材料からなる。第2副制御部92nに所定の駆動電圧を印加した状態においては、対角線方向に伸びる電荷移動経路の信号電荷に対する電位障壁の高さが低下しているので導通状態を補助するポテンシャルプロファイルが実現できる。
第2の電界制御電極対(G2a,G2b)は、フック状の第3ビルトインバリア設定部93pと第3ビルトインバリア設定部93pの内側に沿って隣接した第3副制御部93nとを合成した島状の第3静電誘導電極G2aと、フック状の第4ビルトインバリア設定部94pと第4ビルトインバリア設定部94pの内側に沿って隣接した第4副制御部94nとを合成した島状の第4静電誘導電極G2bとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第3の電界制御電極対(G3a,G3b)は、フック状の第5ビルトインバリア設定部97pと第5ビルトインバリア設定部97pの内側に沿って隣接した第5副制御部97nとを合成した島状の第5静電誘導電極G3aと、フック状の第6ビルトインバリア設定部96pと第6ビルトインバリア設定部96pの内側に沿って隣接した第6副制御部96nとを合成した島状の第6静電誘導電極G3bとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。
第4の電界制御電極対(GDa,GDb)は、フック状の第7ビルトインバリア設定部98pと第7ビルトインバリア設定部98pの内側に沿って隣接した第7副制御部98nとを合成した島状の第7静電誘導電極GDaと、フック状の第8ビルトインバリア設定部99pと第8ビルトインバリア設定部99pの内側に沿って隣接した第8副制御部99nとを合成した島状の第8静電誘導電極GDbとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。
第3ビルトインバリア設定部93p,第4ビルトインバリア設定部94p,第5ビルトインバリア設定部97p,第6ビルトインバリア設定部96p,第7ビルトインバリア設定部98p,第8ビルトインバリア設定部99pは、第3ビルトインバリア設定部93p,第4ビルトインバリア設定部94p,第5ビルトインバリア設定部97p,第6ビルトインバリア設定部96p,第7ビルトインバリア設定部98p,第8ビルトインバリア設定部99pに電圧を印加しない状態で、電荷移動経路の他方の端部側に信号電荷の移動を阻害するビルトイン電位障壁を図2(b)に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなる。
第3副制御部93n,第4副制御部94n,第5副制御部97n,第6副制御部96n,第7副制御部98n,第8副制御部99nは、第3ビルトインバリア設定部93p,第4ビルトインバリア設定部94p,第5ビルトインバリア設定部97p,第6ビルトインバリア設定部96p,第7ビルトインバリア設定部98p,第8ビルトインバリア設定部99pより仕事関数が小さい材料からなる。図13の平面図から分かるように、第1の電荷読出領域81、第2の電荷読出領域82、第3の電荷読出領域83及び第4の電荷読出領域84の配置トポロジは、受光領域の中心位置に関して4回回転対称である。図13に示すように、本発明の第2の実施形態に係る絶縁ゲート型半導体素子は、更に、受光領域を囲む周辺部に、機能領域層32よりも高不純物密度でn型の電荷排出補助領域85a,85b,85c,85dが、互いに離間して設けられている。
第1ビルトインバリア設定部91pと第2ビルトインバリア設定部92pは、図13の平面レイアウト上では、第1の電荷読出領域81に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されている。第1副制御部91nと第2副制御部92nは、電荷移動経路から遠い側の、第1の電荷読出領域81に向かう電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。第3ビルトインバリア設定部93pと第4ビルトインバリア設定部94pは、図13の平面レイアウト上では、第2の電荷読出領域82に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されている。第3副制御部93nと第4副制御部94nは、電荷移動経路から遠い側の、第2の電荷読出領域82に向かう電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。
第5ビルトインバリア設定部97pと第6ビルトインバリア設定部96pは、図13の平面レイアウト上では、第3の電荷読出領域83に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されている。第5副制御部97nと第6副制御部96nは、電荷移動経路から遠い側の、第3の電荷読出領域83に向かう電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。第7ビルトインバリア設定部98pと第8ビルトインバリア設定部99pは、図13の平面レイアウト上では、第4の電荷読出領域84に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されている。第7副制御部98nと第8副制御部99nは、電荷移動経路から遠い側の、第4の電荷読出領域84に向かう電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。
第2の実施形態に係る絶縁ゲート型半導体素子は、第1の電界制御電極対(G1a,G1b)、第2の電界制御電極対(G2a,G2b)、第3の電界制御電極対(G3a,G3b)及び第4の電界制御電極対(GDa,GDb)に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域12の空乏化電位を交互に変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を交互に形成して、表面埋込領域12中で発生した多数キャリアの移動先を第1の電荷読出領域81、第2の電荷読出領域82、第3の電荷読出領域83及び第4の電荷読出領域84のいずれかに順次設定するように制御する。又、図13に示すように周辺部に電荷排出補助領域85a,85b,85c,85dを設けてあるので、電荷移動経路を設定する際に用いる駆動電圧(第1電位レベル)Hdrvより大きな第2電位レベルの電荷排出パルスを第1の電界制御電極対(G1a,G1b)に印加することにより、第1の電荷排出補助領域85a及び第4の電荷排出補助領域85dに、背景光等に起因した暗電流成分となる電荷を排出することができる。
第1の電界制御電極対(G1a,G1b)をゼロバイアス(接地電位GND)にしたとき、は、図2(c)の破線で示したのと同様に、荷電子帯の上端部(頂上)のポテンシャル分布の正孔(ホール)に対する電位井戸が深くなりピニング層に正孔(ホール)が溜まる。第1の電界制御電極対(G1a,G1b)に駆動電圧Hdrvの電圧を与えたときは、図2(c)の実線で示したのと同様に、正孔(ホール)に対する電位井戸が浅くなり、正孔(ホール)が空乏化する。図示を省略しているが、更に大きな第2電位レベルの電圧を与えたときは、正孔(ホール)に対する電位井戸が更に浅くなる。一方、図2(b)に示したのと同様に、第1の電界制御電極対(G1a,G1b)に駆動電圧Hdrvよりも高い第2電位レベルの電圧を加えたときには、そのバリアがなくなって、第1の電荷排出補助領域85a及び第4の電荷排出補助領域85dに暗電流成分となる電荷が排出される。
同様に、第2電位レベルの電荷排出パルスを第2の電界制御電極対(G2a,G2b)に印加することにより、第3の電荷排出補助領域85c及び第4の電荷排出補助領域85dに暗電流成分となる電荷を排出することができ、第2電位レベルの電荷排出パルスを第3の電界制御電極対(G3a,G3b)に印加することにより、第2の電荷排出補助領域85b及び第1の電荷排出補助領域85aに暗電流成分となる電荷を排出することができ、第2電位レベルの電荷排出パルスを第4の電界制御電極対(GDa,GDb)に印加することにより、第3の電荷排出補助領域85c及び第2の電荷排出補助領域85bに暗電流成分となる電荷を排出することができる。例えば駆動電圧Hdrvの電圧を2.0Vとした場合に、電荷排出パルスとしての第2電位レベルの電圧を3.5V程度に設定すればよい。
第2の実施形態に係る絶縁ゲート型半導体素子では、受光領域の中心で互いにクロスするX型を構成するように電荷移動経路が設定される。それぞれの電荷移動経路を横断する方向に、静電誘導効果で電界制御を行う第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b),第3の電界制御電極対(G3a,G3b),第4の電界制御電極対(GDa,GDb)によって、受光領域で発生した光電子を、X型を構成する電荷移動経路に沿って、X字の4つの方向に電界制御により高速に移動させて、電荷変調を行うことができる。
第2の実施形態に係る絶縁ゲート型半導体素子において、受光領域で発生した電子を、X字をなす電荷移動経路に沿って、図13の左上方向に移動させ、第1の電界制御電極対(G1a,G1b)の間を通過させる場合は、第2の電界制御電極対(G2a,G2b)、第3の電界制御電極対(G3a,G3b)及び第4の電界制御電極対(GDa,GDb)を、それぞれゼロバイアス(接地電位GND)として、第1の電界制御電極対(G1a,G1b)に駆動電圧Hdrv=2.0Vの第1電界制御パルスG1を与えれば、図13の断面XV−XV方向(第4の電荷読出領域84から第1の電荷読出領域81に向かう左上がりの対角方向)に沿って、図16に実線で示したような左下がりの電位勾配が形成される。図16において、一点鎖線はフェルミレベルEfを示す。比較のために、図16に破線で、特許文献1に記載のような第1の電界制御電極対(G1a,G1b)、第2の電界制御電極対(G2a,G2b)、第3の電界制御電極対(G3a,G3b)及び第4の電界制御電極対(GDa,GDb)が、それぞれ100%のn+型ドープド・ポリシリコン層である場合の電位勾配を示した。第2の実施形態に係る絶縁ゲート型半導体素子ではゲート電極直下にチャネルが存在せず、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の電位を制御しているので、n+型ドープド・ポリシリコン層とp+型ドープド・ポリシリコン層とでは約1eVの仕事関数の差があるが、図16から分かるように電荷移動経路の電位の差は小さな値になっている。n+型ドープド・ポリシリコン層とp+型ドープド・ポリシリコン層による電位障壁の高さの差は、電位障壁の最も高い箇所で0.1eV程度の差として現れている。0.1eV程度の差であるが、この差が第2の実施形態に係る絶縁ゲート型半導体素子では重要な役割をなしている。
逆に、受光領域で発生した電子を、X字をなす電荷移動経路沿って、図13の右下方向に移動させ、第4の電界制御電極対(GDa,GDb)の間を通過させる場合は、第1の電界制御電極対(G1a,G1b)、第2の電界制御電極対(G2a,G2b)及び第3の電界制御電極対(G3a,G3b)をゼロバイアス(接地電位GND)として、第4の電界制御電極対(GDa,GDb)に駆動電圧Hdrv=2.0Vの第4電界制御パルスGDを与えれば、図13の断面XV−XV方向に沿って右下がりの電位勾配が形成される。
なお、図13の第1の電界制御電極対(G1a,G1b)に駆動電圧Hdrv=2.0Vの第1電界制御パルスG1を与え、第2の電界制御電極対(G2a,G2b)、第3の電界制御電極対(G3a,G3b)及び第4の電界制御電極対(GDa,GDb)を、それぞれゼロバイアス(接地電位GND)とした場合において、図13の断面XVI−XVI方向(第3の電荷読出領域83から第2の電荷読出領域82に向かう右上がり対角方向)に沿った電位勾配は、図17に実線で示したような中央に浅い凹部を有する2瘤(ダブルピーク)のプロファイルになる。図17において、一点鎖線はフェルミレベルEfを示すのは図16の場合と同様である。比較のために、図17に破線で、第1の電界制御電極対(G1a,G1b)、第2の電界制御電極対(G2a,G2b)、第3の電界制御電極対(G3a,G3b)及び第4の電界制御電極対(GDa,GDb)が、それぞれn+型ドープド・ポリシリコン層である場合の2瘤の電位分布を示した。第2の実施形態に係る絶縁ゲート型半導体素子ではゲート電極直下から離れた電荷移動経路の電位を制御しているので、n+型ドープド・ポリシリコン層とp+型ドープド・ポリシリコン層による電位障壁の高さの差は、電位障壁の最も高い箇所で0.1eV程度ではあるが、この差が第2の実施形態に係る絶縁ゲート型半導体素子では重要な役割をなしている。
図16及び図17に実線で示した電位勾配に対応する、受光部形成領域(34,35)の上方から見た等電位線を図14に示す。図16に実線で示した電位勾配に対応して第4の電荷読出領域84側のピーク電位1.6Vから第1の電荷読出領域81の4Vに向かう電位勾配が等電位線から読める。又、図17に実線で示した2瘤の電位分布に対応して第2の電荷読出領域82側及び第3の電荷読出領域83の2瘤のピーク電位1.6Vから2瘤の間に2.0Vの谷が形成された電位勾配が図14の等電位線から読める。
図15は、図13に示した第3の電荷読出領域83から第2の電荷読出領域82に向かう右上がり対角線(XVI−XVI線)上のP点におけるゲート電圧とチャネル電位の関係を示す図である。実線が第2の実施形態に係る絶縁ゲート型半導体素子のゲート幅0.6μm、チャネル幅0.82μmの第2の電界制御電極対(G2a,G2b)にゲート電圧を印加した場合の電荷移動経路(チャネル)上のP点におけるチャネル電位を示し、破線がゲート幅0.6μm、チャネル幅0.82μmの第2の電界制御電極対(G2a,G2b)が従来型のn+型ドープド・ポリシリコン層である場合の電荷移動経路上のP点におけるチャネル電位を示す。図15から第2の実施形態に係る絶縁ゲート型半導体素子の第2の電界制御電極対(G2a,G2b)にゲート電圧を印加しないゼロバイアス時のチャネル電位が約1.6Vであり、このチャネル電位は従来型のn+型ドープド・ポリシリコン層を第2の電界制御電極対(G2a,G2b)に−0.5Vのゲート電圧を印加した場合に相当していることが分かる。即ち、p+型ドープド・ポリシリコン層からなる第3ビルトインバリア設定部93p及び第4ビルトインバリア設定部94pを採用することにより、従来、n+型ドープド・ポリシリコン層からなるゲート電極に−0.5Vのゲート電圧を印加する必要があったチャネル電位が、第2の実施形態に係る絶縁ゲート型半導体素子ではゲート電圧がゼロバイアス(接地電位GND)時に実現でき、第2の実施形態に係る絶縁ゲート型半導体素子は単極性のパルスで駆動できることが分かる。
以上のように、第2の実施形態に係る絶縁ゲート型半導体素子によれば、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向(垂直方向)に制御する場合に比し、横方向(電荷移動経路の方向に直交する)の静電誘導効果による電界制御を用いているので、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。しかも、第2の実施形態に係る絶縁ゲート型半導体素子においては、第1の電界制御電極対(G1a,G1b)、第2の電界制御電極対(G2a,G2b)、第3の電界制御電極対(G3a,G3b)及び第4の電界制御電極対(GDa,GDb)の電極材料にゼロバイアス時に信号電荷に対するビルトイン電位障壁が構成できる仕事関数を有する材料を含ませているので、ゼロバイアスと駆動電圧Hdrvの間で変化する矩形パルス状のゲート電圧を単極性電源から供給することができ、駆動回路の回路構成を簡略化できる。
このため、第2の実施形態に係る絶縁ゲート型半導体素子をTOF型距離センサに応用すると、より正確な距離測定が可能となる。更に、電荷移動経路の対称性が優れている結果製造工程におけるマスク合わせのずれの影響も受けにくくなる。又、従来の埋め込みフォトダイオードを用いた距離画像センサに比しても、当然ながら、電荷移動経路のトポロジを対称性の高いX型にして、しかも、電荷移動経路の長さを長くとることができ、更に実質的な受光領域の面積が大きくなるので、高感度化が図れる。
又、第1の実施形態の第1変形例に係る絶縁ゲート型半導体素子の特徴として述べたのと同様に、従来のMOS構造を用いてゲート電極直下のポテンシャルを深さ方向(縦方向)に制御する構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第2の実施形態に係る絶縁ゲート型半導体素子によれば、横方向の静電誘導効果による電界制御を用いているので、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避できる。
又、第2の実施形態に係る絶縁ゲート型半導体素子によれば、X型の電荷移動経路の3つの端部に位置する第1の電荷読出領域81、第2の電荷読出領域82に対し、信号電荷を高速に交互に振り分けて輸送し、X型の電荷移動経路の4番目の端部に位置する電荷読出領域84に、背景光に依拠した暗電流の成分となる電荷を排出することができるので、TOF型距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用することができる。例えば、第2の実施形態に係る絶縁ゲート型半導体素子は、蛍光体の寿命を測定する素子として応用すれば、電荷移動経路の方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に輸送していることから、より精度の高い測定が実現できる。
(第2の実施形態の第1変形例)
重複した説明を省略するが、本発明の第2の実施形態の第1変形例に係る絶縁ゲート型半導体素子は、図2及び図3に示した断面構造と同様に、p型の半導体からなる機能領域層32、機能領域層32の上部の一部に設けられたn型の表面埋込領域12、及び表面埋込領域12の表面に接して設けられた、p+型のピニング層13を含む受光部形成領域(34,35)と、受光部形成領域(34,35)上に設けられた絶縁膜11とを備え、受光部形成領域(34,35)の中央部を受光領域としている。
そして、図18の平面図に示すように、受光領域を囲むように受光領域の中心位置に関して対称となる2つの位置のそれぞれに互いに離間して設けられた、機能領域層32よりも高不純物密度でn型の第1の電荷読出領域81、第2の電荷読出領域82、第3の電荷読出領域83及び第4の電荷読出領域84と、受光領域を囲む位置において、絶縁膜11上に受光領域の中心位置から第1の電荷読出領域81、第2の電荷読出領域82、第3の電荷読出領域83及び第4の電荷読出領域84のそれぞれに向かって対角線方向に伸びる電荷移動経路の両側に対をなして配置された第1の電界制御電極対(G1a,G1b)、第2の電界制御電極対(G2a,G2b)、第3の電界制御電極対(G3a,G3b)及び第4の電界制御電極対(GDa,GDb)を備えるが、第1ビルトインバリア設定部91p、第2ビルトインバリア設定部92p、第3ビルトインバリア設定部93p,第4ビルトインバリア設定部94p,第5ビルトインバリア設定部97p,第6ビルトインバリア設定部96p,第7ビルトインバリア設定部98p,第8ビルトインバリア設定部99pの平面形状が図13に示したトポロジと異なる。
図18に示すように、第2の実施形態の第1変形例に係る絶縁ゲート型半導体素子は、更に、受光領域を囲む周辺部に、機能領域層32よりも高不純物密度でn型の第1の電荷排出補助領域85a,第2の電荷排出補助領域85b,第3の電荷排出補助領域85c及び第4の電荷排出補助領域85dが互いに離間して4辺に設けられている点では、図13に示した構造と同様である。しかし、第1ビルトインバリア設定部91p、第2ビルトインバリア設定部92p、第3ビルトインバリア設定部93p,第4ビルトインバリア設定部94p,第5ビルトインバリア設定部97p,第6ビルトインバリア設定部96p,第7ビルトインバリア設定部98p,第8ビルトインバリア設定部99pの平面形状は、第1の電荷排出補助領域85a,第2の電荷排出補助領域85b,第3の電荷排出補助領域85c及び第4の電荷排出補助領域85dに向かう電荷排出経路を、それぞれの直角に曲がった部分を対向させて、それぞれが挟むように鉤型構造をなしており、暗電流成分となる電荷の排出経路のゼロバイアス時の電位障壁を高くしている。
絶縁ゲート型半導体素子のゲート電極の一部をなす第1の電界制御電極対(G1a,G1b)は、鉤型の第1ビルトインバリア設定部91pと第1ビルトインバリア設定部91pの内側に包まれて内接した第1副制御部91nとを合成した島状の第1静電誘導電極G1aと、鉤型の第2ビルトインバリア設定部92pと第2ビルトインバリア設定部92pの内側に包まれて内接した第2副制御部92nとを合成した島状の第2静電誘導電極G1bとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第1ビルトインバリア設定部91pは、第1ビルトインバリア設定部91pに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図2(b)に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなる。第1副制御部91nは、第1ビルトインバリア設定部91pより仕事関数が小さい材料からなる。
第2ビルトインバリア設定部92pは、第2ビルトインバリア設定部92pに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図2(b)に示したのと同様な原理で形成して遮断状態とする仕事関数を有する固体材料(導電体)からなるゲート電極層で、第1ビルトインバリア設定部91pと同一の材料であることが好ましい。第2副制御部92nは、第2ビルトインバリア設定部92pより仕事関数が小さな材料からなるゲート電極層であり、第1副制御部91nと同一の材料であることが好ましい。
絶縁ゲート型半導体素子のゲート電極の他の一部をなす第2の電界制御電極対(G2a,G2b)は、鉤型の第3ビルトインバリア設定部93pと第3ビルトインバリア設定部93pの内側に包まれて内接した第3副制御部93nとを合成した島状の第3静電誘導電極G2aと、鉤型の第4ビルトインバリア設定部94pと第4ビルトインバリア設定部94pの内側に包まれて内接した第4副制御部94nとを合成した島状の第4静電誘導電極G2bとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第3ビルトインバリア設定部93pと第4ビルトインバリア設定部94pは、第3ビルトインバリア設定部93pと第4ビルトインバリア設定部94pに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図2(b)に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなるので、第4の電荷排出補助領域85dに向かう電荷排出経路を挟んで、第3ビルトインバリア設定部93pが鉤型に曲がった部分と、第2ビルトインバリア設定部92pが鉤型に曲がった部分が対向することにより、第4の電荷排出補助領域85dに向かう電荷排出経路のビルトイン電位障壁も高くなっている。
絶縁ゲート型半導体素子のゲート電極の更に他の一部をなす第3の電界制御電極対(G3a,G3b)は、鉤型の第5ビルトインバリア設定部97pと第5ビルトインバリア設定部97pの内側に包まれて内接した第5副制御部97nとを合成した島状の第5静電誘導電極G3aと、鉤型の第6ビルトインバリア設定部96pと第6ビルトインバリア設定部96pの内側に包まれて内接した第6副制御部96nとを合成した島状の第6静電誘導電極G3bとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第5ビルトインバリア設定部97pと第6ビルトインバリア設定部96pは、第5ビルトインバリア設定部97pと第6ビルトインバリア設定部96pに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図2(b)に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなる。このため、第1の電荷排出補助領域85aに向かう電荷排出経路を挟んで、第6ビルトインバリア設定部96pが鉤型に曲がった部分と、第1ビルトインバリア設定部91pが鉤型に曲がった部分とが対向することにより、第1の電荷排出補助領域85aに向かう電荷排出経路のビルトイン電位障壁が高くなっている。
絶縁ゲート型半導体素子のゲート電極の更に他の一部をなす第4の電界制御電極対(GDa,GDb)は、鉤型の第7ビルトインバリア設定部98pと第7ビルトインバリア設定部98pの内側に包まれて内接した第7副制御部98nとを合成した島状の第7静電誘導電極GDaと、鉤型の第8ビルトインバリア設定部99pと第8ビルトインバリア設定部99pの内側に包まれて内接した第8副制御部99nとを合成した島状の第8静電誘導電極GDbとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第7ビルトインバリア設定部98pと第8ビルトインバリア設定部99pは、第7ビルトインバリア設定部98pと第8ビルトインバリア設定部99pに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図2(b)に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなるので、第2の電荷排出補助領域85bに向かう電荷排出経路を挟んで、第8ビルトインバリア設定部99pが鉤型に曲がった部分と、第5ビルトインバリア設定部97pが鉤型に曲がった部分が対向することにより、第2の電荷排出補助領域85bに向かう電荷排出経路のビルトイン電位障壁が高くなっている。同様に、第3の電荷排出補助領域85cに向かう電荷排出経路を挟んで、第7ビルトインバリア設定部98pが鉤型に曲がった部分と、第4ビルトインバリア設定部94pが鉤型に曲がった部分とが対向することにより、第3の電荷排出補助領域85cに向かう電荷排出経路のビルトイン電位障壁が高くなっている。
第3副制御部93n,第4副制御部94n,第5副制御部97n,第6副制御部96n,第7副制御部98n,第8副制御部99nは、第3ビルトインバリア設定部93p,第4ビルトインバリア設定部94p,第5ビルトインバリア設定部97p,第6ビルトインバリア設定部96p,第7ビルトインバリア設定部98p,第8ビルトインバリア設定部99pより仕事関数が小さい材料からなる。図18の平面図から分かるように、第1の電荷読出領域81、第2の電荷読出領域82、第3の電荷読出領域83及び第4の電荷読出領域84の配置トポロジは、受光領域の中心位置に関して4回回転対称である。
既に図13を参照して説明した構造と同様に、第1ビルトインバリア設定部91pと第2ビルトインバリア設定部92pは、図18の平面レイアウト上では、第1の電荷読出領域81に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されている。第1副制御部91nと第2副制御部92nは、電荷移動経路から遠い側の、第1の電荷読出領域81に向かう電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。第3ビルトインバリア設定部93pと第4ビルトインバリア設定部94pは、図18の平面レイアウト上では、第2の電荷読出領域82に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されていることも図13で説明した構造と同様である。第3副制御部93nと第4副制御部94nは、電荷移動経路から遠い側の、第2の電荷読出領域82に向かう電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。
第5ビルトインバリア設定部97pと第6ビルトインバリア設定部96pは、図18の平面レイアウト上では、第3の電荷読出領域83に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されていることも図13で説明した構造と同様である。第5副制御部97nと第6副制御部96nは、電荷移動経路から遠い側の、第3の電荷読出領域83に向かう電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。第7ビルトインバリア設定部98pと第8ビルトインバリア設定部99pは、図18の平面レイアウト上では、第4の電荷読出領域84に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されていることも図13で説明した構造と同様である。第7副制御部98nと第8副制御部99nは、電荷移動経路から遠い側の、第4の電荷読出領域84に向かう電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。
第2の実施形態の第1変形例に係る絶縁ゲート型半導体素子は、第1の電界制御電極対(G1a,G1b)、第2の電界制御電極対(G2a,G2b)、第3の電界制御電極対(G3a,G3b)及び第4の電界制御電極対(GDa,GDb)に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域12の空乏化電位を交互に変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を交互に形成して、表面埋込領域12中で発生した多数キャリアの移動先を第1の電荷読出領域81、第2の電荷読出領域82、第3の電荷読出領域83及び第4の電荷読出領域84のいずれかに順次設定するように制御する。又、図18に示すように周辺部に電荷排出補助領域85a,85b,85c,85dを設けてあるので、電荷移動経路を設定する際に用いる駆動電圧(第1電位レベル)Hdrvより大きな第2電位レベルの電荷排出パルスを第1の電界制御電極対(G1a,G1b)に印加することにより、第1の電荷排出補助領域85a及び第4の電荷排出補助領域85dに、背景光等に起因した暗電流成分となる電荷を排出することができるが、第2電位レベルの値は、既に図13を参照して説明した構造よりも高くなる。
第1の電界制御電極対(G1a,G1b)をゼロバイアス(接地電位GND)にしたとき、は、図2(c)の破線で示したのと同様に、荷電子帯の上端部(頂上)のポテンシャル分布の正孔(ホール)に対する電位井戸が深くなりピニング層に正孔(ホール)が溜まる。第1の電界制御電極対(G1a,G1b)に駆動電圧Hdrvの電圧を与えたときは、図2(c)の実線で示したのと同様に、正孔(ホール)に対する電位井戸が浅くなり、正孔(ホール)が空乏化する。図示を省略しているが、更に大きな第2電位レベルの電圧を与えたときは、正孔(ホール)に対する電位井戸が更に浅くなる。一方、図2(b)に示したのと同様に、第1の電界制御電極対(G1a,G1b)に駆動電圧Hdrvよりも高い第2電位レベルの電圧を加えたときには、そのバリアがなくなって、第1の電荷排出補助領域85a及び第4の電荷排出補助領域85dに暗電流成分となる電荷が排出できるが、第2電位レベルの値は、図13を参照して既に説明した構造よりも高くなる。
同様に、第2電位レベルの電荷排出パルスを第2の電界制御電極対(G2a,G2b)に印加することにより、第3の電荷排出補助領域85c及び第4の電荷排出補助領域85dに暗電流成分となる電荷を排出することができ、第2電位レベルの電荷排出パルスを第3の電界制御電極対(G3a,G3b)に印加することにより、第2の電荷排出補助領域85b及び第1の電荷排出補助領域85aに暗電流成分となる電荷を排出することができ、第2電位レベルの電荷排出パルスを第4の電界制御電極対(GDa,GDb)に印加することにより、第3の電荷排出補助領域85c及び第2の電荷排出補助領域85bに暗電流成分となる電荷を排出することができるが、第2電位レベルの値は、図13を参照して既に説明した構造よりも高くなる。
第2の実施形態の第1変形例に係る絶縁ゲート型半導体素子では、受光領域の中心で互いにクロスするX型を構成するように電荷移動経路が設定される。それぞれの電荷移動経路を横断する方向に、静電誘導効果で電界制御を行う第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b),第3の電界制御電極対(G3a,G3b),第4の電界制御電極対(GDa,GDb)によって、受光領域で発生した光電子を、X型を構成する電荷移動経路に沿って、X字の4つの方向に電界制御により高速に移動させて、電荷変調を行うことができることは、図13を参照して既に説明した構造と同様である。
以上のように、第2の実施形態の第1変形例に係る絶縁ゲート型半導体素子においても、横方向の静電誘導効果による電界制御を用いているので、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。そして、第2の実施形態の第1変形例に係る絶縁ゲート型半導体素子においてもゼロバイアスと駆動電圧Hdrvの間で変化する矩形パルス状のゲート電圧を単極性電源から供給することができ、駆動回路の回路構成を簡略化できるという有利な効果を奏することが可能である。なお、図8に示した第1の電界制御電極対(41n,41p,41i;42n,42p,42i)のドープド・ポリシリコン層の導電型の配列の順番が左からn−p−nに対して、図9に示した第1の電界制御電極対(47p.47n,47p;48p.48n,48p)の導電型を左からp−n−pにしてもよいことを説明した。図18の平面図に示す構造でも、p+型ドープド・ポリシリコン層とn+型ドープド・ポリシリコン層の導電型を逆にしてもp+型ドープド・ポリシリコン層の面積が全体のゲート電極の面積の60%を超えていれば、ゼロバイアスと駆動電圧Hdrvの間で変化する単極性パルスが使用できる。p+型ドープド・ポリシリコン層とn+型ドープド・ポリシリコン層の導電型を逆にすると、第1の電荷排出補助領域85a,第2の電荷排出補助領域85b,第3の電荷排出補助領域85c及び第4の電荷排出補助領域85dに向かう電荷排出経路から暗電流成分となる電荷を排出する際の第2電位レベルの値を図13を参照して既に説明した構造よりも低くできる。
(第2の実施形態の第2変形例)
重複した説明を省略するが、本発明の第2の実施形態の第2変形例に係る絶縁ゲート型半導体素子は、図2及び図3に示した断面構造と同様に、p型の半導体からなる機能領域層32、機能領域層32の上部の一部に設けられたn型の表面埋込領域12、及び表面埋込領域12の表面に接して設けられた、p+型のピニング層13を含む受光部形成領域(34,35)と、受光部形成領域(34,35)上に設けられた絶縁膜11と、受光部形成領域(34,35)の中央部を受光領域としている。
そして、図19の平面図に示すように、受光領域を囲むように受光領域の中心位置に関して対称となる2つの位置のそれぞれに互いに離間して設けられた、機能領域層32よりも高不純物密度でn型の第1の電荷読出領域81、第2の電荷読出領域82、第3の電荷読出領域83及び第4の電荷読出領域84と、受光領域を囲む位置において、絶縁膜11上に受光領域の中心位置から第1の電荷読出領域81、第2の電荷読出領域82、第3の電荷読出領域83及び第4の電荷読出領域84のそれぞれに向かって対角線方向に伸びる電荷移動経路の両側に対をなして配置された第1の電界制御電極対(G1a,G1b)、第2の電界制御電極対(G2a,G2b)、第3の電界制御電極対(G3a,G3b)及び第4の電界制御電極対(GDa,GDb)を備える。
しかしながら、第1ビルトインバリア設定部91p、第2ビルトインバリア設定部92p、第3ビルトインバリア設定部93p,第4ビルトインバリア設定部94p,第5ビルトインバリア設定部97p,第6ビルトインバリア設定部96p,第7ビルトインバリア設定部98p,第8ビルトインバリア設定部99pがそれぞれ2分割され、2分割された間に、ほぼT字型をなす第1副制御部91n,第2副制御部92n,第3副制御部93n,第4副制御部94n,第5副制御部97n,第6副制御部96n,第7副制御部98n,第8副制御部99nは、第3副制御部93n,第4副制御部94n,第5副制御部97n,第6副制御部96n,第7副制御部98n,第8副制御部99nがそれぞれ挿入されたトポロジである点が、図13及び図18に示した平面パターンとは異なる。
図19に示すように、本発明の第2の実施形態の第2変形例に係る絶縁ゲート型半導体素子は、更に、受光領域を囲む周辺部に、機能領域層32よりも高不純物密度でn型の第1の電荷排出補助領域85a,第2の電荷排出補助領域85b,第3の電荷排出補助領域85c及び第4の電荷排出補助領域85dが互いに離間して4辺に設けられている点では、図13及び図18に示した構造と同様である。しかし、ほぼT字型の第1副制御部91n,第2副制御部92n,第3副制御部93n,第4副制御部94n,第5副制御部97n,第6副制御部96n,第7副制御部98n,第8副制御部99nは、第3副制御部93n,第4副制御部94n,第5副制御部97n,第6副制御部96n,第7副制御部98n,第8副制御部99nに沿って、第1の電荷排出補助領域85a,第2の電荷排出補助領域85b,第3の電荷排出補助領域85c及び第4の電荷排出補助領域85dに向かって、暗電流成分となる電荷の排出経路が誘導されるように、電位障壁が低くなっている。
先ず絶縁ゲート型半導体素子のゲート電極の一部をなす第1の電界制御電極対(G1a,G1b)に着目すると、第1の電界制御電極対(G1a,G1b)は、2分割された第1ビルトインバリア設定部91pと第1ビルトインバリア設定部91pの間に挟まれて隣接した第1副制御部91nとを合成した島状の第1静電誘導電極G1aと、2分割された第2ビルトインバリア設定部92pと第2ビルトインバリア設定部92pの間に挟まれて隣接した第2副制御部92nとを合成した島状の第2静電誘導電極G1bとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第1ビルトインバリア設定部91pは、第1ビルトインバリア設定部91pに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図2(b)に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなる。サンドイッチ状に挟まれて第1静電誘導電極G1aの中央を縦断する第1副制御部91nの電極材料は、仕事関数が小さいので、第1副制御部91nの直下に暗電流成分となる電荷の排出経路を誘導するようなポテンシャルの谷が形成されている。このため、駆動電圧(第1電位レベル)Hdrvよりも高い第2電位レベルの電圧を印加したとき、図19に矢印で示した経路に沿って、暗電流成分となる電荷が第1の電荷排出補助領域85aに排出される。
第2ビルトインバリア設定部92pは、第2ビルトインバリア設定部92pに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図2(b)に示したのと同様な原理で形成して遮断状態とする仕事関数を有する固体材料(導電体)からなるゲート電極層で、第1ビルトインバリア設定部91pと同一の材料であることが好ましい。サンドイッチ状に挟まれて第2静電誘導電極G1bの中央を縦断する第2副制御部92nの電極材料は、仕事関数が小さいので、第2副制御部92nの直下に暗電流成分となる電荷の排出経路を誘導するようなポテンシャルの谷が形成されている。このため、第2電位レベルの電圧を印加したとき、暗電流成分となる電荷が第2副制御部92nの直下の電位の谷に沿って、第4の電荷排出補助領域85dに排出される。
絶縁ゲート型半導体素子のゲート電極の他の一部をなす第2の電界制御電極対(G2a,G2b)は、2分割された第3ビルトインバリア設定部93pと第3ビルトインバリア設定部93pの間に挟まれて隣接した第3副制御部93nとを合成した島状の第3静電誘導電極G2aと、2分割された第4ビルトインバリア設定部94pと第4ビルトインバリア設定部94pの間に挟まれて隣接した第4副制御部94nとを合成した島状の第4静電誘導電極G2bとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第3ビルトインバリア設定部93pと第4ビルトインバリア設定部94pは、第3ビルトインバリア設定部93pと第4ビルトインバリア設定部94pに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図2(b)に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなる。サンドイッチ状に挟まれて第3静電誘導電極G2aの中央を縦断する第3副制御部93nの電極材料は、仕事関数が小さいので、第3副制御部93nの直下に暗電流成分となる電荷の排出経路を誘導するようなポテンシャルの谷が形成されている。このため、第2電位レベルの電圧を印加したとき、暗電流成分となる電荷が第3副制御部93nの直下の電位の谷に沿って、第4の電荷排出補助領域85dに排出される。同様に、第4静電誘導電極G2bの中央を縦断する第4副制御部94nの電極材料は、仕事関数が小さいので、第4副制御部94nの直下に暗電流成分となる電荷の排出経路を誘導するようなポテンシャルの谷が形成されている。このため、第2電位レベルの電圧を印加したとき、暗電流成分となる電荷が第4副制御部94nの直下の電位の谷に沿って、第3の電荷排出補助領域85cに排出される。
絶縁ゲート型半導体素子のゲート電極の更に他の一部をなす第3の電界制御電極対(G3a,G3b)は、2分割された第5ビルトインバリア設定部97pと第5ビルトインバリア設定部97pの間に挟まれて隣接した第5副制御部97nとを合成した島状の第5静電誘導電極G3aと、2分割された第6ビルトインバリア設定部96pと第6ビルトインバリア設定部96pの間に挟まれて隣接した第6副制御部96nとを合成した島状の第6静電誘導電極G3bとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第5ビルトインバリア設定部97pと第6ビルトインバリア設定部96pは、第5ビルトインバリア設定部97pと第6ビルトインバリア設定部96pに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図2(b)に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなる。第5静電誘導電極G3aの中央を縦断する第5副制御部97nの電極材料は、仕事関数が小さいので、第5副制御部97nの直下に暗電流成分となる電荷の排出経路を誘導するようなポテンシャルの谷が形成されている。このため、第2電位レベルの電圧を印加したとき、暗電流成分となる電荷が第5副制御部97nの直下の電位の谷に沿って、第2の電荷排出補助領域85bに排出される。同様に、第6静電誘導電極G3bの中央を縦断する第6副制御部96nの電極材料は、仕事関数が小さいので、第6副制御部96nの直下に暗電流成分となる電荷の排出経路を誘導するようなポテンシャルの谷が形成されている。第2電位レベルの電圧を印加したとき、暗電流成分となる電荷が第6副制御部96nの直下の電位の谷に沿って、第1の電荷排出補助領域85aに排出される。
絶縁ゲート型半導体素子のゲート電極の更に他の一部をなす第4の電界制御電極対(GDa,GDb)は、2分割された第7ビルトインバリア設定部98pと第7ビルトインバリア設定部98pの間に挟まれて隣接した第7副制御部98nとを合成した島状の第7静電誘導電極GDaと、2分割された第8ビルトインバリア設定部99pと第8ビルトインバリア設定部99pの間に挟まれて隣接した第8副制御部99nとを合成した島状の第8静電誘導電極GDbとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第7ビルトインバリア設定部98pと第8ビルトインバリア設定部99pは、第7ビルトインバリア設定部98pと第8ビルトインバリア設定部99pに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図2(b)に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなる。第7静電誘導電極GDaの中央を縦断する第7副制御部98nの電極材料は、仕事関数が小さいので、第7副制御部98nの直下に暗電流成分となる電荷の排出経路を誘導するようなポテンシャルの谷が形成されている。このため、第2電位レベルの電圧を印加したとき、暗電流成分となる電荷が第7副制御部98nの直下の電位の谷に沿って、第3の電荷排出補助領域85cに排出される。同様に、第8静電誘導電極GDbの中央を縦断する第8副制御部99nの電極材料は、仕事関数が小さいので、第8副制御部99nの直下に暗電流成分となる電荷の排出経路を誘導するようなポテンシャルの谷が形成されている。第2電位レベルの電圧を印加したとき、暗電流成分となる電荷が第8副制御部99nの直下の電位の谷に沿って、第2の電荷排出補助領域85bに排出される。
既に図13及び図18を参照して説明した構造と同様に、第1ビルトインバリア設定部91pと第2ビルトインバリア設定部92pは、図19の平面レイアウト上では、第1の電荷読出領域81に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されている。第1副制御部91nと第2副制御部92nは、電荷移動経路から遠い側から第1の電荷読出領域81に向かう電荷移動経路に、T字の棒の端部が露出するように配置されている。第3ビルトインバリア設定部93pと第4ビルトインバリア設定部94pは、図19の平面レイアウト上では、第2の電荷読出領域82に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されていることも図13及び図18で説明した構造と同様である。第3副制御部93nと第4副制御部94nは、電荷移動経路から遠い側から第2の電荷読出領域82に向かう電荷移動経路に、T字の棒の端部が露出するように配置されている。
第5ビルトインバリア設定部97pと第6ビルトインバリア設定部96pは、図19の平面レイアウト上では、第3の電荷読出領域83に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されていることも図13及び図18で説明した構造と同様である。第5副制御部97nと第6副制御部96nは、電荷移動経路から遠い側から第3の電荷読出領域83に向かう電荷移動経路に、T字の棒の端部が露出するように配置されている。第7ビルトインバリア設定部98pと第8ビルトインバリア設定部99pは、図19の平面レイアウト上では、第4の電荷読出領域84に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されていることも図13及び図18で説明した構造と同様である。第7副制御部98nと第8副制御部99nは、電荷移動経路から遠い側から第4の電荷読出領域84に向かう電荷移動経路に、T字の棒の端部が露出するように配置されている。
第2の実施形態の第2変形例に係る絶縁ゲート型半導体素子は、第1の電界制御電極対(G1a,G1b)、第2の電界制御電極対(G2a,G2b)、第3の電界制御電極対(G3a,G3b)及び第4の電界制御電極対(GDa,GDb)に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域12の空乏化電位を交互に変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を交互に形成して、表面埋込領域12中で発生した多数キャリアの移動先を第1の電荷読出領域81、第2の電荷読出領域82、第3の電荷読出領域83及び第4の電荷読出領域84のいずれかに順次設定するように制御する。
第2の実施形態の第2変形例に係る絶縁ゲート型半導体素子では、受光領域の中心で互いにクロスするX型を構成するように電荷移動経路が設定される。それぞれの電荷移動経路を横断する方向に、静電誘導効果で電界制御を行う第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b),第3の電界制御電極対(G3a,G3b),第4の電界制御電極対(GDa,GDb)によって、受光領域で発生した光電子を、X型を構成する電荷移動経路に沿って、X字の4つの方向に電界制御により高速に移動させて、電荷変調を行うことができることは、図13及び図18を参照して既に説明した構造と同様である。
以上のように、第2の実施形態の第2変形例に係る絶縁ゲート型半導体素子においても、ゲート電極直下から離れた位置に電荷移動経路を配置して、横方向の静電誘導効果による電界制御を用いているので、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。そして、第2の実施形態の第2変形例に係る絶縁ゲート型半導体素子においてもゼロバイアスと駆動電圧Hdrvの間で変化する矩形パルス状のゲート電圧を単極性電源から供給することができ、駆動回路の回路構成を簡略化できるという有利な効果を奏することが可能である。
(その他の実施形態)
上記のように、本発明は本発明の第1及び第2の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例、実施例及び運用技術が明らかとなろう。
例えば、第1の実施形態で説明した図1の構造に対し図20の平面図に示すように、電荷移動経路の長手方向(電荷転送方向)の両端にn型若しくはn+型の第1の電荷蓄積領域45と第2の電荷蓄積領域46を付加するようにしてもよい。図20に例示する本発明の他の実施形態に係る絶縁ゲート型半導体素子の構造においては、右側の第1の電荷蓄積領域45の更に右には第1の転送電極TX1を介してn+型の第1の電荷読出領域61が配置されている。又、図20に示すように、左側の第2の電荷蓄積領域46の更に左には第2の転送電極TX2を介してn+型の第2の電荷読出領域62が配置されている。
第1の転送電極TX1の直下には第1の電荷蓄積領域45から延長されるn型半導体領域である第1の転送チャネル47が配置されている。同様に第2の電荷蓄積領域46の直下には第2の電荷蓄積領域46から延長されるn型半導体領域である第2の転送チャネル48が配置されている。第1の転送電極TX1及び第2の転送電極TX2のそれぞれには、転送制御信号TX(i)が、図4に示した垂直シフトレジスタ23から与えられる。第1の転送電極TX1及び第2の転送電極TX2を有効に機能させるため、図21の断面図に示すように、絶縁膜11は、第1の転送電極TX1及び第2の転送電極TX2の直下の部分の厚さを他の部分より薄く設定して、いわゆる「ゲート絶縁膜」として機能させている。
図21の断面図に示すとおり、他の実施形態に係る絶縁ゲート型半導体素子においても、第1及び第2の実施形態に係る絶縁ゲート型半導体素子と同様に、受光部形成領域(32,34,35)が、p型の半導体からなる機能領域層32と、機能領域層32の上部の一部に設けられた、n型の表面埋込領域35とを備え、表面埋込領域35中の多数キャリアである電子が、信号電荷として表面埋込領域35中を転送される。電荷移動経路として機能する表面埋込領域35の表面に接して、p+型のピニング層34が設けられている。第1の電界制御電極対(G1a,G1b)は、図21に示した絶縁膜11を介して、電荷移動経路として機能する表面埋込領域35を挟むように、信号電荷の転送方向と直交する方向に沿って、半導体領域(32,34,35)上に配列されていることが理解できる。又、第2の電界制御電極対(G2a,G2b)も、電荷移動経路として機能する表面埋込領域35を挟むようにして、絶縁膜11を介して半導体領域(32,34,35)上に配列されている。
他の実施形態に係る絶縁ゲート型半導体素子においては、 図20及び図21(a)に示すように、電荷移動経路の長手方向(電荷転送方向)の両端には、第1の電荷蓄積領域45と第2の電荷蓄積領域46が設けられているので、第1の電界制御電極対(G1a,G1b)と第2の電界制御電極対(G2a,G2b)に、それぞれ異なった第1及び第2電位レベルのゲート電圧を加えることができるようにすることで、電荷移動経路の一部に設けられた埋込フォトダイオード領域で発生したキャリア(電子)を、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)に加える電界制御電圧によって、長手方向(電荷転送方向)に、信号電荷を高速に振り分けて移動させる電荷変調素子を実現することができる。
則ち、 他の実施形態に係る絶縁ゲート型半導体素子においても、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)のそれぞれの電極材料に、ゼロバイアス時に信号電荷に対するビルトイン電位障壁が構成できる仕事関数を有する第1ビルトインバリア設定部41p,第2ビルトインバリア設定部42p,第3ビルトインバリア設定部43p及び第4ビルトインバリア設定部42pを面積比率で60%以上となるように含ませておけば、ゼロバイアス(接地電位GND)と駆動電圧Hdrvの間で変化する矩形パルス状のゲート電圧を、単極性電源から供給することができるようにすることができる。この結果、電荷移動経路の内部に位置する埋込フォトダイオード領域で発生した多数キャリア(電子)を、第1の電界制御電極対(G1a,G1b)及び第2の電界制御電極対(G2a,G2b)によって、水平方向の左右に向かって、信号電荷を高速に振り分けて移動させるTOF型距離センサの動作を実現することができる。
このとき、第1の電界制御電極対(G1a,G1b)と第2の電界制御電極対(G2a,G2b)に、ゼロバイアス(接地電位GND)及び駆動電圧Hdrvのゲート電圧を与えることで、図21(b)に示したように電位傾斜を形成することができる。例えば、第1の電界制御電極対(G1a,G1b)=0V(接地電位GND)、第2の電界制御電極対(G2a,G2b)=2.0V(駆動電圧Hdrv)のときは、図21(b)に破線で示したような電位傾斜となり、右側の第1の電荷蓄積領域45に信号電荷が転送され、信号電荷は第1の電荷蓄積領域45に一時蓄積される。逆に、第1の電界制御電極対(G1a,G1b)=2.0V(駆動電圧Hdrv)、第2の電界制御電極対(G2a,G2b)=0V(接地電位GND)のときは、図21(b)に実線で示したような電位傾斜となり、信号電荷が左側の第2の電荷蓄積領域46に転送され、信号電荷は第2の電荷蓄積領域46に一時蓄積される。
第1の転送電極TX1に転送制御信号TX(i)が、図4に示した垂直シフトレジスタ23から与えられることにより、第1の電荷蓄積領域45に蓄積された信号電荷は、第1の転送チャネル47を介して第1の電荷読出領域61に転送される。同様に、第2の転送電極TX2に転送制御信号TX(i)が、図4に示した垂直シフトレジスタ23から与えられることにより、第2の電荷蓄積領域46に蓄積された信号電荷は、第2の転送チャネル48を介して第2の電荷読出領域62に転送される。
図21(a)に示すように、第1の電荷読出領域61には、第1の信号読み出しトランジスタ(増幅トランジスタ)T1Aijaのゲート電極が、接続されているので、第1の電荷読出領域61に転送された電荷量に相当する電圧によって、第1の信号読み出しトランジスタ(増幅トランジスタ)T1Aijaで増幅された出力が、第1のスイッチングトランジスタT1Sijaを介して外部に出力される。同様に、第2の電荷読出領域62には、第2の信号読み出しトランジスタ(増幅トランジスタ)T2Aijbのゲート電極が接続されているので、第2の電荷読出領域62に転送された電荷量に相当する電圧によって、第2の信号読み出しトランジスタ(増幅トランジスタ)T2Aijaで増幅された出力が、第2のスイッチングトランジスタTSijbを介して外部に出力される。
他の実施形態として図20及び図21を参照して説明した、第1の転送電極TX1,第2の転送電極TX2,第1の電荷蓄積領域45,第2の電荷蓄積領域46等を更に付加した構成は、第2の実施形態に係る絶縁ゲート型半導体素子等、上記において説明した実施形態や代替実施形態、変形例、実施例及び運用技術等にも適用し得ることは上記の説明の趣旨を理解すれば当然であろう。
又、既に述べた本発明の第1及び第2の実施形態の説明では、「絶縁ゲート型半導体素子」がTOF型距離センサへの応用に好適な電荷変調素子である場合について、例示的に説明したが、本発明の絶縁ゲート型半導体素子は電荷変調素子に限定されるものではない。電荷移動経路の直上には絶縁ゲートを配置しないで、絶縁ゲートからの横方向電界制御で電荷移動経路の電位を静電誘導効果で制御する構造の絶縁ゲート型半導体素子であれば、一対の電界制御電極対をシングルゲートとして備えた3端子構造等であってもよいので、TOF型距離センサに用いられるようなダブルゲート構造以上の複数の電界制御電極対を備えた構造である必然性はない。
又、第1及び第2の実施形態の説明では、第1導電型(p型)をp型、第2導電型(n型)をn型として説明したが、第1導電型(p型)をn型、第2導電型(n型)をp型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。
第1及び第2の実施形態の説明では、絶縁ゲート型半導体素子内で輸送、蓄積等の処理がされる信号電荷を電子とし、ポテンシャル図において、図の下方向(深さ方向)が、電位(ポテンシャル)の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、絶縁ゲート型半導体素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向(深さ方向)が、電位の負方向として表現される。
又、本発明の電荷移動経路等を構成する半導体材料はシリコン(Si)に限定されるものではない。特に、化合物半導体の場合は化合物半導体の表面と絶縁膜11との界面における界面欠陥や界面準位が問題になるので、本発明の横方向の静電誘導効果を用いて半導体中の電位を制御する方式は、界面欠陥や界面準位の影響を回避できるので、III−V族間化合物半導体やII−VI族間化合物半導体等の種々の化合物半導体を用いた絶縁ゲート型半導体素子や固体撮像装置においても、第1及び第2の実施形態で例示的に説明した絶縁ゲート型半導体素子や固体撮像装置の構造やその技術的思想は、重要な技術となる。
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。