JP5243100B2 - 固体撮像素子の画素構造 - Google Patents
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Description
ところで、上記した電荷振り分け方式を採用した固体撮像素子によれば、従来、複数の電荷蓄積部に光電変換部で発生した電子を光の飛来タイミングに応じて分配する処理は、半導体表面の酸化膜の直上に設置したゲート電極に高周波のパルス電圧を印加することにより実現していた。
従来、上記した光電変換部で発生した電子の分配に関する問題点を解決するために、例えば、特許文献1として提示する特開2005−235893号公報に開示されているように、光電変換部にフォトゲート構造を採用し、これにより電荷の残留を排除してゲートの閾値のバラツキを越えるポテンシャル差を発生させる手法が提案されている。
このため、本願発明者は、従来の技術の有する上記したような種々の問題点に鑑み、特願2007−181696(出願日:平成19年7月11日)として、光飛行時間計測法などに用いる電子を分配して電荷蓄積を行う電荷振り分け方式の固体撮像素子の画素構造において、電子を分配するためのゲートの閾値電圧のバラツキによる電子の分配の偏りを排除し、かつ、長波長に感度を有するフォトダイオードを光電変換素子として用いることができるようにした固体撮像素子の画素構造に係る発明を提案した。
ここで、図1(a)には、特願2007−181696により提案した発明の第2の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図が示されており、また、図1(b)には、図1(a)のB−B線による原理的な断面構造を模式的に表した断面構造説明図が示されている。
この図1(a)(b)に示す特願2007−181696により提案した発明の第2の実施の形態による固体撮像素子の画素構造30と従来の固体撮像素子の画素構造とを比較すると、この画素構造30は、光を受光して光電変換により電子を発生するフォトダイオード(PD)13の読み出し制御を行う第1段目のゲート(前段のゲート)である読み出しゲートたる転送ゲート(TG)14と、転送ゲート14(以下、「読み出しゲート14」と称することとする。)の後段に位置して電荷蓄積部(FD)(画素構造30においては、電荷蓄積部として第1電荷蓄積部(FD1)17と第2電荷蓄積部(FD2)18との2個の電荷蓄積部が設けられている。)へ電子を分配する制御を行う第3段目のゲート(後段のゲート)たる分配ゲート(DG)(画素構造30においては、分配ゲートとして第1分配ゲート(DG1)15と第2分配ゲート(DG2)16との2個の分配ゲートが設けられている。)とが隣接して配設されているとともに、第1段目のゲートたる読み出しゲート14と第3段目のゲートたる第1分配ゲート15および第2分配ゲート16との間に中間のゲートとして、第2段目のゲートである移動ゲートたる副転送ゲート(SG)31が配設されている点において、従来の画素構造と異なっている。
次に、図1(b)を参照しながら、基板11としてP型半導体基板を用いて、このP型半導体基板よりなる基板11上に、上記した画素構造30の固体撮像素子を構成する場合について説明する。
なお、フォトダイオード13、読み出しゲート14、移動ゲート31、第1分配ゲート15、第2分配ゲート16、第1電荷蓄積部17および第2電荷蓄積部18の各要素は、図1(a)(b)を参照しながら上記において説明したように、一般にはP型半導体基板に形成されるものであるが、P型半導体基板に限られるものではなく、P型不純物を中濃度ドープして形成したPウェル(PW)上に形成するようにしてもよいことは勿論である。
なお、固体撮像素子の大きさは目的や用途に応じて適宜の大きさを任意に選択することができるものであるが、画素30全体の大きさは、1辺の長さLが10μm乃至75μm程度の正方形、即ち、10μm角程度乃至75μm角程度が実用的である。
次に、図2(a)(b)(c)(d)を参照しながら、半導体中のポテンシャルならびにフォトダイオード13で発生した電子の移動について説明する。
上記した画素構造30による第1段目のゲートである読み出しゲート14と第3段目のゲートである分配ゲート(第1分配ゲート15および第2分配ゲート)との間に第2段目のゲートである移動ゲート31を設けた3段ゲート構造では、読み出しゲート14には基板電位Vssに近い電圧か電圧Vtgが印加され、移動ゲート31には基板電位Vssに近い電圧か電源電圧Vddが印加され、分配ゲート(DG)(第1分配ゲート15または第2分配ゲート16)には基板電位Vssに近い電圧か電圧Vdgが印加される。
ここで、図2(a)(b)(c)(d)は、図2(a)と図2(b)と図2(c)と図2(d)とにそれぞれ示す4つの状態で電子を移動する手法をポテンシャルで示すものである。
ところで、本願発明者は、上記した3段のゲート構造を持つ画素構造30を備え、電子の分配を行う後段のゲートの閾値バラツキが電荷蓄積部への電子の分配に影響を与えないように工夫した画素構造の固体撮像素子を試作して各種の実験を行い、その効果を確認した。
なお、フォトダイオード13は、特開2007−110162号公報に開示されたと同様なピン止め構造により形成することが好ましい。
ここで、各領域における不純物のドープ濃度については、「P−」の領域(P型不純物低濃度ドープ領域)よりなる基板(エピ層)の不純物濃度に対して、「PW」の領域(P型不純物中濃度ドープ領域)はP−領域よりなる基板より1桁程度不純物濃度を濃く、また、「N−」の領域(N型不純物低濃度ドープ領域)はPW領域よりも1桁程度不純物濃度を濃く、また、「N+」の領域(N型不純物高濃度ドープ領域)はN−の領域よりも1桁以上不純物濃度を濃く設定することが好ましい。なお、注入するイオン種は、適宜に選択すればよい。
また、レイアウトや各層の厚みの大きさ(サイズ)の範囲は、以下の通りであることが好ましい(図3および図4を参照する。)。
寸法a:3〜10.5μm
寸法b:3〜10.5μm
寸法c:2.4〜8.4μm
寸法d:0.7〜1.8μm
寸法e:0.5〜1.5μm
寸法f:0.5〜1.5μm
寸法g:1〜1.5μm
寸法h:1〜1.5μm
寸法i:1〜1.5μm
隙間g2:0.2〜0.3μm
隙間g3:0.2〜0.3μm
隙間g4:0.2〜0.3μm
隙間g5:0.2〜0.3μm
隙間g6:0.5〜0.75μm
であることが好ましい。
厚みj(P型基板(エピタキシャル層)):5〜22.5μm
厚みk(Pウェル層):4〜13.5μm
厚みl(フォトダイオード領域):2〜6.8μm
厚みm(電荷蓄積部):0.2〜0.8μm
厚みn(Pウェル層):4〜13.5μm
厚みo(SOX厚み):5〜22.5nm(使用電圧に依存する。)
厚みp(ゲート厚み):0.1〜0.5μm
であることが好ましい。
ここで、画素構造30に光が照射されると、その照射された光は、フォトダイオード13のN型不純物低濃度ドープ領域とP型不純物低濃度ドープ領域である基板11との接合部分に広がる空乏層によって電子と正孔に電離する。
図6には、上記した一連の電子移動が模式的に表されている。この図6を参照しながら説明すると、電子はフォトダイオード13を移動し(矢印A参照)、各ゲートに印加される電圧に従って、第1段目のゲートである読み出しゲート14を通過し(矢印B参照)、第2段目のゲートである移動ゲート31を通過する(矢印C参照)。
しかしながら、上記したように、本願発明者が上記した画素構造30を備えた固体撮像素子を試作して各種の実験を行ったところ、以下に説明するような課題1〜3を発見するに至った。
(1)課題1について
図6に示す電子移動の模式図を見ると自明なことであるが、フォトダイオード13内の電子移動距離(矢印A参照)は、各ゲートを通過する際の電子の移動距離(矢印B〜E参照)に比べて長い。
(2)課題2について
第1段目のゲートである読み出しゲート14直下のチャンネルから移動して、第2段目のゲートである移動ゲート31の直下のチャンネルに存在する電子は、次に電圧が印加される第3段目のゲートである第1分配ゲート15と第2分配ゲート16とのいずれか一方のゲートの直下へ移動する。
(3)課題3について
図3および図4で示した固体撮像素子の画素構造30は、複数のマスクを使用した多段階の集積回路プロセスによって製造されるものである。
より詳細には、本発明は、フォトダイオードのポテンシャルに第1段目のゲートである読み出しゲート方向に電子が自然に移動するような勾配をつけるようにしたものである。
そして、本発明のうち請求項1に記載の発明は、光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、光電変換により電子を発生するフォトダイオードと、上記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、上記フォトダイオードと上記電荷蓄積部との間に配置され、上記フォトダイオードで発生された電子の上記複数の電荷蓄積部への転送を制御するゲート構造とを有し、上記ゲート構造は、3段のゲートよりなり、上記3段のゲートは、上記フォトダイオードに隣接して配置され、上記フォトダイオードで発生した電子の読み出しを制御する第1段のゲートと、上記第1段のゲートの後段に所定の間隙を開けて隣接するとともに、上記第1段のゲートの読み出し制御により読み出された電子の上記複数の電荷蓄積部への移動を制御する第2段のゲートと、上記第2段のゲートの後段に所定の間隙を開けて隣接するとともに、上記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、上記第2段のゲートの移動制御により移動された電子を上記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第3段のゲートとを有し、上記フォトダイオードのポテンシャルに上記第1段のゲート方向へ電子を移動させる勾配を形成したものである。
1.第1の実施の形態(課題1を解決するための実施の形態:フォトダイオードにおける残留電子を低減する手法)
この第1の実施の形態は、フォトダイオードのポテンシャルに第1段目のゲートである読み出しゲート方向に電子が自然に移動するような勾配をつけるようにしたものである。
ここで、フォトダイオードのポテンシャルに勾配をつける手法としては、例えば、特開平7−240505号公報に開示されたフォトダイオード自体の形状を台形状とする手法や、特開2007−81083号公報に開示されたフォトダイオード自体の形状を三角形状とする手法や、特開2002−231926号公報に開示されたフォトダイオードの不純物濃度に勾配を持たせる手法が知られている。
この第1の実施の形態においては、本願発明者が提案した図1(a)(b)ならびに図3および図4に示す固体撮像素子の画素構造30において、上記した従来の手法とは全く異なる手法により、フォトダイオード13のポテンシャルに勾配をつけるようにしたものである。
この第1の実施の形態による固体撮像素子の画素構造100は、画素構造30におけるフォトダイオード13に対応するフォトダイオード102の構造が、フォトダイオード13と異なる点において、固体撮像素子の画素構造30とは異なる。
寸法q:0.5〜3μm
であることが好ましい。
従って、フォトダイオード102においては、PW層102aでは空乏層は浅く、PW層102a以外の領域ではP型不純物低濃度ドープ領域により空乏層が深く広がって形成されることになる。
以上において説明したように、画素構造100によれば、フォトダイオード102の構造が、第1段目のゲートである読み出しゲート14からの距離に比例して電子が存在しうるポテンシャル井戸を狭め、これによりポテンシャルに第1段目のゲートである読み出しゲート14方向に電子が自然に移動するような勾配がつけられることとなり、電子はフォトダイオード102の周辺部から中央へ、そして読み出しゲート14の近くへと自然と移動するようになり、フォトダイオード102内における残留電子数を大幅に低減することができるようになる。
ここで、フォトダイオード102の製造方法について説明すると、一般的にCMOSプロセスでは、基板下地のイオンドープ、酸化膜形成、ポリシリコンのゲート形成、高濃度イオン打ち込みによるソース・ドレイン形成の順番で素子を形成する。
2.第2の実施の形態および第3の実施の形態(課題2を解決するための実施の形態:分配ゲートへの電子転送が不確実になってしまうことを改善する手法)
この第2の実施の形態は、転送された電子を第3段目のゲートである一対の分配ゲートの境界付近に集中させることで、分配ゲートが効率よく電子を分配動作する条件を整えるようにしたものである。
図13(a)には、第2の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図が示されている。
ここで、ゲート直下のP型不純物濃度が高いとゲート閾値は高く、P型不純物濃度が低いとゲート閾値は低いことが知られている。
即ち、画素構造200によれば、転送された電子を第3段目のゲートである一対の分配ゲートたる第1分配ゲート15と第2分配ゲート16との境界ε付近に集中させることができ、これにより一対の分配ゲートである第1分配ゲート15と第2分配ゲート16とが効率よく電子を分配動作する条件を整えることができる。
次に、図14(a)には、第3の実施の形態による固体撮像素子の画素構造の原理的な平面構造を模式的に表した平面構造説明図が示されている。
寸法r:寸法fの半分程度、例えば、寸法fの30〜70%
寸法fが0.5〜1.5μmであるならば、0.15〜1.05μm
であることが好ましい。
従って、画素構造300においては、第3段目のゲートである一対の分配ゲートたる第1分配ゲート15と第2分配ゲート16との境界εの周辺に狭いチャンネル領域302を設けることにより、移動ゲート31の直下から、電圧を印加した側の分配ゲートに連続で直線的な電子の移動経路ができるようになる。
即ち、画素構造300においては、第3段目のゲートである一対の分配ゲートたる第1分配ゲート15と第2分配ゲート16との境界εの周辺に狭いチャンネル領域302を形成したため、当該一対の分配ゲートの一方から他方へ電子が移動できる可能性が確保されることになり、電圧が印加されずに閉じた分配ゲート側へ電子がトラップされてしまう可能性を排除することができる。
3.第4の実施の形態(課題3を解決するための実施の形態:製造精度(誤差)による偏りの改善の手法)
一般に、各種素子の製造精度を担うのはマスク精度、露光位置精度など複雑であるが、対称配置した素子ではバラツキが緩和されることが知られている。
4.実験結果
図16には、本願発明者による実験結果を示すグラフが表されており、本願発明者は、画素構造30と画素構造400とを用いて比較実験を行った。
ここで、図16に示すグラフの縦軸は分離度を表し、2つの電荷蓄積部(第1電荷蓄積部17および第2電荷蓄積部18)に電圧印加のタイミングによって分配され蓄積された電子数に比例した電圧出力の差である。なお、100%とは、発光と同期して電圧を印加した分配ゲート(第1分配ゲート15または第2分配ゲート16)の側の電荷蓄積部(第1電荷蓄積部17または第2電荷蓄積部18)に全ての電子が回収され、反対位相で電圧を印加した分配ゲート側の電荷蓄積部には全く電子が蓄積されないことを意味する。
5.変形例
なお、上記した各実施の形態は、以下の(1)〜(3)に説明するように変形してもよい。
11 基板(SUB)
12 分離溝(STI)
13、102、502、602 フォトダイオード(PD)
14 転送ゲート(読み出しゲート)(TG)
15 第1分配ゲート(DG1)
16 第2分配ゲート(DG2)
17 第1電荷蓄積部(FD1)
18 第2電荷蓄積部(FD2)
19 シリコン酸化膜(SOX)
31 副転送ゲート(移動ゲート)(SG)
102a、502a、602a、202a、202b、604a、604b PW層
102b、602b N−層
104、106 マスク
302 チャンネル領域
Claims (8)
- 光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、3段のゲートよりなり、
前記3段のゲートは、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する第1段のゲートと、
前記第1段のゲートの後段に所定の間隙を開けて隣接するとともに、前記第1段のゲートの読み出し制御により読み出された電子の前記複数の電荷蓄積部への移動を制御する第2段のゲートと、
前記第2段のゲートの後段に所定の間隙を開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、前記第2段のゲートの移動制御により移動された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第3段のゲートと
を有し、
前記フォトダイオードのポテンシャルに前記第1段のゲート方向へ電子を移動させる勾配を形成した
ことを特徴とする固体撮像素子の画素構造。 - 請求項1に記載の固体撮像素子の画素構造において、
前記フォトダイオードは、前記第1段のゲートからの距離に比例して電子が存在しうるポテンシャル井戸を狭めるように形成された
ことを特徴とする固体撮像素子の画素構造。 - 請求項2に記載の固体撮像素子の画素構造において、
前記フォトダイオードは、前記第1段のゲート側とは反対側の端部および周辺部の直下の基板不純物ドープ濃度を高め、前記フォトダイオードのポテンシャル井戸を前記フォトダイオードの中央部および前記第1段のゲートの近傍に偏在させる
ことを特徴とする固体撮像素子の画素構造。 - 光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、3段のゲートよりなり、
前記3段のゲートは、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する第1段のゲートと、
前記第1段のゲートの後段に所定の間隙を開けて隣接するとともに、前記第1段のゲートの読み出し制御により読み出された電子の前記複数の電荷蓄積部への移動を制御する第2段のゲートと、
前記第2段のゲートの後段に所定の間隙を開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、前記第2段のゲートの移動制御により移動された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第3段のゲートと
を有し、
前記第2段のゲートは、転送された電子を前記複数の第3段のゲートの境界付近に集中させる
ことを特徴とする固体撮像素子の画素構造。 - 請求項4に記載の固体撮像素子の画素構造において、
前記第2段のゲートの端部における直下の基板不純物ドープ濃度を高め、前記第2段のゲートの中央部における直下に電子が集中するようにして、前記複数の第3段のゲートの境界付近に電子が集中するように移動する
ことを特徴とする固体撮像素子の画素構造。 - 光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、3段のゲートよりなり、
前記3段のゲートは、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する第1段のゲートと、
前記第1段のゲートの後段に所定の間隙を開けて隣接するとともに、前記第1段のゲートの読み出し制御により読み出された電子の前記複数の電荷蓄積部への移動を制御する第2段のゲートと、
前記第2段のゲートの後段に所定の間隙を開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、前記第2段のゲートの移動制御により移動された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第3段のゲートと
を有し、
前記複数の第3段のゲートにおける各ゲート間の境界付近に電子が移動できるチャンネルを形成した
ことを特徴とする固体撮像素子の画素構造。 - 請求項6に記載の固体撮像素子の画素構造において、
前記複数の第3段のゲートにおける各ゲート間の境界直下に基板不純物ドープ濃度の低い領域を設けることにより前記チャンネルを形成した
ことを特徴とする固体撮像素子の画素構造。 - 光電変換により発生した電子を分配して電荷蓄積を行う固体撮像素子の画素構造において、
光電変換により電子を発生するフォトダイオードと、
前記フォトダイオードで発生された電子を蓄積する複数の電荷蓄積部と、
前記フォトダイオードと前記電荷蓄積部との間に配置され、前記フォトダイオードで発生された電子の前記複数の電荷蓄積部への転送を制御するゲート構造と
を有し、
前記ゲート構造は、3段のゲートよりなり、
前記3段のゲートは、
前記フォトダイオードに隣接して配置され、前記フォトダイオードで発生した電子の読み出しを制御する第1段のゲートと、
前記第1段のゲートの後段に所定の間隙を開けて隣接するとともに、前記第1段のゲートの読み出し制御により読み出された電子の前記複数の電荷蓄積部への移動を制御する第2段のゲートと、
前記第2段のゲートの後段に所定の間隙を開けて隣接するとともに、前記複数の電荷蓄積部のそれぞれに対応してそれぞれ配置され、前記第2段のゲートの移動制御により移動された電子を前記複数の電荷蓄積部へそれぞれ分配する制御を行う複数の第3段のゲートと
を有する固体撮像素子の画素構造を基本構成単位とし、
前記基本構成単位を複数個用い、前記複数個の基本構成単位を対称配置するとともに、前記複数個の基本構成単位を並列に接続した
ことを特徴とする固体撮像素子の画素構造。
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