JP2004165467A - 半導体撮像装置及びイメージセンサ - Google Patents
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Abstract
【課題】本発明はCMOSイメージセンサのもつ低消費電力の特性を生かしつつ、歪みを抑えた動画像の撮影可能がイメージセンサを提供することを目的とする。
【解決手段】CMOSイメージセンサ1は複数の画素セル2a〜2dが2次元に配列されている。これらの画素セル2a〜2dは、主にフォトダイオードPD、CCD素子、PD電荷排出素子Td及び信号検出部DNから構成されている。フォトダイオードPDで一定期間蓄積された信号電荷を全画素セル2a〜2d同時にCCD素子の信号蓄積電極ΦREADRへ読み出し、CCD素子において一時信号電荷を蓄積・保持する。その後、CCD素子に保持された信号電荷をライン毎に出力する。
【選択図】 図1
【解決手段】CMOSイメージセンサ1は複数の画素セル2a〜2dが2次元に配列されている。これらの画素セル2a〜2dは、主にフォトダイオードPD、CCD素子、PD電荷排出素子Td及び信号検出部DNから構成されている。フォトダイオードPDで一定期間蓄積された信号電荷を全画素セル2a〜2d同時にCCD素子の信号蓄積電極ΦREADRへ読み出し、CCD素子において一時信号電荷を蓄積・保持する。その後、CCD素子に保持された信号電荷をライン毎に出力する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体撮像装置に関し、特にCMOS(Complementary Metal Oxide Semiconductor)イメージセンサに用いる半導体撮像装置に関する。
【0002】
【従来の技術】
CMOSイメージセンサは低消費電力を実現できるため、携帯機器等の低消費電力を要求される装置には非常に有効なイメージセンサである。
【0003】
増幅型CMOSイメージセンサ1101の一例の回路図を図13に示す。主に撮像領域1102、タイミング発生回路1103、垂直走査回路1104、水平走査回路1105そしてバイアス発生回路1106から構成されている。
【0004】
撮像領域1102は2次元配列された複数の画素セル1102a〜1102dからなり、1セルに3つのトランジスタ(Ta,Tb,Tc)と信号読出し電極ΦREADRとフォトダイオードPDから構成されている。撮像領域1102の下部には各水平方向の列にソースフォロワ回路用の負荷トランジスタTLが配置されている。また、撮像領域1102の上部には各水平方向の列に、2つのトランジスタ(TSH,TCLP)と2個のコンデンサ(Cc,Ct)から構成されたノイズキャンセラ回路1107が配置されている。これらの撮像領域、ソースフォロワ回路用の負荷トランジスタTLそしてノイズキャンセラ回路1107は、タイミング発生回路1103、垂直走査回路1104、水平走査回路1105及びバイアス発生回路1106によって駆動することができる。
【0005】
具体的には、画素セル1102a〜1102dに入射した光をフォトダイオードPDで受光し、その光の強度を信号電荷に変換する。変換された信号電荷は、一定期間フォトダイオードPDに蓄積される。蓄積された信号電荷はΦREADR信号を“HIGH”にして信号検出部DNに送り、トランジスタTbで増幅される。増幅された電信号電荷はノイズキャンセラ回路1107を通り、出力端子SigOUTから出力される(例えば、特許文献1参照。)。
【0006】
【特許文献1】
特開2000−23041号公報(第1図)
【0007】
【発明が解決しようとする課題】
しかし、図13に示す従来のCMOSイメージセンサ1101は、フォトダイオードPDで蓄積した信号電荷を逐次信号検出部DNに送り、トランジスタTbで増幅されて画像の読み出しを行っている。
【0008】
一方、出力信号はライン毎に処理し出力されるため、フォトダイオードPDから出力される信号電荷の蓄積時刻は画素セル毎に異なってしまう。
【0009】
この場合、静止画像を撮像する場合は画像の時間経過を考慮することがないので特に問題が生じることはないが、動画像を撮像する場合は各画素セルによって検出する時間が異なるため、画像が歪む可能性がある。
【0010】
そこで、本発明はCMOSイメージセンサのもつ低消費電力の特性を生かしつつ、歪みを抑えた動画像の撮像可能がイメージセンサを提供することを目的とする。
【0011】
【課題を解決するための手段】
上記課題を解決するために本発明は、光の強度を信号電荷に光電変換するフォトダイオード部と、このフォトダイオード部に蓄積された信号電荷を除去する電子シャッタ読出し素子と、前記フォトダイオード部に蓄積された信号電荷を一時蓄積するCCD素子とを備えた画素セルが複数個2次元配列されていることを特徴とする半導体撮像装置を提供する。
【0012】
また、光の強度を信号電荷に光電変換し、この信号電荷を蓄積するフォトダイオードと、このフォトダイオードの一方に接続され、前記フォトダイオードに蓄積された信号電荷を除去する電子シャッタ読出し素子と、前記フォトダイオードの他方に接続され、前記フォトダイオードに蓄積された信号電荷を読み出す信号読出し電極と、この信号読出し電極に接続され、前記読み出された信号電荷を一時蓄積する信号蓄積電極と、この信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個2次元配列されていることを特徴とする半導体撮像装置を提供する。
【0013】
また、光の強度を信号電荷に光電変換し、この信号電荷を蓄積するフォトダイオードと、このフォトダイオードに接続された共通読み出し電極と、この共通読み出し電極の一方に接続され、前記フォトダイオードに蓄積された信号電荷を除去する電子シャッタ読出し素子と、前記共通読み出し電極の他方に接続され、前記フォトダイオードに蓄積された信号電荷を読み出す信号読出し電極と、この信号読出し電極に接続され、前記読み出された信号電荷を一時蓄積する信号蓄積電極と、この信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個2次元配列されていることを特徴とする半導体撮像装置を提供する。
【0014】
また、光の強度を信号電荷に光電変換し、この信号電荷を蓄積するフォトダイオードと、このフォトダイオードの一方に接続され、前記フォトダイオードに蓄積された信号電荷を除去する電子シャッタ読出し素子と、前記フォトダイオードの他方に接続され、前記フォトダイオードに蓄積された信号電荷を読み出す第1及び第2の信号読出し電極と、この第1及び第2の信号読出し電極にそれぞれ接続され、前記読み出された信号電荷を一時蓄積する第1及び第2の信号蓄積電極と、この第1及び第2の信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個2次元配列されていることを特徴とする半導体撮像装置を提供する。
【0015】
また、光の強度を信号電荷に光電変換し、この信号を蓄積する第1及び第2のフォトダイオードと、この第1のフォトダイオードの一方に接続され、前記第1のフォトダイオードに蓄積された信号電荷を除去する第1の電子シャッタ読出し素子と、前記第2のフォトダイオードの一方に接続され、前記第2のフォトダイオードに蓄積された信号電荷を除去する第2の電子シャッタ読出し素子と、前記第1のフォトダイオードの他方に接続され、前記第1のフォトダイオードに蓄積された信号電荷を読み出す第1の信号読出し電極と、前記第2のフォトダイオードの他方に接続され、前記第2のフォトダイオードに蓄積された信号電荷を読み出す第2の信号読出し電極と、この第1及び第2の信号読出し電極にそれぞれ接続され、前記読み出された信号電荷を一時蓄積する第1及び第2の信号蓄積電極と、この第1及び第2の信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個2次元配列されていることを特徴とする半導体撮像装置を提供する。
【0016】
また、上記課題を解決するために本発明は、タイミング信号を生成するタイミング発生回路と、このタイミング発生回路で生成したタイミング信号によって動作し、2次元配列された複数の画素セルと、これら複数の画素セルの出力制御する走査回路と、前記複数の画素セルからの出力の信号処理をするノイズキャンセラ回路と、このノイズキャンセラ回路からの出力信号を外部に出力する出力端とを備え、前記画素セルは、光の強度を信号電荷に変換するフォトダイオード部と、 このフォトダイオード部に蓄積された信号電荷を除去する電子シャッタ読出し素子と、前記フォトダイオード部に蓄積された信号電荷を一時蓄積するCCD素子とを備えることを特徴とするイメージセンサを提供する。
【0017】
上記解決手段によって、複数のフォトダイオードに蓄積された信号電荷を同時、かつ一時的にCCD素子に蓄積・保持することができるため、2次元配列された総ての画素セルについて同時刻の画像情報を取得することが可能となる。したがって、静止画像だけでなく、対象撮像物体が時間と共に変化する動画像も画像の歪みを抑えて撮像することが可能である。
【0018】
【発明の実施の形態】
以下に本発明の実施形態について図を参照しながら説明する。
【0019】
[第1の実施形態] 図1は本発明の第1の実施形態を示すCMOSイメージセンサ1の回路図である。
【0020】
主に撮像領域2、タイミング発生回路3、垂直走査回路4、水平走査回路5そしてバイアス発生回路6から構成されている。撮像領域2は複数の画素セル2a,2b,2c,2dからなる半導体撮像装置であり、これらの画素セル2a〜2dは2次元に配列されている。
【0021】
撮像領域2の下部には、各水平方向の列にソースフォロワ回路用の負荷トランジスタTLが配置されている。また、撮像領域2の上部には、各水平方向の列に2つのトランジスタ(TSH,TCLP)と2個のコンデンサ(Cc,Ct)から構成されたノイズキャンセラ回路7が配置されている。
【0022】
これらの撮像領域2の画素セル2a〜2d、ソースフォロワ回路用の負荷トランジスタTLそしてノイズキャンセラ回路7は、タイミング発生回路3、垂直走査回路4、水平走査回路5及びバイアス発生回路6によって駆動することができる。
【0023】
水平方向毎のノイズキャンセラ回路を通過した信号電荷は、アンプ回路AMPを介して出力端子SigOUTから出力される。
【0024】
また、1の画素セルには、4つのトランジスタ(Ta,Tb,Tc,Td)とCCD(Charge−Coupled imaging Device)素子とフォトダイオードPDから構成されている。
【0025】
タイミング発生回路3からは電子シャッタ読出しパルスΦREADES及び信号読出しパルスΦREADR、バイアス発生回路からはバイアス電圧VOGが全画素セルに対し共通に供給される。
【0026】
また、垂直走査回路4からはラインアドレスパルスΦADRESn、リセットパルスΦRESETn、信号蓄積パルスΦTn(nは正の整数)がライン毎に供給される。
【0027】
図2(a)は画素セル2a〜2dの主な構成図、図2(b)は図2(a)の断面図を示したものである。
【0028】
画素セル2a〜2dの主な構成は、フォトダイオードPD、電子シャッタ読出し電極ΦREADES、信号読出し電極ΦREADR、信号蓄積電極ΦT、出力用ゲートOG、信号検出部DN、この信号検出部DNのリセットトランジスタTcと信号検出部DNの信号を出力するための増幅トランジスタTbから構成されている。
【0029】
ここで、電極ΦREADR、電極ΦT及び出力用ゲートOGは、単層電極で形成したCCD構造となっている。また、電極ΦTと信号検出部DNの上部は入射光を遮るためアルミ電極で覆われている。
【0030】
図2(b)は図2(a)に示す構成のトランジスタTdからトランジスタTcまで(A−A間)の断面図である。p型Si基板にn−のCCD部、n+のフォトダイオードPD部及びn++のドレインで構成されている。フォトダイオードPD部は埋め込み型フォトダイオードであり、表面はリーク電流低減のためp型不純物をドープしシールドされている。
【0031】
なお、図1の回路図においては画素セルが垂直方向と水平方向に各2列の計4セルが配列されているだけであるが、これに限らず3列以上の2次元の配列で構成されてもよい。
【0032】
次に、図1に示すCMOSイメージセンサ1の具体的動作について図3及び図4に表す動作タイミングチャート並びに図5に表す信号電荷のポテンシャル図を用いて説明する。
【0033】
図3は各信号の動作タイミングを示したものであり、図4は図3に示す時刻t4〜t7までを更に詳細に表した動作タイミングチャートである。また、図5は信号電荷のポテンシャルを表した図である。
【0034】
図3に示すフィールド信号は、本発明のCMOSイメージセンサ1のフィールド周期信号であり、この周期は30Hzである。
【0035】
ΦES信号は電子シャッタ用パルス、ΦVP信号は垂直ラインの読出し用スタートパルス、ΦHP信号は水平走査期間のスタートパルスである。これらのΦES信号、ΦVP信号及びΦHP信号は、CMOSイメージセンサ1の外部端子から入力される。
【0036】
ΦREADES、ΦREADR、ΦRESETn、ΦADRESn及びΦTn(nは正の整数)は画素セルの駆動パルスを示す。ΦREADES信号はフォトダイオードPDの電荷リセットパルス、ΦREADR信号はCCD読出しパルスである。ΦRESETn信号はnラインの信号検出部DNのリセットパルス、ΦADRESn信号はnラインのアドレス信号、ΦTn信号はDN読出しパルスである。
【0037】
時刻t1では、図5(a)に示すように各画素セルのフォトダイオードPDと蓄積電極ΦTに溜まった余分な信号電荷が蓄積された状態にある。
【0038】
時刻t2では、ΦREADES信号を“HIGH”にする。図5(b)に示すようにフォトダイオードPDに蓄積されていた信号電荷を電極ΦREADER側に読み出して、ドレインVDDに信号電荷を排出している。この時点でのフォトダイオードPDの信号電荷は除去される。
【0039】
時刻t3では、図5(c)に示すようにフォトダイオードPDに入射した光を信号電荷に変換し、この信号電荷をフォトダイオードPDに一定期間蓄積している。
【0040】
時刻t4及びt5では、ΦREADR信号を“HIGH”、ΦRESETn信号を“HIGH”、ΦT1信号を“LOW”にする。この時刻での1ライン目の詳細な動作タイミングを図4に示す。
【0041】
時刻t4では、先ずΦRESET1信号を“HIGH”、ΦT1信号を“LOW”にする。図5(d)に示すように、信号電荷をフォトダイオードPDから蓄積電極ΦTに読み出す前に蓄積電極ΦTの余分な信号電荷を信号検出部DNを介してドレインVDDへ排出している。
【0042】
時刻t5では、ΦREADR信号を“HIGH”にする。図5(e)に示すようにフォトダイオードPDで光電変換し一定期間蓄積された信号電荷を蓄積電極ΦTへ読み出す。
【0043】
なお、時刻t4及びt5での駆動パルスは全画素セル同時に行うため、フォトダイオードPDに蓄積された信号電荷は各画素セルのΦT電極に同時に蓄積されることになる。
【0044】
次に時刻t6及びt7では、ΦRESET1信号を“HIGH”、ΦADRES1信号を“HIGH”、ΦT1信号を“LOW”にする。この時刻での1ライン目の詳細な動作タイミングを図4に示す。
【0045】
時刻t6では、ΦRESET1信号を“HIGH”にする。図5(f)に示すように信号検出部DNの余分な信号電荷をドレインVDDに排出している。すなわち、信号検出部DNの暗時電圧・リーク電流をリセットしている。
【0046】
次に、ΦADRES1信号を“HIGH”にして、垂直信号線VLINが動作する状態にする。さらに、ΦCLP信号を“HIGH”にして、無信号状態の信号検出部DNの電圧とクランプ電圧VVCとの差をコンデンサCcで保持する。このとき、サンプルホールド用トランジスタTSHのゲート電極信号ΦSHを“HIGH”にする。
【0047】
次に時刻t7では、ΦT1信号を“LOW”にする。図5(g)に示すように蓄積電極ΦTに蓄積された信号電荷を信号検出部DNへ読み出す。この読み出した信号を増幅トランジスタTbで垂直信号線VLINへと出力する。
【0048】
この信号電圧と先の時刻t6においてコンデンサCcで保持した電圧との電圧差分はΦSH信号を“LOW”に戻すことによってコンデンサCtに保持し、ノイズキャンセラ回路7を動作させる。
【0049】
次に、水平走査回路5のΦH1信号、ΦH2信号を順次“HIGH”にすると出力端子SigOUTから順次SigOUT信号が出力される。
【0050】
時刻t6及びt7における駆動パルスは1ライン毎に行われる。したがって、1ライン目の信号電荷処理が終了後、続けて2ライン目の処理(時刻t8及びt9)が行われる。
【0051】
時刻t8及びt9では、ΦRESET2信号を“HIGH”、ΦADRES2信号を“HIGH”、ΦT2信号を“LOW”にする。2ライン目の信号検出部DNに蓄積されている信号電荷をドレインVDDに排出し、2ライン目のΦT電極に蓄積された信号検出部DNへ読み出す。
【0052】
このように、順次ライン毎にΦT電極に蓄積された信号電荷を信号検出部DNに読み出す。したがって、前記2次元に配列された画素セルにおいて信号処理に時間がかかっても同時刻にフォトダイオードPDに蓄積した信号電荷をCCD素子に同時に読出し保持することができるので、各画素セルの位置に関わらず同じ時間の画像を取り込むことができる。よって、動画を撮像する場合に特に有益である。
【0053】
[第2の実施形態]次に本発明の第2の実施形態について説明する。第2の実施形態のイメージセンサも第1の実施形態と同様に撮像領域、タイミング発生回路、垂直走査回路、水平走査回路そしてバイアス発生回路から構成されている。また、撮像領域の下部には負荷トランジスタ、上部にはノイズキャンセラ回路が配置されている。
【0054】
撮像領域は、2次元配列された複数の画素セルから構成されており、1つの画素セルには4つのトランジスタとCCD素子とフォトダイオードから構成されている。
【0055】
タイミング発生回路からは電子シャッタ読出しパルスΦREADES及び信号読出しパルスΦREADRそしてPD読出しパルスΦREADM、バイアス発生回路からはバイアス電圧VOGが全画素セルに対し共通に供給される。
【0056】
また、垂直走査回路からはラインアドレスパルスΦADRESn、リセットパルスΦRESETn、信号蓄積パルスΦTn(nは正の整数)がライン毎に供給される。
【0057】
図6(a)は画素セルの主な構成図、図6(b)は図6(a)の断面図を示したものである。
【0058】
画素セルの主な構成は、フォトダイオードPD、電子シャッタ読出し電極ΦREADES、信号読出し電極ΦREADR、信号蓄積電極ΦT、出力用ゲートOG、信号検出部DN、この信号検出部DNのリセットトランジスタTc、信号検出部DNの信号を出力するための増幅トランジスタTbと、フォトダイオードPD読出し電極ΦREADMから構成されている。
【0059】
電極ΦREADR、電極ΦT及び出力用ゲートOGは、単層電極で形成したCCD構造となっている。また、電極ΦTと信号検出部DNの上部は入射光を遮断するためアルミ電極で覆われている。
【0060】
また、フォトダイオードPDに対する読出し用電極を1つの電極ΦREADMとし、読み出した信号電荷を電極ΦREADRと電極ΦREADESとに分岐している。
【0061】
電極ΦREADESの他方はドレインVDDと接続されている。一方、電極ΦREADRは信号電荷を蓄積するための蓄積電極ΦTと接続されている。
【0062】
図6(b)は、図6(a)に示す構成のトランジスタTdからトランジスタTcまで(B−B間)の断面図である。p型Si基板にn−のCCD部、n+のフォトダイオードPD部及びn++のドレインで構成されている。また、フォトダイオードPD部はn+p接合型ダイオードで形成されている。
【0063】
次に、図6に示す画素セルを有するCMOSイメージセンサの具体的動作について図7に表す動作タイミングチャートと図8に表す信号電荷のポテンシャル図を用いて説明する。
【0064】
ΦREADES、ΦREADR、ΦRESET、ΦT、VLINの信号は前述した第1の実施形態の信号と同じなので説明を省略する。ΦREADM信号は、フォトダイオードPD読出しパルスを示す。
【0065】
時刻t1では、図8(a)に示すように各画素セルのフォトダイオードPDと蓄積電極ΦTに溜まった余分な信号電荷が蓄積された状態にある。
【0066】
時刻t2では、先ずΦREADES信号を“HIGH”、ΦREADM信号を“HIGH”にする。図8(b)に示すようにフォトダイオードPDに蓄積されていた信号電荷を電極ΦREADES側に読み出して、ドレインVDDに信号電荷を排出している。この時点でのフォトダイオードPDの信号電荷は除去される。
【0067】
時刻t3では、図8(c)に示すようにフォトダイオードPDに入射した光を信号電荷に変換し、この信号電荷をフォトダイオードPDに蓄積している。
【0068】
時刻t4では、先ずΦRESET1信号を“HIGH”、ΦT1信号を“LOW”にする。図8(d)に示すように、信号電荷をフォトダイオードPDから蓄積電極ΦTに読み出す前に蓄積信号ΦTを“LOW”にして余分な信号電荷は信号検出部DNを介してドレインVDDへ排出される。
【0069】
時刻t5では、先ずΦREADES信号を“HIGH”にして、続けてΦREADM信号を“HIGH”にする。図8(e)に示すように、フォトダイオードPDで光電変換して一定期間蓄積した信号電荷を蓄積電極ΦTへ読み出す。
【0070】
なお、時刻t4及びt5での駆動パルスは全画素セル同時に行うため、フォトダイオードPDに蓄積された信号電荷は各画素セルのΦ電極に同時に蓄積されることになる。
【0071】
次に時刻t6では、ΦRESET1信号を“HIGH”にする。図8(f)に示すように信号検出部DNの余分な信号電荷をドレインVDDに排出している。すなわち、信号検出部DNの暗時電圧・リーク電流をリセットしている。
【0072】
次に時刻t7では、ΦT1信号を“LOW”にする。図8(g)に示すように蓄積電極ΦTに蓄積された信号電荷を信号検出部DNへ読み出す。この読み出し信号を増幅トランジスタTbで垂直信号VLINへと出力する。
【0073】
なお、ΦCLP信号、ΦSH信号、ΦH1信号及びΦH2信号の動作タイミングは、前述した第1の実施形態と同様なので、説明を省略する。
【0074】
このように本実施形態では、フォトダイオードPDからの読出し電極を共通の電極ΦREADMとしている。その結果、フォトダイオードPDの信号電荷の電子シャッタでの排出と信号電荷の読み出しが同一電極で実施可能なため、2電極読出し方式と比べてゲートのVthバラツキを受けず、前述した第1の実施形態の効果に加えて暗時ムラを低減することができる。
【0075】
[第3の実施形態]次に本発明の第3の実施形態について説明する。第3の実施形態のイメージセンサも第1の実施形態と同様に撮像領域、タイミング発生回路、垂直走査回路、水平走査回路そしてバイアス発生回路から構成されている。また、撮像領域の下部には負荷トランジスタ、上部にはノイズキャンセラ回路が配置されている。
【0076】
撮像領域は、2次元配列された複数の画素セルから構成されており、1つの画素セルには4つのトランジスタとCCD素子とフォトダイオードから構成されている。
【0077】
タイミング発生回路からは電子シャッタ読出しパルスΦREADES及び2つの信号読出しパルスΦREADR1,ΦREADR2、バイアス発生回路からはバイアス電圧VOGが全画素セルに対し共通に供給される。
【0078】
また、垂直走査回路からはラインアドレスパルスΦADRESn、リセットパルスΦRESETn、2つの信号蓄積パルスΦT1n,ΦT2n(nは正の整数)がライン毎に供給される。
【0079】
図9に示すように画素セルの主な構成は、フォトダイオードPD、電子シャッタ読出し電極ΦREADR、2つの信号読出し電極ΦREADR1,ΦREADR2、2つの信号蓄積電極ΦT1,ΦT2、出力用ゲートOG、信号検出部DN、この信号検出部DNのリセットトランジスタTc、信号検出部DNの信号を出力するための増幅トランジスタTbとから構成されている。
【0080】
第1の信号読出し電極ΦREADR1、第1の信号蓄積電極ΦT1及び出力用ゲートOG、並びに、第2の信号読出し電極ΦREADR2、第2の信号蓄積電極ΦT2及び出力用ゲートOGは、それぞれ単層電極で形成した第1並びに第2のCCD構造になっている。出力用ゲートOGは第1のCCD部と第2のCCD部に共通している。また、電極ΦT1,ΦT2と信号検出部DNの上部は入射光を遮るためアルミ電極で覆われている。
【0081】
次に、CMOSイメージセンサの具体的動作について図10に示す動作タイミングチャートを用いて説明する。
【0082】
時刻t1では、各画素セルのフォトダイオードPDと第1及び第2の蓄積電極ΦT1,ΦT2に溜まった余分な信号電荷が蓄積された状態にある
時刻t2では、ΦREADES信号を“HIGH”にする。フォトダイオードPDに蓄積されていた信号電荷を電極ΦREADES側に読み出して、ドレインVDDに信号電荷を排出している。この時点でのフォトダイオードPDの信号電荷は除去される。
【0083】
時刻t3では、フォトダイオードPDに入射した光を信号電荷に変換し、この信号電荷を一定期間(ts1)フォトダイオードPDに蓄積している。
【0084】
時刻t4では、ΦT11信号を“LOW”にする。信号電荷をフォトダイオードPDから第1の蓄積電極ΦT1に読み出す前に第1の蓄積電極ΦT1の余分な信号電荷を信号検出部DNを介してドレインVDDへ排出している。
【0085】
時刻t5では、ΦREADR1信号を“HIGH”にする。フォトダイオードPDで光電変換して一定期間(ts1)蓄積した信号電荷を第1の蓄積電極ΦT1へ読み出す。フォトダイオードPDの信号電荷の蓄積はゼロになる。
【0086】
次に時刻t6では、フォトダイオードPDに入射した光を信号電荷に変換し、この信号電荷を再度一定期間(ts2)フォトダイオードPDに蓄積している。時刻t5においてフォトダイオードPDの蓄積電荷は総て読み出されているので、フォトダイオードPDに蓄積される信号電荷は時刻t5から再度蓄積される。
【0087】
時刻t7では、ΦT21信号を“LOW”にする。信号電荷をフォトダイオードPDから第2の蓄積電極ΦT2に読み出す前に第2の蓄積電極ΦT2の余分な信号電荷を信号検出部DNを介してドレインVDDへ排出している。
【0088】
次に時刻t8では、ΦREADR2信号を“HIGH”にする。フォトダイオードPDで光電変換して一定期間(ts2)蓄積した信号電荷を第2の蓄積電極ΦT2へ読み出す。この場合、蓄積する時間ts2は、第1の蓄積電極ΦT1への蓄積時間ts1と等しくする。
【0089】
次に時刻t9では、ΦRESET信号を“HIGH”にする。信号検出部DNの余分な信号電荷をドレインVDDに排出している。すなわち、信号検出部DNの暗時電圧・リーク電流をリセットしている。
【0090】
次に時刻t10では、ΦT11信号を“LOW”にする。第1の蓄積電極ΦT1に蓄積された信号電荷を信号検出部DNへ読み出す。この読み出した信号を増幅トランジスタTbで垂直信号線VLINへと出力する。その後、ΦRESET信号を“HIGH”にして、予め信号検出部DNの余分な信号電荷をドレインVDDに排出しておく。
【0091】
また時刻t10では、ΦCLP信号とΦSH信号を“HIGH”にして、第1の蓄積電極ΦT1から出力された信号をノイズキャンセラ回路27のコンデンサCcに保持しておく。
【0092】
次に時刻t11では、ΦT21信号を“LOW”にする。第2の蓄積電極ΦT2に蓄積された信号電荷を信号検出部DNへ読み出す。この読み出した信号を増幅トランジスタTbで垂直信号線VLINへと出力する。
【0093】
時刻t10において保持した信号と時刻t11における信号の差分を検出することができる。したがって、図10に示すように、第1の蓄積電極ΦT1と第2の蓄積電極ΦT2に蓄積された信号電荷が等しい場合は信号が無く、ΦT1とΦT2の信号電荷に差がある場合はその差分の信号が検出される。
【0094】
[第4の実施形態]次に本発明の第4の実施形態について説明する。第4の実施形態のイメージセンサも第1の実施形態と同様に撮像領域、タイミング発生回路、垂直走査回路、水平走査回路そしてバイアス発生回路から構成されている。また、撮像領域の下部には負荷トランジスタ、上部にはノイズキャンセラ回路が配置されている。
【0095】
撮像領域は、2次元配列された複数の画素セルから構成されており、1つの画素セルには4つのトランジスタとCCD素子とフォトダイオードから構成されている。
【0096】
タイミング発生回路からは電子シャッタ読出しパルスΦREADES及び2つの信号読出しパルスΦREADR1,ΦREADR2、バイアス発生回路からはバイアス電圧VOGが全画素セルに対して共通に供給される。
【0097】
また、垂直走査回路からはラインアドレスパルスΦADRESn、リセットパルスΦRESETn、2つの信号蓄積パルスΦT1n,ΦT2n(nは正の整数)がライン毎に供給される。
【0098】
図11に示すように画素セルの主な構成は、2つのフォトダイオードPD1,PD2、電子シャッタ読出し電極ΦREADR、2つの信号読出し電極ΦREADR1,ΦREADR2、2つの信号蓄積電極ΦT1,ΦT2、出力用ゲートOG、信号検出部DN、この信号検出部DNのリセットトランジスタTc、信号検出部DNの信号を出力するための増幅トランジスタTbとから構成されている。
【0099】
第1の信号読出し電極ΦREADR1、第1の信号蓄積電極ΦT1及び出力用ゲートOG、並びに、第2の信号読出し電極ΦREADR2、第2の信号蓄積電極ΦT2及び出力用ゲートOGは、それぞれ単層電極で形成した第1並びに第2のCCD構造になっている。出力用ゲートOGは第1のCCD部と第2のCCD部に共通している。
【0100】
第1のCCD部には第1のフォトダイオードPD1、第2のCCD部には第2のフォトダイオードPD2が接続されている。また、電極ΦT1,ΦT2と信号検出部DNの上部は入射光を遮るためアルミ電極で覆われている。
【0101】
次に、CMOSイメージセンサの具体的動作について図12に示す動作タイミングチャートを用いて説明する。
【0102】
時刻t1では、各画素セルの第1及び第2のフォトダイオードPD1,PD2並びに第1及び第2の蓄積電極ΦT1,ΦT2に溜まった余分な信号電荷が蓄積された状態にある。
【0103】
時刻t2では、ΦREADES信号を“HIGH”にする。第1及び第2のフォトダイオードPD1,PD2に蓄積されていた信号電荷を電極ΦREADES側に読み出して、ドレインVDDに信号電荷を排出している。この時点での第1及び第2のフォトダイオードPD1,PD2の信号電荷は除去される。
【0104】
時刻t3では、第1及び第2のフォトダイオードPD1,PD2に入射した光を信号電荷に変換し,この信号電荷を一定期間(ts1)第1及び第2のフォトダイオードPD1,PD2にそれぞれ蓄積されている。
【0105】
時刻t4では、ΦT11,ΦT21信号をそれぞれ同時に“LOW”にする。信号電荷を第1及び第2のフォトダイオードPD1,PD2から第1及び第2の蓄積電極ΦT1,ΦT2に読み出す前に第1及び第2の蓄積電極ΦT1,ΦT2の余分な信号電荷は信号検出部DNを介してドレインVDDへ排出される。
【0106】
時刻t5では、第1及び第2のΦREADR1,ΦREADR2信号をそれぞれ同時に“HIGH”にする。第1及び第2のフォトダイオードPD1,PD2で光電変換して一定期間(ts1)それぞれ蓄積した信号電荷を第1及び第2の蓄積電極ΦT1,ΦT2へ読み出す。
【0107】
時刻t6では、ΦRESET信号を“HIGH”にする。信号検出部DNの余分な信号電荷をドレインVDDに排出している。すなわち、信号検出部DNの暗時電圧・リーク電流をリセットしている。
【0108】
時刻t7では、ΦT11信号を“LOW”にする。第1の蓄積電極ΦT11に蓄積された信号電荷を信号検出部DNへ読み出す。この読み出した信号を増幅トランジスタTbで垂直信号線VLINへと出力する。その後、ΦRESET信号を“HIGH”にして、予め信号検出部DNの余分な信号電荷をドレインVDDに排出しておく。
【0109】
また時刻t7では、ΦCLP信号とΦSH信号を“HIGH”にして、第1の蓄積電極ΦT1から出力された信号をノイズキャンセラ回路37のコンデンサCcに保持しておく。
【0110】
次に時刻t8では、ΦT21信号を“LOW”にする。第2の蓄積電極ΦT2に蓄積された信号電荷を信号検出部DNへ読み出す。この読み出した信号を増幅トランジスタTbで垂直信号線VLINへと出力する。
【0111】
時刻t7において保持した信号と時刻t8における信号の差分を検出することができる。したがって、図12に示すように、第1の蓄積電極ΦT1と第2の蓄積電極ΦT2に蓄積された信号電荷が等しい場合は信号が無く、ΦT1とΦT2の信号電荷に差がある場合はその差分の信号が検出される。
【0112】
本実施形態では、信号検出部DNから出力される信号処理が前述した第3の実施形態と同じ方法を用いている。しかし、2つのフォトダイオードPD1,PD2を用いて同時に入射光を検出しているので、第3の実施形態と比較して検出時間を短縮することができる。
【0113】
【発明の効果】
以上詳述したように本発明によれば、CMOSイメージセンサのもつ低消費電力の特性を生かしつつ、歪みを抑えた動画像の撮影可能がイメージセンサを提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を表わすイメージセンサの回路図である。
【図2】本発明の第1の実施形態における画素セルの主な構成図及びその断面図である。
【図3】図1に示すイメージセンサの各信号の動作タイミングを表わしたタイミングチャートである。
【図4】図3におけるタイミングチャートの時刻t4〜t7までの各信号の動作タイミングを詳細に表わしたタイミングチャートである。
【図5】本発明の第1の実施形態における画素セルの信号電荷のポテンシャルを表した図である。
【図6】本発明の第2の実施形態における画素セルの主な構成図及びその断面図である。
【図7】本発明の第2の実施形態におけるイメージセンサの各信号の動作タイミングを表わしたタイミングチャートである。
【図8】本発明の第2の実施形態における画素セルの信号電荷のポテンシャルを表わした図である。
【図9】本発明の第3の実施形態における画素セルの主な構成図である。
【図10】本発明の第3の実施形態におけるイメージセンサの各信号の動作タイミングを表したタイミングチャートである。
【図11】本発明の第4の実施形態における画素セルの主な構成図である。
【図12】本発明の第4の実施形態におけるイメージセンサの各信号の動作タイミングを表したタイミングチャートである。
【図13】従来技術におけるイメージセンサの回路図である。
【符号の説明】
1・・・CMOSイメージセンサ
2・・・撮像領域
2a〜2d・・・画素セル
3・・・タイミング発生回路
4・・・垂直走査回路
5・・・水平走査回路
6・・・バイアス発生回路
7・・・ノイズキャンセラ回路
【発明の属する技術分野】
本発明は、半導体撮像装置に関し、特にCMOS(Complementary Metal Oxide Semiconductor)イメージセンサに用いる半導体撮像装置に関する。
【0002】
【従来の技術】
CMOSイメージセンサは低消費電力を実現できるため、携帯機器等の低消費電力を要求される装置には非常に有効なイメージセンサである。
【0003】
増幅型CMOSイメージセンサ1101の一例の回路図を図13に示す。主に撮像領域1102、タイミング発生回路1103、垂直走査回路1104、水平走査回路1105そしてバイアス発生回路1106から構成されている。
【0004】
撮像領域1102は2次元配列された複数の画素セル1102a〜1102dからなり、1セルに3つのトランジスタ(Ta,Tb,Tc)と信号読出し電極ΦREADRとフォトダイオードPDから構成されている。撮像領域1102の下部には各水平方向の列にソースフォロワ回路用の負荷トランジスタTLが配置されている。また、撮像領域1102の上部には各水平方向の列に、2つのトランジスタ(TSH,TCLP)と2個のコンデンサ(Cc,Ct)から構成されたノイズキャンセラ回路1107が配置されている。これらの撮像領域、ソースフォロワ回路用の負荷トランジスタTLそしてノイズキャンセラ回路1107は、タイミング発生回路1103、垂直走査回路1104、水平走査回路1105及びバイアス発生回路1106によって駆動することができる。
【0005】
具体的には、画素セル1102a〜1102dに入射した光をフォトダイオードPDで受光し、その光の強度を信号電荷に変換する。変換された信号電荷は、一定期間フォトダイオードPDに蓄積される。蓄積された信号電荷はΦREADR信号を“HIGH”にして信号検出部DNに送り、トランジスタTbで増幅される。増幅された電信号電荷はノイズキャンセラ回路1107を通り、出力端子SigOUTから出力される(例えば、特許文献1参照。)。
【0006】
【特許文献1】
特開2000−23041号公報(第1図)
【0007】
【発明が解決しようとする課題】
しかし、図13に示す従来のCMOSイメージセンサ1101は、フォトダイオードPDで蓄積した信号電荷を逐次信号検出部DNに送り、トランジスタTbで増幅されて画像の読み出しを行っている。
【0008】
一方、出力信号はライン毎に処理し出力されるため、フォトダイオードPDから出力される信号電荷の蓄積時刻は画素セル毎に異なってしまう。
【0009】
この場合、静止画像を撮像する場合は画像の時間経過を考慮することがないので特に問題が生じることはないが、動画像を撮像する場合は各画素セルによって検出する時間が異なるため、画像が歪む可能性がある。
【0010】
そこで、本発明はCMOSイメージセンサのもつ低消費電力の特性を生かしつつ、歪みを抑えた動画像の撮像可能がイメージセンサを提供することを目的とする。
【0011】
【課題を解決するための手段】
上記課題を解決するために本発明は、光の強度を信号電荷に光電変換するフォトダイオード部と、このフォトダイオード部に蓄積された信号電荷を除去する電子シャッタ読出し素子と、前記フォトダイオード部に蓄積された信号電荷を一時蓄積するCCD素子とを備えた画素セルが複数個2次元配列されていることを特徴とする半導体撮像装置を提供する。
【0012】
また、光の強度を信号電荷に光電変換し、この信号電荷を蓄積するフォトダイオードと、このフォトダイオードの一方に接続され、前記フォトダイオードに蓄積された信号電荷を除去する電子シャッタ読出し素子と、前記フォトダイオードの他方に接続され、前記フォトダイオードに蓄積された信号電荷を読み出す信号読出し電極と、この信号読出し電極に接続され、前記読み出された信号電荷を一時蓄積する信号蓄積電極と、この信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個2次元配列されていることを特徴とする半導体撮像装置を提供する。
【0013】
また、光の強度を信号電荷に光電変換し、この信号電荷を蓄積するフォトダイオードと、このフォトダイオードに接続された共通読み出し電極と、この共通読み出し電極の一方に接続され、前記フォトダイオードに蓄積された信号電荷を除去する電子シャッタ読出し素子と、前記共通読み出し電極の他方に接続され、前記フォトダイオードに蓄積された信号電荷を読み出す信号読出し電極と、この信号読出し電極に接続され、前記読み出された信号電荷を一時蓄積する信号蓄積電極と、この信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個2次元配列されていることを特徴とする半導体撮像装置を提供する。
【0014】
また、光の強度を信号電荷に光電変換し、この信号電荷を蓄積するフォトダイオードと、このフォトダイオードの一方に接続され、前記フォトダイオードに蓄積された信号電荷を除去する電子シャッタ読出し素子と、前記フォトダイオードの他方に接続され、前記フォトダイオードに蓄積された信号電荷を読み出す第1及び第2の信号読出し電極と、この第1及び第2の信号読出し電極にそれぞれ接続され、前記読み出された信号電荷を一時蓄積する第1及び第2の信号蓄積電極と、この第1及び第2の信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個2次元配列されていることを特徴とする半導体撮像装置を提供する。
【0015】
また、光の強度を信号電荷に光電変換し、この信号を蓄積する第1及び第2のフォトダイオードと、この第1のフォトダイオードの一方に接続され、前記第1のフォトダイオードに蓄積された信号電荷を除去する第1の電子シャッタ読出し素子と、前記第2のフォトダイオードの一方に接続され、前記第2のフォトダイオードに蓄積された信号電荷を除去する第2の電子シャッタ読出し素子と、前記第1のフォトダイオードの他方に接続され、前記第1のフォトダイオードに蓄積された信号電荷を読み出す第1の信号読出し電極と、前記第2のフォトダイオードの他方に接続され、前記第2のフォトダイオードに蓄積された信号電荷を読み出す第2の信号読出し電極と、この第1及び第2の信号読出し電極にそれぞれ接続され、前記読み出された信号電荷を一時蓄積する第1及び第2の信号蓄積電極と、この第1及び第2の信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個2次元配列されていることを特徴とする半導体撮像装置を提供する。
【0016】
また、上記課題を解決するために本発明は、タイミング信号を生成するタイミング発生回路と、このタイミング発生回路で生成したタイミング信号によって動作し、2次元配列された複数の画素セルと、これら複数の画素セルの出力制御する走査回路と、前記複数の画素セルからの出力の信号処理をするノイズキャンセラ回路と、このノイズキャンセラ回路からの出力信号を外部に出力する出力端とを備え、前記画素セルは、光の強度を信号電荷に変換するフォトダイオード部と、 このフォトダイオード部に蓄積された信号電荷を除去する電子シャッタ読出し素子と、前記フォトダイオード部に蓄積された信号電荷を一時蓄積するCCD素子とを備えることを特徴とするイメージセンサを提供する。
【0017】
上記解決手段によって、複数のフォトダイオードに蓄積された信号電荷を同時、かつ一時的にCCD素子に蓄積・保持することができるため、2次元配列された総ての画素セルについて同時刻の画像情報を取得することが可能となる。したがって、静止画像だけでなく、対象撮像物体が時間と共に変化する動画像も画像の歪みを抑えて撮像することが可能である。
【0018】
【発明の実施の形態】
以下に本発明の実施形態について図を参照しながら説明する。
【0019】
[第1の実施形態] 図1は本発明の第1の実施形態を示すCMOSイメージセンサ1の回路図である。
【0020】
主に撮像領域2、タイミング発生回路3、垂直走査回路4、水平走査回路5そしてバイアス発生回路6から構成されている。撮像領域2は複数の画素セル2a,2b,2c,2dからなる半導体撮像装置であり、これらの画素セル2a〜2dは2次元に配列されている。
【0021】
撮像領域2の下部には、各水平方向の列にソースフォロワ回路用の負荷トランジスタTLが配置されている。また、撮像領域2の上部には、各水平方向の列に2つのトランジスタ(TSH,TCLP)と2個のコンデンサ(Cc,Ct)から構成されたノイズキャンセラ回路7が配置されている。
【0022】
これらの撮像領域2の画素セル2a〜2d、ソースフォロワ回路用の負荷トランジスタTLそしてノイズキャンセラ回路7は、タイミング発生回路3、垂直走査回路4、水平走査回路5及びバイアス発生回路6によって駆動することができる。
【0023】
水平方向毎のノイズキャンセラ回路を通過した信号電荷は、アンプ回路AMPを介して出力端子SigOUTから出力される。
【0024】
また、1の画素セルには、4つのトランジスタ(Ta,Tb,Tc,Td)とCCD(Charge−Coupled imaging Device)素子とフォトダイオードPDから構成されている。
【0025】
タイミング発生回路3からは電子シャッタ読出しパルスΦREADES及び信号読出しパルスΦREADR、バイアス発生回路からはバイアス電圧VOGが全画素セルに対し共通に供給される。
【0026】
また、垂直走査回路4からはラインアドレスパルスΦADRESn、リセットパルスΦRESETn、信号蓄積パルスΦTn(nは正の整数)がライン毎に供給される。
【0027】
図2(a)は画素セル2a〜2dの主な構成図、図2(b)は図2(a)の断面図を示したものである。
【0028】
画素セル2a〜2dの主な構成は、フォトダイオードPD、電子シャッタ読出し電極ΦREADES、信号読出し電極ΦREADR、信号蓄積電極ΦT、出力用ゲートOG、信号検出部DN、この信号検出部DNのリセットトランジスタTcと信号検出部DNの信号を出力するための増幅トランジスタTbから構成されている。
【0029】
ここで、電極ΦREADR、電極ΦT及び出力用ゲートOGは、単層電極で形成したCCD構造となっている。また、電極ΦTと信号検出部DNの上部は入射光を遮るためアルミ電極で覆われている。
【0030】
図2(b)は図2(a)に示す構成のトランジスタTdからトランジスタTcまで(A−A間)の断面図である。p型Si基板にn−のCCD部、n+のフォトダイオードPD部及びn++のドレインで構成されている。フォトダイオードPD部は埋め込み型フォトダイオードであり、表面はリーク電流低減のためp型不純物をドープしシールドされている。
【0031】
なお、図1の回路図においては画素セルが垂直方向と水平方向に各2列の計4セルが配列されているだけであるが、これに限らず3列以上の2次元の配列で構成されてもよい。
【0032】
次に、図1に示すCMOSイメージセンサ1の具体的動作について図3及び図4に表す動作タイミングチャート並びに図5に表す信号電荷のポテンシャル図を用いて説明する。
【0033】
図3は各信号の動作タイミングを示したものであり、図4は図3に示す時刻t4〜t7までを更に詳細に表した動作タイミングチャートである。また、図5は信号電荷のポテンシャルを表した図である。
【0034】
図3に示すフィールド信号は、本発明のCMOSイメージセンサ1のフィールド周期信号であり、この周期は30Hzである。
【0035】
ΦES信号は電子シャッタ用パルス、ΦVP信号は垂直ラインの読出し用スタートパルス、ΦHP信号は水平走査期間のスタートパルスである。これらのΦES信号、ΦVP信号及びΦHP信号は、CMOSイメージセンサ1の外部端子から入力される。
【0036】
ΦREADES、ΦREADR、ΦRESETn、ΦADRESn及びΦTn(nは正の整数)は画素セルの駆動パルスを示す。ΦREADES信号はフォトダイオードPDの電荷リセットパルス、ΦREADR信号はCCD読出しパルスである。ΦRESETn信号はnラインの信号検出部DNのリセットパルス、ΦADRESn信号はnラインのアドレス信号、ΦTn信号はDN読出しパルスである。
【0037】
時刻t1では、図5(a)に示すように各画素セルのフォトダイオードPDと蓄積電極ΦTに溜まった余分な信号電荷が蓄積された状態にある。
【0038】
時刻t2では、ΦREADES信号を“HIGH”にする。図5(b)に示すようにフォトダイオードPDに蓄積されていた信号電荷を電極ΦREADER側に読み出して、ドレインVDDに信号電荷を排出している。この時点でのフォトダイオードPDの信号電荷は除去される。
【0039】
時刻t3では、図5(c)に示すようにフォトダイオードPDに入射した光を信号電荷に変換し、この信号電荷をフォトダイオードPDに一定期間蓄積している。
【0040】
時刻t4及びt5では、ΦREADR信号を“HIGH”、ΦRESETn信号を“HIGH”、ΦT1信号を“LOW”にする。この時刻での1ライン目の詳細な動作タイミングを図4に示す。
【0041】
時刻t4では、先ずΦRESET1信号を“HIGH”、ΦT1信号を“LOW”にする。図5(d)に示すように、信号電荷をフォトダイオードPDから蓄積電極ΦTに読み出す前に蓄積電極ΦTの余分な信号電荷を信号検出部DNを介してドレインVDDへ排出している。
【0042】
時刻t5では、ΦREADR信号を“HIGH”にする。図5(e)に示すようにフォトダイオードPDで光電変換し一定期間蓄積された信号電荷を蓄積電極ΦTへ読み出す。
【0043】
なお、時刻t4及びt5での駆動パルスは全画素セル同時に行うため、フォトダイオードPDに蓄積された信号電荷は各画素セルのΦT電極に同時に蓄積されることになる。
【0044】
次に時刻t6及びt7では、ΦRESET1信号を“HIGH”、ΦADRES1信号を“HIGH”、ΦT1信号を“LOW”にする。この時刻での1ライン目の詳細な動作タイミングを図4に示す。
【0045】
時刻t6では、ΦRESET1信号を“HIGH”にする。図5(f)に示すように信号検出部DNの余分な信号電荷をドレインVDDに排出している。すなわち、信号検出部DNの暗時電圧・リーク電流をリセットしている。
【0046】
次に、ΦADRES1信号を“HIGH”にして、垂直信号線VLINが動作する状態にする。さらに、ΦCLP信号を“HIGH”にして、無信号状態の信号検出部DNの電圧とクランプ電圧VVCとの差をコンデンサCcで保持する。このとき、サンプルホールド用トランジスタTSHのゲート電極信号ΦSHを“HIGH”にする。
【0047】
次に時刻t7では、ΦT1信号を“LOW”にする。図5(g)に示すように蓄積電極ΦTに蓄積された信号電荷を信号検出部DNへ読み出す。この読み出した信号を増幅トランジスタTbで垂直信号線VLINへと出力する。
【0048】
この信号電圧と先の時刻t6においてコンデンサCcで保持した電圧との電圧差分はΦSH信号を“LOW”に戻すことによってコンデンサCtに保持し、ノイズキャンセラ回路7を動作させる。
【0049】
次に、水平走査回路5のΦH1信号、ΦH2信号を順次“HIGH”にすると出力端子SigOUTから順次SigOUT信号が出力される。
【0050】
時刻t6及びt7における駆動パルスは1ライン毎に行われる。したがって、1ライン目の信号電荷処理が終了後、続けて2ライン目の処理(時刻t8及びt9)が行われる。
【0051】
時刻t8及びt9では、ΦRESET2信号を“HIGH”、ΦADRES2信号を“HIGH”、ΦT2信号を“LOW”にする。2ライン目の信号検出部DNに蓄積されている信号電荷をドレインVDDに排出し、2ライン目のΦT電極に蓄積された信号検出部DNへ読み出す。
【0052】
このように、順次ライン毎にΦT電極に蓄積された信号電荷を信号検出部DNに読み出す。したがって、前記2次元に配列された画素セルにおいて信号処理に時間がかかっても同時刻にフォトダイオードPDに蓄積した信号電荷をCCD素子に同時に読出し保持することができるので、各画素セルの位置に関わらず同じ時間の画像を取り込むことができる。よって、動画を撮像する場合に特に有益である。
【0053】
[第2の実施形態]次に本発明の第2の実施形態について説明する。第2の実施形態のイメージセンサも第1の実施形態と同様に撮像領域、タイミング発生回路、垂直走査回路、水平走査回路そしてバイアス発生回路から構成されている。また、撮像領域の下部には負荷トランジスタ、上部にはノイズキャンセラ回路が配置されている。
【0054】
撮像領域は、2次元配列された複数の画素セルから構成されており、1つの画素セルには4つのトランジスタとCCD素子とフォトダイオードから構成されている。
【0055】
タイミング発生回路からは電子シャッタ読出しパルスΦREADES及び信号読出しパルスΦREADRそしてPD読出しパルスΦREADM、バイアス発生回路からはバイアス電圧VOGが全画素セルに対し共通に供給される。
【0056】
また、垂直走査回路からはラインアドレスパルスΦADRESn、リセットパルスΦRESETn、信号蓄積パルスΦTn(nは正の整数)がライン毎に供給される。
【0057】
図6(a)は画素セルの主な構成図、図6(b)は図6(a)の断面図を示したものである。
【0058】
画素セルの主な構成は、フォトダイオードPD、電子シャッタ読出し電極ΦREADES、信号読出し電極ΦREADR、信号蓄積電極ΦT、出力用ゲートOG、信号検出部DN、この信号検出部DNのリセットトランジスタTc、信号検出部DNの信号を出力するための増幅トランジスタTbと、フォトダイオードPD読出し電極ΦREADMから構成されている。
【0059】
電極ΦREADR、電極ΦT及び出力用ゲートOGは、単層電極で形成したCCD構造となっている。また、電極ΦTと信号検出部DNの上部は入射光を遮断するためアルミ電極で覆われている。
【0060】
また、フォトダイオードPDに対する読出し用電極を1つの電極ΦREADMとし、読み出した信号電荷を電極ΦREADRと電極ΦREADESとに分岐している。
【0061】
電極ΦREADESの他方はドレインVDDと接続されている。一方、電極ΦREADRは信号電荷を蓄積するための蓄積電極ΦTと接続されている。
【0062】
図6(b)は、図6(a)に示す構成のトランジスタTdからトランジスタTcまで(B−B間)の断面図である。p型Si基板にn−のCCD部、n+のフォトダイオードPD部及びn++のドレインで構成されている。また、フォトダイオードPD部はn+p接合型ダイオードで形成されている。
【0063】
次に、図6に示す画素セルを有するCMOSイメージセンサの具体的動作について図7に表す動作タイミングチャートと図8に表す信号電荷のポテンシャル図を用いて説明する。
【0064】
ΦREADES、ΦREADR、ΦRESET、ΦT、VLINの信号は前述した第1の実施形態の信号と同じなので説明を省略する。ΦREADM信号は、フォトダイオードPD読出しパルスを示す。
【0065】
時刻t1では、図8(a)に示すように各画素セルのフォトダイオードPDと蓄積電極ΦTに溜まった余分な信号電荷が蓄積された状態にある。
【0066】
時刻t2では、先ずΦREADES信号を“HIGH”、ΦREADM信号を“HIGH”にする。図8(b)に示すようにフォトダイオードPDに蓄積されていた信号電荷を電極ΦREADES側に読み出して、ドレインVDDに信号電荷を排出している。この時点でのフォトダイオードPDの信号電荷は除去される。
【0067】
時刻t3では、図8(c)に示すようにフォトダイオードPDに入射した光を信号電荷に変換し、この信号電荷をフォトダイオードPDに蓄積している。
【0068】
時刻t4では、先ずΦRESET1信号を“HIGH”、ΦT1信号を“LOW”にする。図8(d)に示すように、信号電荷をフォトダイオードPDから蓄積電極ΦTに読み出す前に蓄積信号ΦTを“LOW”にして余分な信号電荷は信号検出部DNを介してドレインVDDへ排出される。
【0069】
時刻t5では、先ずΦREADES信号を“HIGH”にして、続けてΦREADM信号を“HIGH”にする。図8(e)に示すように、フォトダイオードPDで光電変換して一定期間蓄積した信号電荷を蓄積電極ΦTへ読み出す。
【0070】
なお、時刻t4及びt5での駆動パルスは全画素セル同時に行うため、フォトダイオードPDに蓄積された信号電荷は各画素セルのΦ電極に同時に蓄積されることになる。
【0071】
次に時刻t6では、ΦRESET1信号を“HIGH”にする。図8(f)に示すように信号検出部DNの余分な信号電荷をドレインVDDに排出している。すなわち、信号検出部DNの暗時電圧・リーク電流をリセットしている。
【0072】
次に時刻t7では、ΦT1信号を“LOW”にする。図8(g)に示すように蓄積電極ΦTに蓄積された信号電荷を信号検出部DNへ読み出す。この読み出し信号を増幅トランジスタTbで垂直信号VLINへと出力する。
【0073】
なお、ΦCLP信号、ΦSH信号、ΦH1信号及びΦH2信号の動作タイミングは、前述した第1の実施形態と同様なので、説明を省略する。
【0074】
このように本実施形態では、フォトダイオードPDからの読出し電極を共通の電極ΦREADMとしている。その結果、フォトダイオードPDの信号電荷の電子シャッタでの排出と信号電荷の読み出しが同一電極で実施可能なため、2電極読出し方式と比べてゲートのVthバラツキを受けず、前述した第1の実施形態の効果に加えて暗時ムラを低減することができる。
【0075】
[第3の実施形態]次に本発明の第3の実施形態について説明する。第3の実施形態のイメージセンサも第1の実施形態と同様に撮像領域、タイミング発生回路、垂直走査回路、水平走査回路そしてバイアス発生回路から構成されている。また、撮像領域の下部には負荷トランジスタ、上部にはノイズキャンセラ回路が配置されている。
【0076】
撮像領域は、2次元配列された複数の画素セルから構成されており、1つの画素セルには4つのトランジスタとCCD素子とフォトダイオードから構成されている。
【0077】
タイミング発生回路からは電子シャッタ読出しパルスΦREADES及び2つの信号読出しパルスΦREADR1,ΦREADR2、バイアス発生回路からはバイアス電圧VOGが全画素セルに対し共通に供給される。
【0078】
また、垂直走査回路からはラインアドレスパルスΦADRESn、リセットパルスΦRESETn、2つの信号蓄積パルスΦT1n,ΦT2n(nは正の整数)がライン毎に供給される。
【0079】
図9に示すように画素セルの主な構成は、フォトダイオードPD、電子シャッタ読出し電極ΦREADR、2つの信号読出し電極ΦREADR1,ΦREADR2、2つの信号蓄積電極ΦT1,ΦT2、出力用ゲートOG、信号検出部DN、この信号検出部DNのリセットトランジスタTc、信号検出部DNの信号を出力するための増幅トランジスタTbとから構成されている。
【0080】
第1の信号読出し電極ΦREADR1、第1の信号蓄積電極ΦT1及び出力用ゲートOG、並びに、第2の信号読出し電極ΦREADR2、第2の信号蓄積電極ΦT2及び出力用ゲートOGは、それぞれ単層電極で形成した第1並びに第2のCCD構造になっている。出力用ゲートOGは第1のCCD部と第2のCCD部に共通している。また、電極ΦT1,ΦT2と信号検出部DNの上部は入射光を遮るためアルミ電極で覆われている。
【0081】
次に、CMOSイメージセンサの具体的動作について図10に示す動作タイミングチャートを用いて説明する。
【0082】
時刻t1では、各画素セルのフォトダイオードPDと第1及び第2の蓄積電極ΦT1,ΦT2に溜まった余分な信号電荷が蓄積された状態にある
時刻t2では、ΦREADES信号を“HIGH”にする。フォトダイオードPDに蓄積されていた信号電荷を電極ΦREADES側に読み出して、ドレインVDDに信号電荷を排出している。この時点でのフォトダイオードPDの信号電荷は除去される。
【0083】
時刻t3では、フォトダイオードPDに入射した光を信号電荷に変換し、この信号電荷を一定期間(ts1)フォトダイオードPDに蓄積している。
【0084】
時刻t4では、ΦT11信号を“LOW”にする。信号電荷をフォトダイオードPDから第1の蓄積電極ΦT1に読み出す前に第1の蓄積電極ΦT1の余分な信号電荷を信号検出部DNを介してドレインVDDへ排出している。
【0085】
時刻t5では、ΦREADR1信号を“HIGH”にする。フォトダイオードPDで光電変換して一定期間(ts1)蓄積した信号電荷を第1の蓄積電極ΦT1へ読み出す。フォトダイオードPDの信号電荷の蓄積はゼロになる。
【0086】
次に時刻t6では、フォトダイオードPDに入射した光を信号電荷に変換し、この信号電荷を再度一定期間(ts2)フォトダイオードPDに蓄積している。時刻t5においてフォトダイオードPDの蓄積電荷は総て読み出されているので、フォトダイオードPDに蓄積される信号電荷は時刻t5から再度蓄積される。
【0087】
時刻t7では、ΦT21信号を“LOW”にする。信号電荷をフォトダイオードPDから第2の蓄積電極ΦT2に読み出す前に第2の蓄積電極ΦT2の余分な信号電荷を信号検出部DNを介してドレインVDDへ排出している。
【0088】
次に時刻t8では、ΦREADR2信号を“HIGH”にする。フォトダイオードPDで光電変換して一定期間(ts2)蓄積した信号電荷を第2の蓄積電極ΦT2へ読み出す。この場合、蓄積する時間ts2は、第1の蓄積電極ΦT1への蓄積時間ts1と等しくする。
【0089】
次に時刻t9では、ΦRESET信号を“HIGH”にする。信号検出部DNの余分な信号電荷をドレインVDDに排出している。すなわち、信号検出部DNの暗時電圧・リーク電流をリセットしている。
【0090】
次に時刻t10では、ΦT11信号を“LOW”にする。第1の蓄積電極ΦT1に蓄積された信号電荷を信号検出部DNへ読み出す。この読み出した信号を増幅トランジスタTbで垂直信号線VLINへと出力する。その後、ΦRESET信号を“HIGH”にして、予め信号検出部DNの余分な信号電荷をドレインVDDに排出しておく。
【0091】
また時刻t10では、ΦCLP信号とΦSH信号を“HIGH”にして、第1の蓄積電極ΦT1から出力された信号をノイズキャンセラ回路27のコンデンサCcに保持しておく。
【0092】
次に時刻t11では、ΦT21信号を“LOW”にする。第2の蓄積電極ΦT2に蓄積された信号電荷を信号検出部DNへ読み出す。この読み出した信号を増幅トランジスタTbで垂直信号線VLINへと出力する。
【0093】
時刻t10において保持した信号と時刻t11における信号の差分を検出することができる。したがって、図10に示すように、第1の蓄積電極ΦT1と第2の蓄積電極ΦT2に蓄積された信号電荷が等しい場合は信号が無く、ΦT1とΦT2の信号電荷に差がある場合はその差分の信号が検出される。
【0094】
[第4の実施形態]次に本発明の第4の実施形態について説明する。第4の実施形態のイメージセンサも第1の実施形態と同様に撮像領域、タイミング発生回路、垂直走査回路、水平走査回路そしてバイアス発生回路から構成されている。また、撮像領域の下部には負荷トランジスタ、上部にはノイズキャンセラ回路が配置されている。
【0095】
撮像領域は、2次元配列された複数の画素セルから構成されており、1つの画素セルには4つのトランジスタとCCD素子とフォトダイオードから構成されている。
【0096】
タイミング発生回路からは電子シャッタ読出しパルスΦREADES及び2つの信号読出しパルスΦREADR1,ΦREADR2、バイアス発生回路からはバイアス電圧VOGが全画素セルに対して共通に供給される。
【0097】
また、垂直走査回路からはラインアドレスパルスΦADRESn、リセットパルスΦRESETn、2つの信号蓄積パルスΦT1n,ΦT2n(nは正の整数)がライン毎に供給される。
【0098】
図11に示すように画素セルの主な構成は、2つのフォトダイオードPD1,PD2、電子シャッタ読出し電極ΦREADR、2つの信号読出し電極ΦREADR1,ΦREADR2、2つの信号蓄積電極ΦT1,ΦT2、出力用ゲートOG、信号検出部DN、この信号検出部DNのリセットトランジスタTc、信号検出部DNの信号を出力するための増幅トランジスタTbとから構成されている。
【0099】
第1の信号読出し電極ΦREADR1、第1の信号蓄積電極ΦT1及び出力用ゲートOG、並びに、第2の信号読出し電極ΦREADR2、第2の信号蓄積電極ΦT2及び出力用ゲートOGは、それぞれ単層電極で形成した第1並びに第2のCCD構造になっている。出力用ゲートOGは第1のCCD部と第2のCCD部に共通している。
【0100】
第1のCCD部には第1のフォトダイオードPD1、第2のCCD部には第2のフォトダイオードPD2が接続されている。また、電極ΦT1,ΦT2と信号検出部DNの上部は入射光を遮るためアルミ電極で覆われている。
【0101】
次に、CMOSイメージセンサの具体的動作について図12に示す動作タイミングチャートを用いて説明する。
【0102】
時刻t1では、各画素セルの第1及び第2のフォトダイオードPD1,PD2並びに第1及び第2の蓄積電極ΦT1,ΦT2に溜まった余分な信号電荷が蓄積された状態にある。
【0103】
時刻t2では、ΦREADES信号を“HIGH”にする。第1及び第2のフォトダイオードPD1,PD2に蓄積されていた信号電荷を電極ΦREADES側に読み出して、ドレインVDDに信号電荷を排出している。この時点での第1及び第2のフォトダイオードPD1,PD2の信号電荷は除去される。
【0104】
時刻t3では、第1及び第2のフォトダイオードPD1,PD2に入射した光を信号電荷に変換し,この信号電荷を一定期間(ts1)第1及び第2のフォトダイオードPD1,PD2にそれぞれ蓄積されている。
【0105】
時刻t4では、ΦT11,ΦT21信号をそれぞれ同時に“LOW”にする。信号電荷を第1及び第2のフォトダイオードPD1,PD2から第1及び第2の蓄積電極ΦT1,ΦT2に読み出す前に第1及び第2の蓄積電極ΦT1,ΦT2の余分な信号電荷は信号検出部DNを介してドレインVDDへ排出される。
【0106】
時刻t5では、第1及び第2のΦREADR1,ΦREADR2信号をそれぞれ同時に“HIGH”にする。第1及び第2のフォトダイオードPD1,PD2で光電変換して一定期間(ts1)それぞれ蓄積した信号電荷を第1及び第2の蓄積電極ΦT1,ΦT2へ読み出す。
【0107】
時刻t6では、ΦRESET信号を“HIGH”にする。信号検出部DNの余分な信号電荷をドレインVDDに排出している。すなわち、信号検出部DNの暗時電圧・リーク電流をリセットしている。
【0108】
時刻t7では、ΦT11信号を“LOW”にする。第1の蓄積電極ΦT11に蓄積された信号電荷を信号検出部DNへ読み出す。この読み出した信号を増幅トランジスタTbで垂直信号線VLINへと出力する。その後、ΦRESET信号を“HIGH”にして、予め信号検出部DNの余分な信号電荷をドレインVDDに排出しておく。
【0109】
また時刻t7では、ΦCLP信号とΦSH信号を“HIGH”にして、第1の蓄積電極ΦT1から出力された信号をノイズキャンセラ回路37のコンデンサCcに保持しておく。
【0110】
次に時刻t8では、ΦT21信号を“LOW”にする。第2の蓄積電極ΦT2に蓄積された信号電荷を信号検出部DNへ読み出す。この読み出した信号を増幅トランジスタTbで垂直信号線VLINへと出力する。
【0111】
時刻t7において保持した信号と時刻t8における信号の差分を検出することができる。したがって、図12に示すように、第1の蓄積電極ΦT1と第2の蓄積電極ΦT2に蓄積された信号電荷が等しい場合は信号が無く、ΦT1とΦT2の信号電荷に差がある場合はその差分の信号が検出される。
【0112】
本実施形態では、信号検出部DNから出力される信号処理が前述した第3の実施形態と同じ方法を用いている。しかし、2つのフォトダイオードPD1,PD2を用いて同時に入射光を検出しているので、第3の実施形態と比較して検出時間を短縮することができる。
【0113】
【発明の効果】
以上詳述したように本発明によれば、CMOSイメージセンサのもつ低消費電力の特性を生かしつつ、歪みを抑えた動画像の撮影可能がイメージセンサを提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を表わすイメージセンサの回路図である。
【図2】本発明の第1の実施形態における画素セルの主な構成図及びその断面図である。
【図3】図1に示すイメージセンサの各信号の動作タイミングを表わしたタイミングチャートである。
【図4】図3におけるタイミングチャートの時刻t4〜t7までの各信号の動作タイミングを詳細に表わしたタイミングチャートである。
【図5】本発明の第1の実施形態における画素セルの信号電荷のポテンシャルを表した図である。
【図6】本発明の第2の実施形態における画素セルの主な構成図及びその断面図である。
【図7】本発明の第2の実施形態におけるイメージセンサの各信号の動作タイミングを表わしたタイミングチャートである。
【図8】本発明の第2の実施形態における画素セルの信号電荷のポテンシャルを表わした図である。
【図9】本発明の第3の実施形態における画素セルの主な構成図である。
【図10】本発明の第3の実施形態におけるイメージセンサの各信号の動作タイミングを表したタイミングチャートである。
【図11】本発明の第4の実施形態における画素セルの主な構成図である。
【図12】本発明の第4の実施形態におけるイメージセンサの各信号の動作タイミングを表したタイミングチャートである。
【図13】従来技術におけるイメージセンサの回路図である。
【符号の説明】
1・・・CMOSイメージセンサ
2・・・撮像領域
2a〜2d・・・画素セル
3・・・タイミング発生回路
4・・・垂直走査回路
5・・・水平走査回路
6・・・バイアス発生回路
7・・・ノイズキャンセラ回路
Claims (14)
- 光の強度を信号電荷に光電変換するフォトダイオード部と、
このフォトダイオード部に蓄積された信号電荷を除去する電子シャッタ読出し素子と、
前記フォトダイオード部に蓄積された信号電荷を一時蓄積するCCD素子とを備えた画素セルが複数個2次元配列されていることを特徴とする半導体撮像装置。 - 前記CCD素子は、
前記フォトダイオード部に蓄積された信号電荷を読み出す信号読出し電極と、
前記読み出された信号電荷を一時蓄積する信号蓄積電極と、
前記蓄積された信号電荷を出力する出力用ゲートとからなる単層電極構造を有することを特徴とする請求項1記載の半導体撮像装置。 - 前記2次元配列された複数の画素セルは、前記フォトダイオード部に蓄積された信号電荷を全画素セル同時に前記CCD素子に一時蓄積することを特徴とする請求項1又は請求項2記載の半導体撮像装置。
- 光の強度を信号電荷に光電変換し、この信号電荷を蓄積するフォトダイオードと、
このフォトダイオードの一方に接続され、前記フォトダイオードに蓄積された信号電荷を除去する電子シャッタ読出し素子と、
前記フォトダイオードの他方に接続され、前記フォトダイオードに蓄積された信号電荷を読み出す信号読出し電極と、
この信号読出し電極に接続され、前記読み出された信号電荷を一時蓄積する信号蓄積電極と、
この信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個2次元配列されていることを特徴とする半導体撮像装置。 - 光の強度を信号電荷に光電変換し、この信号電荷を蓄積するフォトダイオードと、
このフォトダイオードに接続された共通読み出し電極と、
この共通読み出し電極の一方に接続され、前記フォトダイオードに蓄積された信号電荷を除去する電子シャッタ読出し素子と、
前記共通読み出し電極の他方に接続され、前記フォトダイオードに蓄積された信号電荷を読み出す信号読出し電極と、
この信号読出し電極に接続され、前記読み出された信号電荷を一時蓄積する信号蓄積電極と、
この信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個2次元配列されていることを特徴とする半導体撮像装置。 - 光の強度を信号電荷に光電変換し、この信号電荷を蓄積するフォトダイオードと、
このフォトダイオードの一方に接続され、前記フォトダイオードに蓄積された信号電荷を除去する電子シャッタ読出し素子と、
前記フォトダイオードの他方に接続され、前記フォトダイオードに蓄積された信号電荷を読み出す第1及び第2の信号読出し電極と、
この第1及び第2の信号読出し電極にそれぞれ接続され、前記読み出された信号電荷を一時蓄積する第1及び第2の信号蓄積電極と、
この第1及び第2の信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個2次元配列されていることを特徴とする半導体撮像装置。 - 光の強度を信号電荷に光電変換し、この信号を蓄積する第1及び第2のフォトダイオードと、
この第1のフォトダイオードの一方に接続され、前記第1のフォトダイオードに蓄積された信号電荷を除去する第1の電子シャッタ読出し素子と、
前記第2のフォトダイオードの一方に接続され、前記第2のフォトダイオードに蓄積された信号電荷を除去する第2の電子シャッタ読出し素子と、
前記第1のフォトダイオードの他方に接続され、前記第1のフォトダイオードに蓄積された信号電荷を読み出す第1の信号読出し電極と、
前記第2のフォトダイオードの他方に接続され、前記第2のフォトダイオードに蓄積された信号電荷を読み出す第2の信号読出し電極と、
この第1及び第2の信号読出し電極にそれぞれ接続され、前記読み出された信号電荷を一時蓄積する第1及び第2の信号蓄積電極と、
この第1及び第2の信号蓄積電極に接続され、前記蓄積された信号電荷を出力する出力用ゲートとを備えた画素セルが複数個2次元配列されていることを特徴とする半導体撮像装置。 - 前記電子シャッタ読出し素子と、前記信号読出し電極との間に、前記フォトダイオードに蓄積された信号電荷を読み出す共通電極が挿入されていることを特徴とする請求項6記載の半導体撮像装置。
- 前記第1及び第2の電子シャッタ読出し素子と、前記第1及び第2の信号読出し電極との間に、前記第1及び第2のフォトダイオードに蓄積された信号電荷を読み出す共通電極が挿入されていることを特徴とする請求項7記載の半導体撮像装置。
- 請求項4又は請求項5記載の前記画素セルと、
請求項6乃至請求項9のいずれか1項に記載の前記画素セルとが混合されて2次元配列されていることを特徴とする半導体撮像装置。 - 前記2次元配列された画素セルは、
前記出力用ゲートに接続され、前記出力された信号電荷を保持する信号検出部と、
この信号検出部に接続され、前記保持された信号を増幅する信号増幅部とを備えることを特徴とする請求項4乃至請求項10のいずれか1項に記載の半導体撮像装置。 - タイミング信号を生成するタイミング発生回路と、
このタイミング発生回路で生成したタイミング信号によって動作し、2次元配列された複数の画素セルと、
これら複数の画素セルの出力制御する走査回路と、
前記複数の画素セルからの出力の信号処理をするノイズキャンセラ回路と、
このノイズキャンセラ回路からの出力信号を外部に出力する出力端とを備え、
前記画素セルは、
光の強度を信号電荷に変換するフォトダイオード部と、
このフォトダイオード部に蓄積された信号電荷を除去する電子シャッタ読出し素子と、
前記フォトダイオード部に蓄積された信号電荷を一時蓄積するCCD素子とを備えることを特徴とするイメージセンサ。 - 前記走査回路は、
前記2次元配列された複数の画素セルの垂直方向を制御する垂直走査回路と、
前記2次元配列された複数の画素セルの水平方向を制御する水平走査回路とから構成されることを特徴とする請求項12記載のイメージセンサ。 - 前記2次元配列された複数の画素セルは、前記フォトダイオード部に蓄積された信号電荷を全画素セル同時に前記CCD素子に一時蓄積することを特徴とする請求項12記載のイメージセンサ。
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