JPH03224244A - 能動型半導体構造の製造方法及び能動型半導体構造を有する電界効果トランジスタ - Google Patents

能動型半導体構造の製造方法及び能動型半導体構造を有する電界効果トランジスタ

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、表面に平行な２次元電荷キャリア層を備えた
出発構造による能動半導体構造の製造方法に関し、さら
に、この方法によって製造された電界効果効果型トラン
ジスタにも関する。この方法は、集積回路及び大規模集
積回路の構造にも有用である。
〔従来の技術〕
この種の電界効果型トランジスタ、あるいは、その製造
方法は、１９８９年に提出されたミカエルシェアによる
応用物理の論文「スプリットゲート電界効果型トランジ
スタｊ　Ｌｅｔｔ、　５４の第１６２〜１６４頁に記述
されている。また、ＶＭＴ（速度変調型トランジスタ）
と呼ばれる新たな電界効果型トランジスタが、１９８２
年、日本応用物理ジャーナル、２１１３８１においてサ
カキ氏によって提案されている。
〔発明が解決しようとする課題〕
上述の論文に記載された電界効果型トランジスタについ
ては、チャネルにおける平均電子速度を上げるため、ド
レイン付近の導通チャネル領域に選択的に電子をイオン
注入すること、あるいは、高周波での電界効果型トラン
ジスタの動作を改善するために、分離された電極を使用
すること等が試みられている。ここで述べられた技術は
、比較的複雑な制作技術が要求され、製造された電界効
果型トランジスタも、また、今日必要とされる高い動作
周波数を得るためには不適である。また、また、上述し
たサカキ氏によって提案されているトランジスタは、分
離した電極を備えた電界効果型トランジスタ（スプリッ
ト・ゲート・プラナ−・トランジスタ）よりもなおさら
製造が複雑であり、種々の利点が期待されているのも拘
わらず、このトランジスタは今日まで未だ実現出来るに
は至つていない。
本発明の目的は、まず、実質的にその製作が簡素化され
、複雑なマスクセットを使用せずに行われることを可能
とし、さらに、既知の技術によって製作されたトランジ
スタに比較しても実質的に高速な電界効果型トランジス
タを提供することである。
〔課題を解決するための手段〕
この目的を達成するため、一つとして、本発明の方法に
よれば、集束イオンビームを用いて出発構造に線状の破
壊を生じ、この破壊によって発生する絶縁物質によって
領域的に分離する様にし、あるいは、２次元電荷キャリ
ア層に横方向に電位障壁を作り出すための出発構造の処
理を行い、これによって、出発構造を、少なくとも−の
閉じた領域とこの領域に対向する線との間に形成された
チャネルにより、２次元荷電キャリア層の厚さ、すなわ
ち、電子波程度の大きさの桁のチャネルの幅で、そして
、その閉じた領域とその線の両側に形成された領域は接
触された状態で、領域的に分離する様にしている。
この方法によって製造され、ソース、ドレイン及び電極
を備えた電界効果型トランジスタは、その出発構造はソ
ース、ドレイン及びゲート電極領域に小区分され、さら
には、出発構造の絶縁層によって、ゲート電極に隣接す
る導通チャネルに小区分され、この絶縁層は二次元電荷
キャリア層において、線状の破壊あるいは横方向の電位
障壁によって形成され、そして、それぞれのソース、ド
レイン及びゲート領域の接続は、それらの領域において
、２次元電荷キャリア層に対するそれぞれの接触によっ
て行われていることを特徴としている。
この電界効果型トランジスタは、電流のブレナー技術に
比較して、速度において向上された基本ジャツブ特性を
示す。導通チャネルの幅と厚さは荷電子の波長の大きさ
のオーダであることから、ゲート容量をさらに減少する
ことは不可能である。
従って、本発明のＩＰＧ）ランジスタの実現は、半導体
における根本的な最大境界周波数を達成したことを意味
している。
Ａ　ｌ　ｘＧ　ａ　ｘＡ　ｓを基礎とした複合半導体に
ついての種々の実験が、２次元電荷キャリア層として２
次元電子ガスを使用して、既に行われている。
２次元電子ガスは、試験を行ったサンプルの内では、ド
ープが行われていない約２００オングストロームの厚さ
を持ったＡＩｏ、３Ｇλ、）、７Ａｓの層と、ドープが
行われていない非注入ＧａＡｓの厚い層との間に位置さ
れ、電子はそのＧ　ａ　Ａ　ｓ層から離れたＡ　ｌ　Ｏ
，３Ｇ　ａ　０．７Ａ　Ｓの層の側面に配置されたドー
プされた層から発生している。　このドープされた層は
、試験を行ったサンプルでは、約５００オングストロー
ムの厚さを持ったＡ１０．３Ｇ＆０．７Ａｓの層でシリ
コン原子によってＩＱ１８ｃｍ−３の濃度のｎ型にドー
プされた層から構成されている。基本的な構造それ自体
は、ＭＢＥによって通常の、屑入れ（ダストビン）層」
を備えたガリウムヒ素の基板の上に作り上げられ、その
出発構造はミラー指標の［１００〕面である。
線状の破壊現象は、本発明の第一の変形例によれば、コ
ンピュータで制御された集束イオンビームによって発生
され、また、比較的低いビームエネルギーによっても、
明白な破壊現象がサンプルの全体の厚さに亘って確認す
ることが出来た。半導体の平面に対して垂直な、高い品
質の絶縁層が、破壊現象の生じた至る所で確認された。
さらに他の実施例では、請求項１４によって行われたイ
オン注入によってラテラルな電位障壁を生じる方法を含
んでいる。この様にして達成されるｐ型注入は、周囲の
物質と一種のｎ−ｐ−ｎ境界構造を形成し、その背面同
士を接合し、その境界面構造を介して双方向の電流の流
れを阻止する働きを行う。
更に他の変形として、広い断面について少なくとも実質
的に同質のイオンビームを使用することも、このビーム
を、破壊現象が要求される線に対応した線パターンを有
する金属製のマスク、あるいは、薄い金属層を通し、方
向付けることによって可能である。請求項１５に示され
たこの変形例は、集積回路あるいは高密度集積回路の製
造において特に利点を発揮する。
イオン注入によって横方向に電位障壁が形成されると、
請求項１４に示した様な鋭く集束したイオンビームによ
り、あるいは、請求項１５に示した様な広がったイオン
ビームとマスクにより、このイオン注入を行うことが出
来る。
特に、請求項１６に示した様に処理することは有利であ
る。すなわち、伝導性を直線的に破壊することによって
領域を形成した後、この出発構造を加熱処理することに
より、この過熱処理によって破壊された部分を部分的に
修復し、そして、線状に形成された絶縁部をより明確に
区別するからである。この様にして、伝導チャネルは非
常に狭小に形成することが出来、修復処理によって幾つ
かの境界を実質的に形成し、これによって、出発構造に
高い成分密度を得ることが出来る。
これまでに行われた直流試験によれば、ゲートは電気的
に絶縁されており、洩れ電流の大きさは、あったとして
もピコアンペア程度のものであった。
ゲートの電位Ｖｇは、急激に上昇する洩れ電流なしに±
２０Ｖの範囲で変化させることが出来、多分、更にもっ
と高い電位でも動作させることが可能である。チャネル
の抵抗Ｒは典型的の値であり、例えば、シングル・エレ
クトロン・レイヤー（ＨＥＭＴ）ではＶｇ＝ＯＶで５に
であり、そして、チャネルが境界値電位ＶＬｈ＝−１１
Ｖ（Ｒ＞　Ｉ　Ｇ）で完全にカットオフさえれた状態で
はＩ：（ＶｇＶ＋ｈ）に比較して変化する。これらのデ
ータは、温度Ｔにより僅かに変化するだけであり、暗闇
（バンンドギャップ放射が無い）においてｔＴ＝４．２
にとＴ＝３００にで測定されている。
本発明の方法によれば、高品質の電界効果型トランジス
タを製造するだけでなく、更には、コンピュータ制御に
よって　鋭的に焦点に集中することの可能なイオンビー
ムを使用し、あるいは、マスクと広がったイオンビーム
による上記の変形例による方法を使用することにより、
比較的簡単にこの方法を実施することが可能である。時
間的には電界効果型トランジスタの製造から切り離され
て行われる、ＭＢＴにる出発構造の成長の後、取り囲ま
れたゲート電極領域と、そして、ドレインとソース電極
領域は、集束ビームによってこの出発構造に書き込まれ
る。それから、これらの領域は通常の接触材料の拡散に
よって行われ、これによって、相互に絶縁された個別の
領域における２次元電子ガスに対し、高品質で低いオー
ミック接触が実現される。印加される電位は、個別領域
における２次元電子ガスによって、領域全体に分散され
ることとなることから、拡散による接触を正確に位置さ
せることは対して重大なことではない。
従って、個別の電界効果型トランジスタの製造は、個別
の領域を接触させ之ための簡単なマスクだけで可能であ
り、ここでは、その接触が正確な位置に配置されている
ことを確認するための特別な手段ですら必要としない。
個別の半導体チップ上に個別の電界型トランジスタの製
造に当たっては、集束イオンビームの線ガイダンスです
ら簡単である。これは、チップの側面端部、すなわち、
その横方向境界は、取り囲まれた領域を囲むために使用
することが出来ること、すなわち、絶縁された線分は単
に横方向境界の一部から他の部分に向かっていればよい
からである。
伝導チャネルの形成のためには、単一の絶縁ラインを小
板に取り入れる必要があるが、しかしながら、故障のな
い電気的なチャネルとするためには、そのラインの端を
、拡大された側面領域、あるいは、取り囲まれたゲート
電極領域の隅の領域に対向させることが重要である。
この様な観点から、典型的な出発構造上に、２本の書き
込まれた絶縁線により、チャネル構造を成長する試みが
既に成されている。このことは、１９８９年５月１５日
に発行の「フィジカル°レビューｊ　Ｂ、第３９巻、８
号に、そして実際には、Ｙ。
ヒラヤマ、Ｔ、サク、モしてＹ、ホリコシによるｒＧａ
Ａｓにおける、高抵抗Ｇａ注入領域によ縮退された非常
に短く狭いチャネルを通した電子伝導」と課題する論文
に記述されている。ここでは、しかしながら、２本のラ
インは相互に向かい合って並べられており、それ故、２
本の相互に向かい合うよう配置された端の間には小さな
ギャップだけが存在している。しかしながら、研究され
たすンプルについては、明白かつ再現可能な計測値を得
ることは不可能であり、さらにＦＥＴは実現出来なかっ
た。
本発明の方法の更に他の実施例においては、ソースとド
レイン電極領域を相互に分離している当該線は、矩形の
ゲート電極領域の一辺あるいはその角部に向かい合った
偏向された部分を、この偏向された部分とチャネルの横
方向に境界を形成している談込と共に、備えることが可
能である。
この様な構成は、配列的に明確にされたチャネルが、問
題のない方法で、その偏向された部分と矩形のコーナ領
域の間に生じるという優れた利点を備え、単一のゲート
電極だけが必要とされる。
しかしながら、第２の取り囲まれたゲート電極領域を生
じる様に該線を製作することも可能である。この実施例
は、ゲート電極間を外部で導銅接続する必要があること
から、確かに、同じ電荷が両方のゲートに印加されるも
のに適用するのは好ましくない。しかしながら、その構
造は、チャネルにおいて非対称な電荷状態を作る２個の
ゲート電極の異なるゲート電位（一方の電位は負であり
、他方は正でもよい）によっても、動作させることが可
能であり、それゆえ、荷電キャリアは吸引する電荷の方
向に引き寄せられ、低い移動度と高いチャネル抵抗が得
られる。電荷の差が小さい場合には、荷電キャリア密度
の変化の小さく、これにより、この単純な構造は、また
、ＶＭＴ（速度変調型トランジスタ）にも良く適してい
る。この２個のゲート電極の結果、この−船釣な構造は
高速の論理ゲートもの使用することが出来る。
集積回路について、簡単なトランジスタへの応用のため
には、閉じられたゲート電極領域に向かい合った線が、
それ自体で、ゲート電極領域を取り囲んでいる場合には
、以前に述べた実施例が好適である。この場合、構造は
３個の接続を商事、そして、この構造では第２のゲート
電極が存在しているが、しかしながら、内部の接続を介
してソース電極に短絡されていることを想像することが
出来る。
特に好適な実施例は、請求項２６に示されている。生し
たチャネルは非常に短く、そして、低い実効容ＳｉＸと
低抵抗を有しており、それ故、素子は、例えばＩ　ＴＨ
ｚ以上の高い動作周波数に対して適している。
更に他の好適な例か請求項２７に記載されており、加熱
を回避するのに重要である。
高周波数における動作のために特に重要な装置の低出力
抵抗を達成するために、このプレナーゲート電極は、ま
た、通例のブレナーゲート技術によって空乏層を形成す
ることの出来ない多重層によって実現することが出来る
。
さらに、本発明の方法は、個別の電界効果型トランジス
タの製造に限られることはない。例えば、上記と類似す
る様に、出発構造に線状の破壊を生ずることにより、出
発構造を集積化され、あるいは、高度に集積化された回
路にも変換して適用することも全く可能である。
能動半導体素子に加え、例えば抵抗やインダクタの様な
受動回路素子も、類似する様に、イオン化されたビーム
を線状にガイドすることによって生成することも可能で
ある。例えば、抵抗は、長い比較的狭いチャネルによっ
て形成することか出来、インダクタは、相互に平行に配
列された２本のラインをサイン波状、曲がりくねった、
あるいは、方形のガイダンスによって形成することが出
来る。
本発明の原理基づき、請求項３２〜４０に示される様な
集積化された、あるいは、高度に集積化された回路は、
他の方法では要求される超精密マスクや様々な異なる製
造工程を殆ど回避することが出来るので、特に魅惑的で
ある。必要なことは、成る製造工程において、出発構造
である出発チップにその集積回路が、いわゆる「書き込
まれる」と共に、単に、要求される回路に従って、集束
イオンビームをガイドすることである。
要求される線状の破壊を生じるためにマスクと拡大され
たイオンビームを使用する場合でさえ、全回路に対して
、ただ単一のマスクだけが必要とされる（第１のマスク
で生じた他の電極領域との接続をする場合には、更に他
のマスクがプラスされる。） 集積回路の製造のために本発明の方法を使用することは
、原理的に、交差接続（クロス・コネクション）を形成
することが可能となることであり、実際には、半導体が
、少なくとも、表面に平行でかつ垂直方向に離されてお
かれた二つの２次元電荷キャリア層を備えることである
。そして、接触と線状の破壊により、２次元電荷キャリ
ア層と絶縁のための書き込みとの間の電気的な接続が異
なる深さで交差的に生じる（異なるエネルギーのイオン
によって達成される）。
〔実施例と作用〕
第１図は、Ａ　Ｉ　ｘＧ　ａ　＋　−ｘＡ　Ｓを基礎と
する多層半導体の構造を示している。この構造は、ミラ
ー指標の面１０が〔１００〕面であるようにして成長さ
せられている。その構造は、非ドープの約３００μｍ厚
のガリウムヒ素基板１２から構成されている。この基板
上には、ＡｌＡｓ層１４及びＧａＡｓ層１６の非ドープ
の交互層が約３０段階成長されている。図では、説明の
都合上、４段階のみが示されている。これらの層は、境
界面で基板に含まれる汚染を抑止するいわゆる屑入れ層
（バッファ層）を形成する。従って、上部バッファ層は
、比較的きれいな状態にある。個々のバッファ層は、約
３０入庫（Ａ　Ｉ　Ａ　ｓ　３０人、ＧａＡｓ２５人）
にある。その後、これらの層上に、約１．２５　厚の非
ドープのガリウムヒ素化合物が成長される。その後、こ
の層１８に、やはり非ドープの約１９０人のＡ　Ｉ　ｏ
、ｉＧ　ａ　０．７Ａ　５層２２が成長される。この層
は、シリコン原子によってドーピングされ、約１０１０
ｃｍ−３のドーピング密度を有している。
この構造は、最終的に約１００人の非ドープがガリウム
ヒ素化合物層２４が形成されて完成される。
第１図に示された出発構造の能動領域のバンド構造が、
第２図に示されている。このバンド図から、Ａ　ｌ　１
１．３Ｇ　ａ　Ｑ、？Ａ　８層２０及びＧａＡｓ層１８
の境界領域に、井戸型電位が形成されることがわかる。
さらに、この量子井戸から空間的に分離されているノリ
コンドナー原子２６は、電子を量子井戸内で量子化エネ
ルギー準位に置くように作用することがわかる。電子は
、Ａ　ｌ　ｏ、：＋ｃ；　ａｏ７Ａｓ層２０を通過する
トンネル作用によって、このエネルギー準位に達する。
第３図の電界効果型トランジスタの形成に対して、出発
構造の線宝幸破壊が、真空容器内でかガリウムイオン（
Ｇ　ａ　”）の集束イオンビームによって引き起こされ
る。このイオンビームは、０．１μｍのビーム集束、ｌ
　００　Ｋ　ｅ　Ｖのビームエネルギー及びｌｏｍＡ／
ｍｍ’の電流密度を有する。
この方法で、線形絶縁領域３０．３２が生ずる。
この例では、それらの領域は共に、はぼ直角に伸び、１
００　ｍの測長を持つチップをソース、ドレイン、チャ
ネル及び２個のゲート領域に分割している。線が出発構
造の面に対して垂直な全体構造を介して伸びている絶縁
壁の上端にあるという具合に、線方向破壊を創造できる
。
従って、線３０は閉ゲート電極領域３４を取り囲み、線
３２は閉ゲート電極領域３６を取り囲んでいる。これら
の領域は、この例において、線３０及び３２のみによっ
て包囲されているだけでなく、むしろチップの端部領域
３７．３８及び４０．４２によっても包囲されている。
ゲート領域の間には、ソース領域４６からドレイン領域
４８に至るまで伸びているチャネル領域４６からドレイ
ン領域４８に至るまで伸びているチャネル領域４４が形
成されている。領域３４．３６．４６及び４８には、拡
散金属接点５０．５２．５４及び５６が設けられている
。それらは、電界効果型トランジスタの外部接続用であ
る。二次元電子ガスが領域の全幅に渡って与えられるの
で、接触領域に印加される電位は、各電極領域全体に渡
っても印加される。絶縁線が書き込まれた後、電界効果
型トランジスタは、光を遮断した状態に維持される。２
個のゲート電極間の導電性チャネル４４の幅は、この例
では、約５μｍである。
実際には、より一層小さな領域が想像され、１μｍより
小さい幅となる。
前述のごとく、第３図の電界効果型トランジスタは、２
個のゲート電極領域３４及び３６が外部導電性接続によ
って共に接合されるようにして作動され得る。しかし、
前述と同様の利点を持たせながら、ゲート電極に異なる
ゲート電位を与えることもできる。
第３図の構造は、第４図に示されるようにさらに一層簡
単化され得る。ここで、線３０は、第３図の実施例と全
く同し様に作られる。しかし、線３２は、それが、チッ
プの左端まで伸びている第１部分５８と、矩形ゲート領
域の側部６２に平行に伸びている。角部６０から構成さ
れる様にして、形成されている。導電性チャネル４４は
、ここでは角部６０と、閉ゲート電極領域３４の側部６
２との間に形成されている。この電界効果型トランジス
タは、ソース、ゲート及びドレインに対して電気的接続
を与えるために、５４．５０及び５６の３ケ所で接触さ
れる。
線３２の端部が閉ゲート電極領域３４の側又は角に対抗
する点に存在する様にして、線３２を単一線として形成
することも可能である。この場合、線５８に対応する線
は、第３図に示される様に配置されるのではなく、それ
は、例えばチップの下部左手角から閉ゲート電極領域３
４の直前まで弓かれる。
第５図は、第３図の実施例におけるチャネル抵抗をゲー
ト電位の関数として示している。この実験では、２個の
ゲート電極に同電位が印加されるように、ゲート電極３
４及び３６は共に一緒に接続された。図示のピーク６６
は、実際に測定された曲線６４に所属していない。それ
らは、他の電気装置のスイッチ投入によって引き起こさ
れたものである。
印加ゲート電位の関数として表されたゲート抵抗が、幾
分双曲線の形状をなすことに加えて、その図は、右底部
から左上部に伸びているかなくとも実質的な直線６８を
示している。ここで、逆抵抗、すなわちチャネル導電率
は、この場合、１キロオームである供給線の抵抗ととも
に印加ゲート電位の関数として示されている。例えば、
直線は、１／（Ｒ−１キロオーム）の値を示している。
逆抵抗値の厳格な直線性は、電界効果型トランジスタが
優れた特性を有していることを示している。
第６図は、２個の電界効果型トランジスタ７０及び７２
並びに２個の抵抗７４及び７６から形成されている２段
増幅器の通常の回路を示している。
電界効果型トランジスタ７２のソース８０は、陽極端子
８２に接続されている。電界効果型トランジスタ７０の
ドレイン８４は、抵抗７４を介して陰極端子８６に接続
され、同様に第２電界効果型トランジスタ７２のドレイ
ン９０は、同様にして抵抗７６を介して陰極端子８６に
接続されている。
増幅される信号は、回路人力である第１電界効果型トラ
ンジスタ７０のゲート電極９２に加えられる。増幅され
た出力信号は、第２電界効果型トランジスタ７２のドレ
イン９０から得られる。
第７図は、この２段増幅器が、いかにして本発明の方法
によって、単一のチップ上に実現され得るかを示してい
る。理解を容易にするために、第７図では、第６図に示
された等価回路図の個々の参照符号が用いられている。
さらに、第７図は、第６図と縦方向に整合され、縦方向
に同一のスケールで示されている。第６図の線は、導電
性接続を示しているが、第７図では、絶縁性領域を表し
ている。この場合において、チップは矩形であり、その
矩形チップ９４の側面境界内にある全ての線は、前述の
方法及び手段で、集束イオンビームで書き込まれる。領
域７８及び８０は、８２で接触している共通ソース領域
を表している。例えば正の電位が接続されているソース
領域７８及び８０に分配される。陰極端子は、チップの
上部電界の中心にある８６に与えられる。入力電位は、
９２に印加される。出力信号は、９０から引き出される
。例えば、８２．８６．９０及び９２は、それぞれ、チ
ップの関連領域に対する接点である。
領域８４は、第１電界効果型トランジスタ７０のドレイ
ン電極を表している。導電性チャネル４４．１は、参照
符号９２及び８４間にあるところの２個の対抗して配置
されかる空間的に近接している絶縁間に至るまで左へ通
じ、その後チップの中心に至るまで右へ戻っている。こ
の全工程の幅は、抵抗７４がここに発生するように配列
されている。チップの左手に互いに極めて近接して存在
する２本の平行線が、参照符号８４と９０の間にある。
それは、第２電界効果型トランジスタ７２のチャネル４
４．２を表している。第２電界効果型トランジスタ７２
のドレインは、抵抗７６を表し、そして抵抗７４に従っ
て配列されている曲がりくねった通路を介して、負の端
子８６と接続されている。なお、抵抗７４と７６は鏡像
関係にある。
この曲がりくねった通路の結果として、誘導性は、この
実施例では抵抗と関連している。
本発明に関して、−次元キャリアチャネルを持つ単極電
子素子が提案される。この素子は、非常に簡単に製造さ
れ、“自己整合”及び非常に低容量のブレナーゲートの
代わりに線形である。この方法において、非常に高い動
作周波数が可能である。その構造は、例えばＧａＡｓの
エピタキシによって生成される高キヤリア移動度を持つ
初期均質二次元層から集束されたイオンの注入によって
、電子層の導電性か局所的に破壊される。照射領域は、
バンドキャップ放射でその結晶を照射後も、低温又は室
温で絶縁状態を維持する。絶縁層のこの書き込みは、小
板上の２つの通路（３０，３２）に沿って行われ、その
結果二次元キャリア層は互いに絶縁されている３つの領
域に区分される。ソース及びドレインは、ソースに関し
て両ゲート（３４，３６）に同時に印加されるゲート電
位によって連続的に調整され得る幅の狭いチャネル（４
４）を介して、接続されている。その結果、キャリア濃
度、従ってチャネル抵抗の極だった変化が生ずる。
その素子において、縮退電界が二次元層に平行に存在し
、破壊された絶縁領域が誘電体として作用する。面内に
ある負のゲート電位を増すことにより、電界の広がりが
、イオンビームによって形成された通路に沿った破壊さ
れ殆ど絶縁されている領域を急速に征服する。従って、
キャリアは、初期高品質チップの外見上−次元チャネル
に制限される。また、ゲート電位は、高移動度ではなく
、充電キャリア密度のみに影響を与える。これは、大き
な自由平均行路長が必要な衝撃輸送に対して大変重要で
ある。
次に、本発明にとって重要な技術的、科学的観点に力点
をおいて、本発明をさらに詳細に説明する。
電界効力型トランジスタの現在の技術は、完全に“ブレ
ナー”電界効果に基づいている。例えば、電子的影響層
に影響を与えるゲートは、この層と共に陽極コンデンサ
を形成する。その様なゲート端部における不均一な散乱
電界が、基本的研究において開発され、均一な一次元チ
ャネルを与えることが、ごく最近可能になった。これら
の表面ゲートの不利益は、固有容量が大きく、従って最
大作動周波数が制限されるということである。さらに、
その様な側面的に制限された層構造の製造は、特に、ゲ
ートに関してソース及びドレインをサブミクロンの精度
で製造することは、比較的複雑であった。
ここで提案されたＩＰＧ）ランジスタは、これらの不利
益を持たず、マスクや化学プロセスを必要とすることな
く、単一技術ステップでより一層速く製造され得る。新
しい構造の製造の基礎は、ヘテロ構造、好ましくはＡ　
ｌ　ｏ：＋Ｇ　ａ　０．７Ａ　Ｓ　　ＧａＡｓへテロ構
造の境界面で、初期均一電子層の導電性の側面局部パッ
シベイションである。この種のへテロ構造において、Ａ
　ｌ　ｏ３Ｇ　ａ　ｏ、ｔＡ　ｓ及びＧａＡｓによって
バンドベンディングを導く。
そこでは、電子端層がちょうど結晶面下に形成されてい
る。この電子端層は１０ｎｍの厚さを有し、（はぼ、電
子のＤｅ　Ｂｒｏｇｌｉｅ波長に対応している）それに
垂直な量子効果が重要でかつ二次元電子ガス、（２ＤＥ
Ｃ）について語るほど薄い。ＺＤＥＧ内の絶縁書き込み
は、例えば１００ＫｅＶのエネルギー　１１００ｎの集
束径を有するよく集束したＧａ”イオンビーム（集束イ
オンビーム、Ｆ　Ｉ　Ｂ）で行うことができる。この方
法において、イオンビームを用いて２ＤＥＧの電気導電
率を所望の領域に“カット”できる。２ＤＥＣを、非常
に狭いチャネル４４によって接続されているソース及び
ドレイン領域４６．４８、ゲート（３６）、及びゲート
２（３４）の３つの領域に分割する２本の線を書くため
に、ヘテロ構造に垂直なイオンビーム入射で、第８図に
係るこの絶縁書き込みを用いる。
第３図の構造に対応する第８図のそれに対しては、同一
部品に対しては同一の参照符号がつけられている。基本
的構造は、他の観点において、第１図の構造に完全に対
応している。第８図の実施例において、イオンビームに
よって形成された絶縁線３０及び３２は、各コーナ３１
，３３が互いに注目すべきである。それは、チャネルが
理想的形状をなし、かつ可能な限り短いチャネルが形成
できる有利な配置を表している。
狭い領域は、ソース及びドレイン間に生じ、その有効電
気幅Ｗは、ＦＩＢ線間の最小間隔ｗ　ｇｅ。
よりも小さい。破線３０．１及び３２．１は、非破壊結
晶構造と破壊結晶構造間の境界を表している。
イオンビームによる破壊は、実線で特徴づけられた線形
領域３０．３２を越えて起こる。このチャネルの左右へ
の２ＤＥＣの領域は（ゲート１及び２）、チャネルに関
してゲート電位Ｖａが印加される静電ゲートであるが義
理、Ｗは２〜３μｍから０まで変わりうる。この構造に
おける電界Ｅの分散が第９図に示されている。Ｅは２Ｄ
ＥＧの平面内にあって、従って、チャネルは、効果的に
両側から締めつけられること明確に理解される。中央の
均一な一次元チャネルの左右の同心状長円は、印加ゲー
ト電位の結果として形成する電界分散を示す。結晶成長
方向における２ＤＥＧの低広がり（１０ｎｍ）及びゲー
トの側面コーナの低広がりの結果として、チャネルの近
傍における付加的な電界増加（チップ作用）がある。そ
の構造の特別な特徴は、均一な一次元導電性チャネルの
簡単な製造だけでなく、チャネルと同様に同じ導電性構
造すなわち２ＤＥＧからゲートを形成する方法にある。
この方法において、制御する素子“ゲート”は、制御さ
れる素子“チャネル”と同様の構造を有する。この重要
な原理は、情報料学において１９５０年代終わりになさ
れた開発と比較されつる。制御する素子及び制御される
素子（プログラム及びデータ）は、それらが同一優先度
を持つメモリ内に共存するとき、最も有効に開発できる
。高集積回路のＩＰＧトランジスタで具現化される様に
、本発明のゲート及びチャネル構造の同一性は、情報料
学において過去に行われた様に、マイクロ電子工学にお
ける開発において、かなり画期的なものとなろう。
ゲート−チャネル容重を調べることは、特に興味深い。
ｗｇｅｏ＝　４　、２μｍを持つ短チャネルＩＰＧ構造
に対して、一端ゲートチャネル容量Ｃ＝１００ｆＦが測
定された。有効ゲート領域は、３５０μｍ長ＦＩＢ線よ
りも約１００倍短い。従って、有効量量は、Ｃｅｆｆ−
１ｆ　Ｆである。
また、理論的考察によって、容量を少なくとも概略的に
評価できる。
ヘテロ構造の初期電子密度は、ｎ＝３’Ｘ１０”ｃ　ｍ
−２＝　３　Ｘ　１０　”ｍ−’である。ｗｇｅｏ＝　
４　、２　μｍで、ゲートによって影響を受けるチャネ
ル領域は、４　Ｘ　１０　””ｍ２である約２×２μｍ
である。
そのｎ倍は、ｖｔｈ−−４■のしきい電位で取り除かれ
うる約１２０００電子を生ずる。従って、容量は、驚く
程よく上記測定値を一致している１２０００　ｅ／４　
Ｖ　〜０．５　ｆ　Ｆである。
ゲート抵抗は、室温で約Ｒｇ＝　ｌ　ＫΩ／口になる。
これをＣｅｆｆ倍することで、Ｒｇ−ＣｅＩ′ｒ−１ｐ
ｓの時定数を生する。すなわち、この構造は、Ｉ　Ｔ　
Ｈｚの周波数で動作する。低温では、Ｒｇは再び２桁だ
け低下し、約１００ＴＨ２となる。
ＩＰＧチャネルの抵抗または導電率が、ゲート優位Ｖｇ
と関連して第１０図に示されている。ここで、ｗｇｅｏ
＝　２　、８μである。第１θ図は、本質的に第５図と
対応している。しかし第１Ｏ図は、１．１にの温度でよ
り感度の良い測定装置でき録されている。実際には、第
１図に係る構造と、第８図にかかる絶縁領域を持つＦＥ
Ｔで測定されている。導電率は本質的にＶｇ−Ｖｔｈに
比例する。
ｖｔｈは−４，ＩＶのカットオフ電位にあり、その電位
では、チャネルが完全に遮断（絶縁）される。
第１０図に示されるように低温では、等距離構造がこの
直線重畳され、２ｅ”／ｈの素子導電率の整数倍で起こ
る。この観点孔から、チャネルを通過する電子の大部分
が、弾直であるすなわち転位や電子でいかなる分散も生
じないという事実が証明される。これは、高質の出発構
造が、ＦＩＢ構築の間中チャネル領域で維持されたこと
を示している。移送は、チャネルのｍ−次元側帯を介し
て行われる。ｍは、第１０図において１と４の間で変化
する。−次元側帯における弾直転移を介して生ずるｍ≧
２に対するこれらの構造をより良（解析するために、測
定された導電率と理論的直線間の差が、第１０図の下部
に垂直方向に拡大した目盛で記録されている。チャネル
長は、ゲートによって形成されたクーロン電位の曲率半
径の大きさと同じ桁（例えば、２〜３μｍ）にある。従
って、量子化段階は、短チヤネル形状におけるほど明確
に解析されない。
これらの弾直高かは、ソースドレイン電位ＶｇＯ≦ＫＴ
、温度Ｔ≦ＩＯＫでのみ観察される。しかし、ＩＰＧト
ランジスタは、実質的に高温でかつ実にソースドレイン
電位Ｖ　ｓｏ　＞　Ｋ　Ｔにある標準的限界ケースでも
作動し得る。第１１図は、異なるＶｇ”　で、　　Ｉ　
Ｖ　≦Ｖｓｏ≦ｌ　Ｖ及びＴ＝７７Ｋに対する第８図の
ＦＥＴのトランジスタ特性のドレイン電流−Ｖｓｏ関係
を示している。ここでは、Ｗｇｅｏ＝　４　、２μｍで
ある。チャネルは“ノーマルオン”（例えばＶｇ＝ＯＶ
で導電）である。従って正のＶｇでエンリッチされ、負
のＶｇでデプリートされる。Ｖｇ−−４Ｖで、チャネル
は実際絶縁している。ＶＳＤ≦Ｖｇなので、特性は全て
零点について対称である。Ｖｇ−１−５Ｖで、チャネル
抵抗は６にΩとなり、Ｖｇ−−４Ｖで１０？Ωより大き
くなる。
以下に、個々の図について説明する。
第１１図Ａは、−５，６Ｖ≦Ｖｇ≦５．６Ｖ〔おけるゲ
ート及びチャネル間の１−Ｖ特性を示している。ゲート
はチャネルと絶縁されている。第１１図Ｂは、種々の正
のＶｇに対するＩ−Ｖ特性を示している。図の中心点は
、座標源である。最小の絶対座標値の曲線は、Ｖｇ＝Ｏ
Ｖに対応している。上述の曲線は、１■刻みの各段階に
おける正のＶｇに対応している（Ｖ　ｇ　＝　ＯＶ　、
上述の線は各１Ｖ段階（Ｖｇ＝１，２，３．’４，５Ｖ
）における正のＶｇに対応）。第１１図Ｃは、第１１図
すと同様の１−Ｖ特性を示している。但し、ここでは負
のＶｇに対する特性になっている。最大の絶対座標値を
持つ曲線は、ｖ　ｇ　＝　ｏ　ｖに対応し、下側の曲線
は、Ｖｇ＝−１，−２，−３，−４Ｖに対応している。
第１２図は、室温で、印加ゲート電位と比較して５ｖま
でのより大きなソースドレイン電位■ｓＤにある同じＩ
ＰＧ構造（例えば、図の測定用に変形された第８図の構
造）に対する一連の特性を示している。第１２図Ｂ及び
Ｃにおいて、座標源は、図の下部左手角にある。二重線
及び僅かなループは、特性プロッタの性能によるもので
ある。これらの結果は、この種のトランジスタは、集積
回路において、その用途に対する基本的要求である別の
トランジスタを駆動できるという事実を証明している。
さらに技術的な詳細は、前に並列に接続された第９図の
２個のゲートにある。この目的に対しては、特に高集積
回路に関してそれ自身邪魔なものとなる。外部横断接続
が、ゲート１及び２間に必要である。この問題は、例え
ばゲート１をソースに接続（第１図の例の下端及びチャ
ネル間のＦＩＢ線の部分的除去）することでニレガント
に解決しうる。この方法では、チャネルを横切る電位が
非対称である。
すなわち、電子は、ゲート２工における負の電位でゲー
トｌにおける絶縁ＦＩＢ線方向に押圧される。事実、第
１１図及び第１２図の特性は、この構造において記録さ
れた。真の３端子素子の実現に加えて、この配置は、結
晶質、従って電荷キャリア密度ｎ及び移動度μが、ＦＩ
Ｂ書き込みバリアの方向に徐々に低減されるという別な
利点がある。この方法において、電子は、さらにｎだけ
でなくμだけでなくμも減少せしめられる領域方向に、
負のゲート電位で偏移される。移動度のこの変調波、電
荷転送プロセス（速度変調）によって生じないチャネル
の導電率の変化を極だったものにする。従って、（平面
ゲートにおける）ＩＰＧ）ランジスタの応答は急速であ
り、高作動周波数が得られる。さらに、ＩＰＧ配置の幾
何学的形状は、内部容量の決定的低減をもたらす。
従来のＦＥＴは、重なり合う層（ゲート及び２ＤＥＧ）
の容量が現れるが、本発明のＩＰＧ）ランジスタは、互
いに並びに沿った層から構成されている（第９図）。こ
のトランジスタは従来のＦＥＴの持つ容量よりも１桁小
さい大きさのゲート容量を持つ。
本発明のＩＰＧ原理の実質的良さは、チャネルの導電率
の調整可能性だけでなく、同周波数動作の広帯域性及び
構造の集積可能性にある。第６図が、ＦＩＢ書き込みパ
ターン（第７図）に直接変換され得る簡単な回路を示し
ていることは、既に述べた。集束イオンビームは、れん
そくてきな１つの作業ステップで、ＩＰＧ）ランジスタ
、抵抗、コンデンサ及びインダクタを形成できる。また
、こられの素子は、描いた後即座に作動する。イオン加
速電位で、イオンビームの浸透深さを変えるために、異
なる深さにある選択的な側面構造２ＤＥＧ層を形成可能
である。ＪＩＢＬ−１００Ａイオンビーム描写機の描写
速度は、最大０．３ｍ／Ｓに達する。従って、既に使用
されている実験装置で、２Ｘ２μｍ大の■ＰＧトランジ
スタに対して、１０ｓで１０６個のトランジスタを描け
る。
第１３Ａ図は、ゲート領域を決定する絶縁線３０．３２
の可能な構造を示している。長いチャネル４４及びより
大きなソース−ドレイン電位に関し、第１３Ｂ図に示さ
れている電位降下が、チャネルのドレイン端部での電界
がソース端での電界よりも大きいことは明らかである、
従って、チャネル内の電流分散は一定ではなく、むしろ
第１３Ｄ図に示されているような圧縮された“ピンチオ
フ”作動を示す。それは局所的な過熱や、素子あるいは
回路の早期欠陥を引き起こすので、望ましくない。これ
を改善するためには、第１４図の配置が好ましい。ここ
では、“ピンチオフ”作動が、電位勾配の方向に発散す
るほぼ台形のチャネル４４を使用することによって、制
御される。すなわち、チャネルは取り払われないが、そ
の代わりチャネルは全長に渡って一定で狭くなる。この
方法で、チャネル端での“熱い”領域は、遮断電位ｖｔ
ｈに近い大きな負のゲート電位で、避けられる。台形形
状（線形処理）は、チャネル内に粗い均一の電流密度を
引き起こすたけである。そして、他の形状（双曲線、１
／Ｘ、指数ｅｘ他）は、より良い降下を与える。全ての
変形は、電位勾配の方向に発散形状を導く。このモデル
は、実際に特定の作動電圧■０に対して適用するだけで
ある。Ｖｏからの逸脱に関し、それは好ましくないが、
長さＸに渡って広げないよりは良い。
従って、第１４図は、矩形形状以上の実質的な利点を有
する電位勾配方向の発散形状を持つゲート領域に対する
代替形状を示す。台形（あるいはさらに複雑なチャネル
）による図示の“ピンチオフ”行動モデリングハ、−吉
例のゲート（３端子装置）についても機能する。
第１５Ａ図は、本発明によって具体化され得る。
例えば大規模集積回路（ＬＳＩ）の一部としてのオアゲ
ートの例を示している。第１５Ｂ図は、その等価回路を
示す。絶縁領域に対する線案内ハ、チャネル１００が２
個のゲート１０１．１０２間に計上されるように選択さ
れている。チャネル１００の下に、電源の正の端子に接
続されている接続領域１０４が配置されている。２個の
ゲート領域１０１．１０２より上に、チャネルの口に向
かい合って存在するスタート１０８から電源の負の端子
に接続されている領域１１０に至るまで通じている曲が
りくねった抵抗路１０６が配置されている。
チャネル１００及び入力１０８間の領域１１２は、２ケ
所１１４，１１６で接触している。オアゲートの２個の
代替等価出力端子を表すこれらの等価接点は、常に同電
位にある。同様の方法で、領域１０１．１０２．１０４
及び１２０を備えている。
表示の都合上、矩形チップの側端は、ゲート領域１０１
．１０２のレベルに、あるいは出力領域１１２のレベル
に描かれていない。
第１５Ｂ図の等価回路図に対する接点関係をわかり易く
するために、等価回路図の接続構成物には、第１５Ａ図
と同一の符号が付されている。全ての黒の領域は、チッ
プの側端を除いて、絶縁描写によって形成されている。
オアゲートがチップ上の唯一の素子を表すとき、例えば
、矩形構成が、他の素子への接続がなされる様にして、
オアゲートが形成される。この理由で、絶縁領域が、２
個のゲート領域１０１，１０２及び出力領域１１２のレ
ベルにある素子の両側に示されていない。原則として、
これらの領域への電位供給あるいはこれらの領域からの
電位除去は、他の素子への接続部、すなわち、２次元電
化キャリア層を介して行われるので、ワンチップ上の素
子を使用するときは、これらの領域を個別に接続する必
要がない。
電位が領域１０１，１０２に印加されない場合、入力領
域１０４は、抵抗を形成する領域１０６を介して出力領
域１１Ｏと接続される。従って、チャネル１００及び抵
抗領域１０６は、電位分割器を形成し、対応する電位は
、接点１１４，１１６で受は取られる。開状態にあるチ
ャネルの抵抗は、実際には非常に小さいので、ドレイン
領域１１２の電位は、ソース電位に対応する。しかし、
制御電位が領域１０１及び／若しくは領域１０２に印加
される場合には、この制御電位はチャネル領域１００を
完全に阻止するように作用する。従って、領域１１２の
電位は、領域１１０に広がる電位に二４ζ 獣心する。すなわち、２個のゲート領域の１以上に対す
る電位の印加は、オアゲートの機能が与えられる様に、
出力電位を高から低へ変化させた。
第１５Ｂ図において、領域１０６に対応する領域は、同
様に参照符号１０６によって特徴づけられる。チャネル
１００は、理解し易い様に参照符号１００をもつ垂直の
実線で描かれている。この実線１００すなわちチャネル
１００は、ゲート電極が共に接続されている２個のＰＥ
Ｔによって形成されている。
第１６Ａ図は、アンドゲートを示し、第１６Ｂ図は、そ
のアンドゲートの等価回路図を示している。アンドゲー
トの構造は、オアゲートの構造に類似している。したが
って、対応する領域には、同じ参照符号が付されている
。しかし、アンドゲートには、符号に０．１を付加しで
ある。第１５Ａ図に示されたオアゲートとの区別として
、オアゲートには２個のチャネル領域１００．１及び１
００．２が設けられている。それらは、それぞれ電極領
域の１個と、中央のｎ型絶縁線１３２間に形成されてい
る。制御電圧が接点１２２．１又は１２４．１に印加さ
れる場合、それぞれに関連するチャネル１００．１，１
００．２のみが閉じられる。他チャネルは導電性を維持
し、素子は電位分割器として作用する。従って、対応す
る電位は１以上の接点１１４．１，１１６．１で受は取
られる。
反対に、制御信号が２個のゲート領域１０１．１．１０
２．１に加えられる場合、両チャネルは低減され、領域
１１２．１の電位が領域１１０．１の電位に対応する。
この説明から、その素子がアンドゲートとして機能する
ことがわかる。第１６Ｂ図の等価回路図において、あた
かも２個のチャネル１００．１．１００．２がソースと
ソース及びドレインとドレインが共に接続されている２
個のＦＥＴによって形成されているかのごとく想像でき
る。
第１５Ａ図及び第１６Ａ図に関連して述べられた様に、
その素子は、誘導状態で電位分割器として機能する。抵
抗１０６の適切な選択によって、これは実質的にチャネ
ル１００又はチャネル１００．１，１００．２のそれよ
りも大きい。この方法で、領域１１２又は領域１１２．
１の電位は、それぞれ領域１０４及び１０４．１の姓の
供給電位に対応する。従って、一連のその様なゲートは
、顕著な電圧損失を生ずる事なく、チップ内で連結され
る。
誘電性を導いている曲がりくねった通路によって、抵抗
１０６又は１０６．１を形成する変わりに、一連の“石
”すなわちイオンビームによって導電性領域内に絶縁性
領域を置くことができる。
これは、例えば、第１５Ａ図に符号１３０で示されてい
る。それによって、この領域の抵抗を増大だせることが
できる。実際には、非常に多くの“石”１３０が必要で
あり、曲がりくねった通路の代わりに第１７Ａ図及び第
１７Ｂ図に従ってチップ上に点配列される。
この説明によって、本発明によって直接論理素子を生産
できることが明確になった。実際に、絶縁領域の適切な
線ガイダンスによって他の周知のゲートを形成すること
もできる。また、集積回路あるいは大規模集積回路（Ｌ
ＳＩ）を生産するために、ワンチップ上でその様なゲー
トを違いに結合することもできる。さらに、本発明の方
法によって同様に製造できる他の能動及び受動回路素子
を備えることも当然にできる。
既述したごとく、鋭い集束ビームで絶縁領域を形成する
ことは、絶対的に必要なことではない。
むしろ、光リングラフィによってマスクを形成し、その
後、対応する線形破壊を得るために、広がりイオンビー
ムマスクを介して第１図に係る基本構造に照射する。そ
うする際、マスクはチップ面上に置かれる分割された薄
い金属箔であるか、またはそれ自身光リングラフィによ
ってチップ面上に形成されたものである。マスクの開口
は、位置的に対応し、チップ上の所望の絶縁線に対して
配置される。
大きなゲート電位での電気的なブレークスルーを改善し
、かつソース及びドレインに関するゲートの総容量を低
減させるために、ＦＩＢビームがチャネルに直接境界を
付けない全ての場所では、実質的により広いＦＥＢ線が
書き込まれる。
〔発明の効果〕
本発明によれば、電界効果型トランジスタ等の能動半導
体構造が簡単に製造出来る。
【図面の簡単な説明】
第１図は、本発明の電界効果型トランジスタ及び積層回
路の製造に適する出発構造の横断面図、第２図は、第１
図に示された出発構造の能動領域のバンド図、第３図は
、第１図に示された出発構造の概略平面図、第４図は、
第３図と同様の図で本発明の他の実施例の概略図平面図
、第５図は２個のゲート領域に同電位が印加されている
第３図に示された実施例において、チャネル抵抗を印加
ゲート電位の関数として示した図、第６図は、トランジ
スタ２段増幅器の通常の回路図、第７図は、第６図に示
された２段増幅器の等偏集積回路が集束イオンビームに
よって書き込まれた第１図に示概略説明図、第１Ｏ図上
部は、第８図の実施例にれた導電性の直線からの分散を
示す図、第１１Ａ。 １１Ｂ及びｌｌＣ図は、Ｔ＝７７にでＷｇｅｏ＝　５　
。 ２μｍを有する第８図のＩＰＧ）ランジスタの電流電圧
（Ｉ−Ｖ）特性を示す図、第１２Ａ、１２Ｂ及び１００
図は、第１１Ａ、１１Ｂ及びｌｌＣ図と同様の図であっ
て、室温で測定されたＩ−■特性を示す図、第１３Ａ図
は、本発明のＦＥＴの代替実施例の平面図、第１３Ｂ図
は、第１３Ａ図における方向に沿った電位分散の形状説
明図、第１３Ｃ図は、Ｅ電界の高度を決める第１３Ａ図
のＸ方向における電位Ｖｇ−Ｖの概略説明図゛、第１３
Ｄ図は、第１３Ｃ図の電位分散によって起こるチャネル
の縮退を示す図、第１４図は、チャネルを形成する本発
明のＦＥＴのゲート電極領域の両側の第１３図と比較し
て改善された形状を示す図、第１５Ａ図、本発明に従っ
て製造されたオアゲートを示す図、第１５Ｂ図は、第１
５Ａ図のオアゲートの等価回路図を示す図、第１６Ａ図
は、本発明に従って製造されたアンドゲートを示す図、
第１６Ｂ図は、第１６Ａ図のアンドゲートの等価回路を
示す図、第１７Ａ図及び第１７Ｂ図は、それぞれ第１５
図及び第１６Ａ図に示されたオアゲート及びアンドゲー
トの代替案を示す図である。 〔符号の説明〕 ｌＯ・・・〔１００’１面 １２・・・ガリウムヒ素化合物基板 １４・・・非ドープのアルミニウムヒ素化合物層１６・
・・非ドープのガリウムヒ素化合物層１８・・・非ドー
プのガリウムヒ素化合物層２０・・・非ドープのアルミ
ニウムガリウムヒ素化合物層 ２２・・・ドープのアルミニウムガリウムヒ素化合物層 ２４・・・非ドープのガリウムヒ素化合物層ＬＮ（Ｎ（
’Ｎ　　’ １ 菖 Ａｔｏ、３Ｇａ　ｏ−７Ａｓ Ａｌ□、３　Ｇａ　Ｏ，７Ａｓ Ｇａ　Ａｓ ＩＧ　２ ばっ Ｃつ （Ｔン Ｅ Ｏ 図面の浄書（内容に変更なし） 図面の浄書（内容に変更なし） ＦＩＧ、８ （ａ） （ｂ） Ｆｉｇ、１１ 図面の浄書（内容に変更なし） （Ｃ） （ａ） （ｂ） Ｆｉｇ、１２ 図面の浄書（内容に変更像し） （Ｃ） 図面の浄１ ピンチオフ ＦＩＧ、１３Ｄ ト（内容に変更なし） トレイン　Ｖ二Ｖ。 ｌＧ１４ 図面の浄書（内容に変更なし） オアゲート 図面の浄書（内容に変更なし） アントゲート 平５５．２年特許願第１１５０１４号 ２１発明の名称 能動半導体構造の製造方法 ３、補正をする者 事件との関係　特許出願人 名称　マツクスープランクーゲセルシャフト　ツアフェ
ルデルンク　デア　ヴイッセンンヤフテンエー、ファウ
。 ４、代理人　〒１０４

Claims (40)

    【特許請求の範囲】
  1. （１）接点を備えた、表面に平行な２次元電荷キャリア
    層を有する出発構造によって、能動半導体構造を製造す
    る方法であって、集束イオンビームによる出発構造の線
    状破壊により、この破壊によって生成される絶縁物質に
    よって領域的に分割し、あるいは、２次元電荷キャリア
    層に横方向へ電位障壁を確立するために上記出発構造を
    処理することによって出発構造を領域的に分割し、少な
    くとも一つの閉領域とその閉領域に向かい合うラインと
    の間に２次元電荷キャリア層の厚さである電子波長と同
    じ大きさの次元の幅でチャネルが形成されかつ上記閉領
    域と上記線の両側に形成された領域が接触されることを
    特徴とする能動半導体構造のの製造方法。
  2. （２）請求項１において、ソース、ドレイン、及びゲー
    トを備えた電界効果型トランジスタを製造するために、
    ゲートを形成する出発構造の矩形コーナ領域はその構造
    の第１の線状破壊によって形成され、その出発構造の中
    央部に面したコーナ領域は上記線に対向して配置され、
    さらに、ソースとドレインは上記線の対向する側面に存
    在していることを特徴とする能動半導体構造の製造方法
    。
  3. （３）請求項２において、上記コーナに面している上記
    線の端部は、そのコーナ部と共に上記チャネルに境界を
    接していることを特徴とする能動半導体構造の製造方法
    。
  4. （４）請求項２において、上記線は矩形領域の一側面に
    対応して存在する角部を有し、上記角部と上記側面が横
    方向にチャネルとの境界を有することを特徴とする能動
    半導体構造の製造方法。
  5. （５）請求項４において、上記角部の一端で、上記線が
    上記出発構造の側端まで伸びず、その手前で終わってい
    ることを特徴とする能動半導体構造の製造方法。
  6. （６）請求項４において、上記線は、その２つの端で上
    記出発構造の横方向境界まで伸び、第２のゲートを形成
    し、さらに、上記線及び横方向境界によって囲まれた領
    域と第１の上記閉コーナ領域との間に、導電性外部接続
    が与えられることを特徴とする能動半導体構造の製造方
    法。
  7. （７）請求項１及至６のいずれかにおいて、上記出発構
    造の導電性の線状横方向電位障壁を形成することによっ
    て、上記出発構造が集積回路又は大規模集積回路に変換
    され、対応する線ガイダンスによって、抵抗やインダク
    タ等の受動回路素子が能動半導体構造に付加して形成さ
    れることを特徴とする能動半導体構造の製造方法。
  8. （８）請求項７において、上記半導体構造は、面と平行
    でかつ垂直な方向に互いに空間的に離れて存在する少な
    くとも２つの二次元電荷キャリア層を有し、かつ上記線
    状破壊によって上記二次元キャリア層間に電気接続が形
    成されることを特徴とする能動半導体構造の製造方法。
  9. （９）請求項１及至８のいずれかにおいて、上記出発構
    造としてIII−Ｖ複合半導体を用いることを特徴とする
    能動半導体構造の製造方法。
  10. （１０）請求項９において、上記複合半導体としてＡｌ
    ＿ｘＧａ＿１＿−＿ｘＡｓを用い、二次元電荷キャリア
    層が二次元電子ガスであることを特徴とする能動半導体
    構造の製造方法。
  11. （１１）請求項１０において、上記二次元電子ガスは５
    ００Åよりも小さい厚さをもつ非ドープのＡｌ＿０＿．
    ＿３Ｇａ＿０＿．＿７Ａｓ層と比較して厚い非ドープの
    ＧａＡｓ層の間の境界領域に配置され、電子がＧａＡｓ
    層から離れたＡｌ＿０＿．＿３Ｇａ＿０＿．＿７Ａｓ層
    の側方に配列されたドープ層から発生し、さらに約１０
    ＾１＾０ｃｍ＾−＾３の濃度でＳｉ原子でｎ型ドープさ
    れている約５００Å厚のＡｌ＿０＿．＿３Ｇａ＿０＿．
    ＿７Ａｓ層からなっていることを特徴とする能動半導体
    構造の製造方法。
  12. （１２）請求項１及至１１のいずれかにおいて、上記出
    発構造の面が、ミラー指標の〔１００〕面であることを
    特徴とする能動半導体構造の製造方法。
  13. （１３）請求項１及至１２のいずれかにおいて上記線状
    破壊がコンピュータ制御の集束イオンビームによって成
    されることを特徴とする能動半導体構造の製造方法。
  14. （１４）請求項１及至１３のいずれかにおいて、上記二
    次元電荷キャリア層の電荷キャリアが電子である出発構
    造のｐ型ドープを得るために、上記二次元電荷キャリア
    層の横方向電位障壁が、イオン注入によって形成される
    ことを特徴とする能動半導体構造の製造方法。
  15. （１５）請求項１及至１４のいずれかにおいて、上記出
    発構造の導電性の線状破壊、または、二次元電荷キャリ
    ア層の横方向電位障壁の形成が、マスクを介してイオン
    で出発構造に衝撃を与えることによって行われ、このマ
    スクは、光リソグラフィプロセスによって出発構造面上
    に形成され、イオン注入後に取り除かれるか、または出
    発構造から分離しているマスク形状がその出発構造上に
    置かれ、かのいずれかであって、共にマスクは金属マス
    クであることを特徴とする能動半導体構造の製造方法。
  16. （１６）請求項１及至１５のいずれかにおいて、線状破
    壊された導電性領域の生成後、上記出発構造が熱処理さ
    れ、破壊部分焼き入れ及び絶縁線の確立を行うことを特
    徴とする能動半導体構造の製造方法。
  17. （１７）面に平行に伸びている二次元電荷キャリア層を
    有する反動地構造からなるソース、ドレイン及びゲート
    を有する電界効果型トランジスタにおいて、上記構造は
    、ソース、ドレイン及びゲート電極領域に区割りされ、
    さらに線状破壊または二次元電荷キャリア層の横方向電
    位障壁によって形成された出発構造の絶縁領域によって
    、上記ゲート電極領域に隣接して存在する導電性チャネ
    ルに区割りされており、個々のソース、ドレイン及びゲ
    ート領域の接続が、これらの領域における二次元電荷キ
    ャリア層に対する各接点によってなされることを特徴と
    する電界効果型トランジスタ。
  18. （１８）請求項１７において、上記ゲート電極領域に隣
    接して存在するチャネルは二次元電荷キャリア層の厚さ
    のオーダにある幅を有することを特徴とする電界効果型
    トランジスタ。
  19. （１９）請求項１７または１８のいずれかにおいて、上
    記チャネルは約５μｍの最大幅を有することを特徴とす
    る電界効果型トランジスタ。
  20. （２０）請求項１７、１８または１９のいずれかにおい
    て、上記チャネルはゲート電極領域のコーナと、それに
    対抗して領域のコーナと、上記線は共に、上記構造の線
    状破壊によって形成される絶縁領域であることを特徴と
    する電界効果型トランジスタ。
  21. （２１）請求項２０において、上記チャネルはゲート電
    極領域と上記線の端部との横方向境界によって形成され
    ていることを特徴とする電界効果型トランジスタ。
  22. （２２）請求項１７及至２０のいずれかにおいて、上記
    チャネルは、ゲート電極領域の横方向境界と、それに対
    抗して存在する上記線の角部との間に形成されているこ
    とを特徴とする電界効果型トランジスタ。
  23. （２３）請求項２２において、上記角部の端部で、上記
    線が上記構造の側面端まで伸びず、早めに終わっている
    ことを特徴とする電界効果型トランジスタ。
  24. （２４）請求項１７及至１９のいずれかにおいて、上記
    チャネルは、絶縁材料によって囲まれた２個の分離され
    たゲート電極領域間に形成され、さらに導電性外部接続
    がこれら２個のゲート電極間に設けられていることを特
    徴とする電界効果型トランジスタ。
  25. （２５）請求項１７及至２４のいずれかにおいて、上記
    ゲート電極領域は、その両端で半導体の横方向境界に至
    るまで伸びている絶縁材料線によって境界を与えられ、
    さらに、上記ソース及びドレイン電極領域は、絶縁材料
    線の対抗する側に形成され、この線は、同様にその一端
    で半導体の横方向境界に至るまで伸びていることを特徴
    とする電界効果型トランジスタ。
  26. （２６）請求項１７において、上記２個のゲート電極領
    域は、その１つがソース領域に接続され、上記２個のゲ
    ート電極領域は二次元電荷キャリア層の各横方向電位障
    壁によって境界を与えられ、それらのそれぞれは少なく
    とも１つのコーナ付近に伸び、かつソースとドレインを
    接続するチャネルは各電位障壁の対抗して配置されたコ
    ーナ間に形成されていることを特徴とする電界効果型ト
    ランジスタ。
  27. （２７）請求項１７において、上記２個のゲート電極領
    域は、その隣接側面がソース及びドレイン間に伸びてい
    るチャネルを形成し、かつ電位勾配の方向に互いに分散
    していることを特徴とする電界効果型トランジスタ。
  28. （２８）請求項１７及至２７のいずれかにおいて、上記
    電界効果型トランジスタは、III−Ｖ複合半導体である
    。
  29. （２９）請求項２８において、上記複合半導体は、Ａｌ
    ＿ｘＧＡ＿１＿−＿ｘＡｓであり、二次元電荷キャリア
    層は二次元電子ガスであることを特徴とする電界効果型
    トランジスタ。
  30. （３０）請求項２９において、上記二次元電子ガスは、
    ５００Åより小さい厚さを持つ非ドープＡｌ＿０＿．３
    Ｇａ＿０＿．＿７Ａｓ層と比較的厚い非ドープＧａＡｓ
    層間の境界領域に配置されており、電子は、約１０＾１
    ＾８ｃｍ＾−＾３の濃度でＳｉ原子で非ドープされた約
    ５００Å厚のＡｌ＿０＿．＿３Ｇａ＿０＿．７Ａｓ層か
    ら与えられることを特徴とする電界効果型トランジスタ
    。
  31. （３１）請求項１７及至３０のいずれかにおいて、上記
    半導体構造の面がミラー指標の〔１００〕面であること
    を特徴とする電界効果型トランジスタ。
  32. （３２）集積回路または大規模集積回路の製造方法にお
    いて、表面に平行な少なくとも一つの２次元電荷キャリ
    ア層を有する半導体基板の上に出発構造を用い、２次元
    電荷キャリア層のそれぞれの部分を介して、電極とチャ
    ネル領域を備えた能動及び受動素子を形成するために横
    方向に電位障壁を確立し、相互に接続された隣合う素子
    の電極は、それらの間に位置する２次元電荷キャリア層
    を介して相互に伝導的に接続され、その活性な素子のチ
    ャネル領域の伝導率は、隣接するゲート領域に適当な制
    御電位を印加することによって調整され、それらのチャ
    ネル領域の幅は２次元電荷キャリア層の厚さと同じ次元
    であり、そして、その回路への外部接続のために、２次
    元電荷キャリア層のそれぞれの部分に対する接続が、選
    択された電極領域において、形成されることを特徴とす
    る能動半導体の製造方法。
  33. （３３）請求項３２において、上記能動素子は電界効果
    型トランジスタ及び／若しくは論理ゲートであり、他方
    、受動素子は抵抗及び／若しくはインダクタであること
    を特徴とする能動半導体の製造方法。
  34. （３４）請求項３２又は３３において、上記ＦＥＴは請
    求項１７から３１のいずれかに従って形成されることを
    特徴とする能動半導体の製造方法。
  35. （３５）請求項３２から３４のいずれかにおいて、上記
    抵抗は、２次元電荷キャリア層の長いチャネル領域によ
    って形成されることを特徴とする能動半導体の製造方法
    。
  36. （３６）請求項３２から３５のいずれかにおいて、上記
    インダクタは、２次元電荷キャリア層の曲がりくねった
    チャネル領域によって形成されることを特徴とする能動
    半導体の製造方法。
  37. （３７）請求項３２及至３６のいずれかにおいて、上記
    二次元電荷キャリア層の横方向電位障壁の形成が、二次
    元電荷キャリア層の横方向電位障壁の形成が、マスクを
    介してイオンで出発構造に衝撃を与えることによって行
    われ、このマスクは、光リソグラフィプロセスによって
    出発構造面上に形成され、イオン注入後に取り除かれる
    か、または出発構造から分離しているマスク形状がその
    出発構造上に置かれるかのいずれかであって、いずれの
    マスクも金属マスクであることを特徴とする集積回路の
    製造方法。
  38. （３８）請求項３２及至３６のいずれかにおいて、上記
    二次元電荷キャリア層の電荷キャリアが電子である出発
    構造のｐ型ドープを得るために、上記二次元電荷キャリ
    ア層の横方向電位障壁が、イオン注入によって形成され
    ることを特徴とする集積回路の製造方法。
  39. （３９）請求項３２及至３６のいずれかにおいて横方向
    電位障壁が、集束イオンビームによる出発構造の導電率
    の線状破壊によって形成されることを特徴とする集積回
    路の製造方法。
  40. （４０）請求項３８または３９において、線状破壊され
    た導電率を有する領域の形成後、上記出発構造が、破壊
    部の部分焼き入れ及び絶縁線の確立を導く熱処理を受け
    ることを特徴とする集積回路の製造方法。
JP2115014A 1989-04-27 1990-04-27 能動型半導体構造の製造方法及び能動型半導体構造を有する電界効果トランジスタ Expired - Lifetime JP2780845B2 (ja)

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