CN105470210B - 半导体装置及其制造方法 - Google Patents

Abstract

本发明是有关于一种半导体装置及其制造方法，用以在半导体堆叠中形成无瓦解的多个高深宽比沟槽，使集成电路中的高深宽比沟槽由复合材料制造而成，并伴随着具有笔状蚀刻轮廓的沟槽界线。此制造方法减少了沟槽界线和在制造过程中施予的流体之间的张力,从而避免了图案弯曲、弯成弧状和瓦解。并且该方法更促进了以适合的选择材料填充沟槽。

Description

半导体装置及其制造方法

技术领域

本发明涉及一种半导体制造方法，特别是涉及一种用在形成高深宽比沟槽结构的蚀刻技术。

背景技术

随着集成电路装置尺寸变得更小，到了临界尺寸(critical dimension)小于50纳米，使用湿式剥除(wet strip)工艺制造高深宽比的沟槽会导致沟槽界线的扭曲变形，例如弯曲，甚至在某种不常发生的情况下到了瓦解(collapse)的程度。蚀刻后的调查证实了在现有技术的制造方案中，这类的弯曲典型地不是发生在湿式剥除工艺之前，而是发生在湿式剥除工艺的时候。此观察结果倾向于证实弯曲是由湿式剥除工艺过程中发生在沟槽侧壁的毛细力所导致。然而，由于湿式剥除例如在高分子残余物的移除上提供了有效的工具，将湿式剥除从工艺中除去并不是能实行或具有吸引力的对于弯曲/瓦解问题的解决方案。

高深宽比的沟槽也可能有弯成弧状(bowing)的倾向，产生当沟槽填入材料时可能发生问题的轮廓。多晶硅是广泛用于填入沟槽的材料。弯成弧状可能导致例如孔洞在填充过程中形成，其自然会实质上不利地影响对于给定的集成电路的处理，从而降低产量和增加制造成本。

因此，在现有技术中存在着对于制造无瓦解的沟槽的方法的需求。进一步的需求存在于避免在沟槽轮廓中形成弯成弧状。

发明内容

本发明的目的在于，提供一种新的半导体装置及其制造方法，所要解决的技术问题是使其借由形成分离沟槽并有助于沟槽填充的笔状位线轮廓，可以提供避免高深宽比的沟槽瓦解。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体装置的制造方法，其包括以下步骤：提供一半导体堆叠，该半导体堆叠具有一硬掩膜层设置在多个交替的氧化物/多晶硅层、一氮化硅层和一个或多个介电层之上。进行氧化物/多晶硅蚀刻，在氧化物/多晶硅层中形成多个高深宽比的沟槽，接着削减(trim)硬掩膜层，以暴露出氮化硅层的多个部分。进行临界尺寸(critical dimension)削减处理，借此由等离子体蚀刻氮化硅层暴露出的部分。进行一次或多次剥除(strip)处理以移除硬掩膜材料，从而在氧化物/多晶硅层中形成笔状位线轮廓，借此防止或避免(例如实质上避免)高深宽比的沟槽的瓦解并促进该些高深宽比的沟槽的填充。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体装置的制造方法，其中氧化物/多晶硅蚀刻的进行倾向移除覆盖该些氧化物/多晶硅层的一介电层中的材料，且氧化物/多晶硅蚀刻下削(undercutting)介电层。

前述的半导体装置的制造方法，其包括形成一上氧化物层于氮化硅层之下，临界尺寸削减处理是用以在上氧化物层形成锥状部分和在氮化硅层形成锥状和/或圆弧的形状。

前述的半导体装置的制造方法，其中该一次或多次剥除处理的进行包括进行干式剥除和湿式剥除之一或多个；该氧化物/多晶硅蚀刻的进行包括以包含NF₃/CH₂F₂/N₂的等离子体蚀刻；该硬掩膜层的削减包括用为零的偏压功率以CF₄/O₂蚀刻；该临界尺寸削减处理的进行包括用高的偏压功率以C₄F₈/O₂/Ar蚀刻；该硬掩膜层的提供包括提供一非晶碳层；且该一次或多次剥除处理的进行在该些氧化物/多晶硅层中形成多个笔状位线轮廓。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体装置的制造方法，用以在一半导体堆叠中形成无瓦解的多个高深宽比沟槽，该方法包括以下步骤：在一基板之上的一介电层上形成多个氧化物和/或多晶硅的层，且一氧化物层覆盖该些多晶硅和氧化物的层；在该氧化物层上沉积一氮化硅层；在该氮化硅层上设置多个材料层，该些材料层包括一非晶碳层；进行蚀刻以移除该非晶碳层的一部分、该氧化物层的一部分、该氮化硅层的一部分和该些氧化物和/或多晶硅的层的多个部分，从而在该半导体堆叠中定义多个沟槽的布局；以及在该些沟槽之间形成一个或多个笔状结构，该笔状结构包括锥状的一氧化物层和圆弧锥状的一氮化硅层，该笔状结构用以避免该些沟槽的瓦解和促进该些沟槽的填充。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体装置的制造方法，其中该笔状结构的形成更避免该些沟槽的多侧弯曲和弯成弧状，从而避免在填充过程中形成孔洞；该些材料层的设置还包括设置一介电抗反射涂层(DARC)、一底部抗反射涂层及一图案化光阻；该些氧化物和/或多晶硅的层包括多个交替的氧化物/多晶硅层；且蚀刻的进行需要移除底部抗反射涂层、介电抗反射涂层、该非晶碳层的一部分、该氧化物层的一部分、该氮化硅层的一部分和该些氧化物和/或多晶硅的层的多个部分，借此该些沟槽在该半导体堆叠之中形成。

前述的半导体装置的制造方法，其中该蚀刻的进行包括以包含的NF₃/CH₂F₂/N₂等离子体蚀刻；且该笔状结构的形成包括：削减该非晶碳层,以暴露出该氮化硅层的多个部分；进行临界尺寸削减处理，借此削减该些沟槽的侧壁并由等离子体蚀刻该氮化硅层暴露出的该些部分；进行一次或多次剥除处理以移除高分子残余物；该些材料层还包括一介电抗反射涂层(DARC)、一底部抗反射涂层及一图案化光阻；且该一次或多次剥除处理的进行包括进行干式剥除并接着进行湿式剥除。本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种半导体装置，其包括形成于一基板之上的多层和形成于该些层中的多个沟槽，该些沟槽由具有笔状轮廓的多个结构分离，该些结构各包括：交替的多个氧化物和多晶硅的层；一氧化物层，形成于该些交替的氧化物和多晶硅的层之上,该氧化物层具有锥状部分位于远离该些交替的氧化物和多晶硅的层处；以及一氮化硅层，形成于该氧化物层之上，该氮化硅层为锥状和/或圆弧的形状，该些沟槽展现出无弯曲或弯成弧状的情形。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体装置，其中该氮化硅层相对于该氧化物层的一端为圆弧的形状。

前述的半导体装置，其中该氮化硅层为圆弧的形状并在远离该些交替的氧化物和多晶硅的层处为锥状的形状。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明半导体装置及其制造方法至少具有下列优点及有益效果：本发明的半导体装置及其制造方法借由形成分离沟槽并有助于沟槽填充的笔状位线轮廓，可以提供避免高深宽比的沟槽瓦解。

综上所述，本发明是有关于一种半导体装置及其制造方法，用以在半导体堆叠中形成无瓦解的多个高深宽比沟槽，使集成电路中的高深宽比沟槽由复合材料制造而成，并伴随着具有笔状蚀刻轮廓的沟槽界线。此制造方法减少了沟槽界线和在制造过程中施予的流体之间的张力，从而避免了图案弯曲、弯成弧状和瓦解。并且该方法更促进了以适合的选择材料填充沟槽。本发明在技术上有显著的进步,具有明显的积极效果,诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。

附图说明

图1是现有技术的浸于流体中的多个高深宽比半导体沟槽的剖面图。

图2是绘示在图1的现有技术的沟槽中的流体部分蒸发的结果的示意图。

图3是描绘在图1和图2的现有技术的沟槽的多侧因毛细力而造成沟槽界线弯曲的示意图。

图4是绘示图1的现有技术的高深宽比沟槽结构其沟槽瓦解的一范例的示意图。

图5是描绘现有技术的高深宽比沟槽展现出弯成弧状的结果，伴随着所造成的在填充过程中产生的孔洞的示意图。

图6是描绘高深宽比半导体沟槽具有圆弧的沟槽界线的示意图。

图7是描绘使用复合材料的沟槽界线的制造的示意图。

图8是描绘根据本发明而制造的多个高深宽比沟槽的剖面图。

图9是其中可形成高深宽比沟槽的半导体堆叠的示意图。

图10是绘示图9的半导体堆叠具有高深宽比沟槽局部形成于其中的示意图。

图11是描绘在图10所示的结构上进行硬掩膜的削减的结果的示意图。

图12是描绘对图11的结构进行进一步的削减处理，借此，锥状部分形成于沟槽之间的顶部界线中的示意图。

图13是提供根据本发明的具有笔状位线轮廓的沟槽的示意图。

图14是叙述本发明的一种方法的实施方案的流程图。

20：结构

25：材料

30、31、32：沟槽

34、35、36：沟槽界线

40：流体

44、45、46：弯曲

50：结构

55：材料

60、61、62：沟槽

65、66、67：圆弧的顶部

71、72、73：弯成弧状的例子

80：多晶硅

91、92：孔洞

100：结构

105：材料

110、111、112：沟槽

150：结构

155：下部区域

157：上部区域

160、161、162：沟槽

200：结构

205：材料

206：下部区域

207：上部区域

208：上部部分

209：锥状部分

210：材料

250：半导体堆叠

251：结构

252：结构

253：结构

254：结构

255：第一氧化物层

256：第二氧化物层

257：下削部位

258：锥状形状

259：氧化物硬掩膜

260：多晶硅层

261：氧化物/多晶硅层

265：氧化物层

270：氮化硅层

271：部位

272：锥状部分

273：氮化硅硬掩膜

275：非晶碳层

276：硬掩膜非晶碳层结构

280：介电抗反射涂层

285：底部抗反射涂层

290：光阻层

300、305、310、315、320：步骤

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的半导体装置及其制造方法其具体实施方式、方法、步骤、结构、特征及其功效，详细说明如后。

在某些方面，在图式和说明书中使用相似或相同的元件符号意指相同、相似或可比拟的组件和/或元件，而根据其他实施方案则并非如此。根据某些实施方案，使用方向性词汇例如顶部、底部、左、右、向上、向下、上方、之上、之下、下方、后侧和前侧是如字面上所限制的，而在其他实施方案中则并非如此。本发明可以与各种集成电路工艺和本领域中通常使用的其他技术结合实行，且只有包括在本文中的普遍实行的工艺步骤为提供对于本发明的理解所必需的步骤。本发明在一般的半导体装置及工艺具有可应用性。然而，为了描述目的，下文将专注于高深宽比沟槽的制造及相关制造方法。

请特别参阅附图所示，图1是现有技术的浸于流体中的多个高深宽比半导体沟槽的剖面图，其中描绘了一现有技术的半导体结构20，包括多个高深宽比(例如深度与宽度的比率约超过10)的沟槽，该些沟槽具有低于约50纳米的临界尺寸，沟槽形成于材料25中,材料25可包括半导体材料如硅、介电材料如氧化物(例如硅氧化物)、导电材料如金属和多晶硅等等。为了简化，材料25和图2至图8中的对应材料在此称为集成电路材料。例如如同可能发生于湿式剥除工艺中的一般，结构20是浸于流体40中。代表性的沟槽30/31/32是显示于图1中，由代表性的沟槽界线34/35/36分离。

图2是绘示在图1的现有技术的沟槽中的流体部分蒸发的结果的示意图，其中绘示了流体40部分蒸发的结果，并描绘了流体表面在接触区域依附至沟槽界线的材料的倾向。此广为了解的趋势是肇因于流体40和集成电路材料25之间的表面张力。此表面张力可施予一力(也即毛细力)至沟槽的多侧(也即沟槽界线)，在给定沟槽界线的宽度十分狭窄的情况下，该力可能导致沟槽界线如图3所描绘般弯曲。图3是描绘在图1和图2的现有技术的沟槽的多侧因毛细力而造成沟槽界线弯曲的示意图，其中，沟槽界线34展现出远离沟槽界线35的弯曲44，接下来的沟槽界线35在图3所绘示的例子中朝向沟槽界线36弯曲。同时，沟槽界线35和36朝向彼此弯曲,到了沟槽31封闭的程度，沟槽界线36具有弯曲46与沟槽界线35的弯曲45配对，形成该封闭情形。当流体完全蒸发，结构20可能如图4所示，其中沟槽31完全瓦解，当这样的情况发生在记忆芯片上，可能代表一个或多个记忆胞的毁坏。

在例如湿式剥除处理的过程中，表面张力和/或毛细力也可能导致沟槽界线弯成弧状，其例子描绘于图5。图5是描绘现有技术的高深宽比沟槽展现出弯成弧状的结果，伴随着所造成的在填充过程中产生的孔洞的示意图，其中绘示了一现有技术的结构50是由集成电路材料55所形成，并包括高深宽比的沟槽60/61/62，描绘出在沟槽侧上弯成弧状的例子71、72和73。当沟槽60/61/62填入多晶硅80时，弯成弧状的部分可能导致空隙的形成，其例子为孔洞91和92，在多晶硅80中，孔洞可能导致多晶硅线的损坏,因此集成电路的效果受到不利的影响。

本发明的方法的一种实施方案可借由如图6所描绘的在沟槽界线导入顶部圆弧效应，来缓和表面张力的效果，图6是描绘高深宽比半导体沟槽具有圆弧的沟槽界线的示意图，其中，高深宽比沟槽结构100由具有沟槽110/111/112形成于其中的集成电路材料105所形成。沟槽之间的界线是伴随着圆弧的顶部(例如圆弧的顶部65/66/67)而形成。根据另一实施方案,表面张力和/或毛细力的效果可借由使用复合材料形成沟槽界线来减少。举例来说，图7是描绘使用复合材料的沟槽界线的制造的示意图，其中,描绘于图7的结构150是由集成电路材料的下部区域155，去除顶部而由不同材料形成上部区域157而制造出来，结构150包括沟槽160/161/162。

图8是描绘根据本发明而制造的多个高深宽比沟槽的剖面图，其中所绘示的结构200结合了图6和图7所介绍的概念，建立了由集成电路材料205的下部区域206和不同材料210的上部区域207所制造的结构。此外，沟槽界线的上部部分208展现出了锥状部分209，对于笔状轮廓的建议将于下文更详细地描述。

例如图13是提供根据本发明的具有笔状位线轮廓的沟槽的示意图，其中所绘示的具有笔状轮廓的位线结构254，其制造可始于提供(例如形成)一半导体堆叠250，半导体堆叠250的一个范例描绘于图9，图9是其中可形成高深宽比沟槽的半导体堆叠的示意图。半导体堆叠250可形成于一基板(未绘示)上，并可包括具有0至约2微米的厚度的一第一氧化物层255，其典型的厚度例如为约至约导电材料(例如多晶硅层260)和介电材料(例如氧化物层265)的交替层的一集合可由例如薄膜或扩散相关工艺之类的技术来覆盖于第一氧化物层255上，多晶硅层260和氧化物层265各具有约至约的厚度，在图式的例子中，典型的值为约200纳米。交替的氧化物/多晶硅层260/265的数目可为约2对至约64对，图9中绘示出十二层多晶硅层260。

一第二氧化物层256例如使用薄膜相关工艺之类的技术形成于氧化物/多晶硅层260/265之上，其具有约至约的厚度，典型的值为例如约且一氮化硅层270可使用薄膜相关工艺之类的技术形成于第二氧化物层256上，其具有约至约的厚度，典型的值为例如约

一非晶碳层可用薄膜相关工艺之类的技术形成于氮化硅层270上，非晶碳层在此可称为硬掩膜非晶碳层275，具有约至约的厚度，典型的值为例如约4微米。非晶碳层275是使用已知手段由一介电抗反射涂层(dielectric antireflectivecoating,)280所覆盖，介电抗反射涂层280例如约380纳米厚或在此数量级，其上使用已知手段形成一底部抗反射涂层(bottom antireflective coating,BARC)285，底部抗反射涂层285例如约320纳米厚或在此数量级。一光阻层290是使用传统的方案沉积于底部抗反射涂层285上，例如约为1微米厚或在此数量级,光阻是根据将要形成于半导体堆叠250中的沟槽布局图案化。

半导体堆叠250可经历对于氧化物/多晶硅层260/265的蚀刻(也即,氧化物/多晶硅蚀刻)，使用例如如NF₃/CH₂F₂/N_2-之类的蚀刻剂的等离子体,以形成具有沟槽界线的初始沟槽,其具有如图10的结构251的剖面,其中图10是绘示图9的半导体堆叠具有高深宽比沟槽局部形成于其中的示意图。沟槽的宽度(也即在剖面上的宽度)可为约10纳米至约100纳米，在图式的例子中典型的值为例如约20纳米。在图10的例子中，各个沟槽界线包括氧化物/多晶硅层261，其顶部为包括第二氧化物层256、氮化硅层270及非晶碳层275剩余的部分的堆叠。

用来蚀刻的等离子体可如所绘示般在第二氧化物层256形成下削部位(undercut)257。如图所示，沟槽在各沟槽的下削部位257此区域的宽度(也即在剖面上的宽度)是大于沟槽的其他部位，下削部位257的宽度典型地为约10纳米至约40纳米，在图式的例子中典型的宽度为例如约25纳米。

蚀刻步骤，例如在实质上为零的偏压功率(bias power)例如采用CF₄/O₂之类的蚀刻剂，可用于削减硬掩膜非晶碳层275(图10)成减小的、例如相对狭窄的硬掩膜非晶碳层结构276，如图11的结构252中所描绘，其中图11是描绘在图10所示的结构上进行硬掩膜的削减的结果的示意图。此削减步骤(也即硬掩膜掩膜削减)可增加各沟槽的沟槽在非晶碳层275区域中的宽度(也即在剖面上的宽度)，至典型为约20纳米至约100纳米的宽度，在图式的例子中典型的宽度为例如约30纳米。另一方面，在硬掩膜的削减之后，各个硬掩膜非晶碳层结构276的厚度可为约至约在图式的例子中典型的厚度为例如约

硬掩膜的削减用于暴露出(也即裸露出)氮化硅层270的部位271。

接下来可实施临界尺寸削减步骤，以形成如图12所绘示的结构253,其中图12是描绘对图11的结构进行进一步的削减处理，借此，锥状部分形成于沟槽之间的顶部界线中的示意图；临界尺寸削减步骤可采用在相对高的偏压功率的例如C₄F₈/O₂/Ar之类的蚀刻剂的等离子体，以进行部位271的蚀刻。偏压功率的位准可为约0至约600瓦，典型的偏压功率位准为约350瓦。

临界尺寸削减可根据硬掩膜非晶碳层275剩余的部分(也即，根据各个硬掩膜非晶碳层结构结构276)调整各个沟槽的宽度。

各个沟槽在第二氧化物层256上方部位(例如顶部)的宽度可增加至约10纳米至约40纳米，在图式的例子中典型的宽度为例如约25纳米。另一方面，各个沟槽在氮化硅层270上方部位(例如顶部)的宽度可增加至约10纳米至约30纳米，在图式的例子中典型的宽度为例如约15纳米。

在调整宽度的同时，临界尺寸削减也可在各个沟槽的第二氧化物层256和/或氮化硅层270的区域根据硬掩膜非晶碳层结构276形成锥状部分。锥状部分相对于垂直(也即各个沟槽的纵轴)的角度可为约70°至约89.9°，在图式的例子中典型的锥状部分角度为例如约85°。

图13描绘了沟槽结构254,，其中沟槽界线展现出笔状轮廓。结构254可从例如结构253(图12)借由进行干式/湿式剥除而移除高分子残余物和移除非晶碳层275来获得。干式剥除(dry strip)可使用例如氧气灰化(oxygen ash)来进行，湿式剥除可采用蚀刻剂如硫酸、过氧化氢和类似物。在一个范例中，干式剥除移除了非晶碳层，而湿式剥除移除了高分子/残余物。

所形成的结构254如前述般包括一氧化物和多晶硅的多层主体，即氧化物/多晶硅层261，并至少局部地具有复合材料的特征，其中复合材料形成为圆弧和/或锥状的氮化硅硬掩膜273，伴随着锥状的氧化物硬掩膜259。结构254的这些特征可具有减少沟槽界线和在湿式剥除工艺的过程中所施予的液体之间的表面张力的效果，从而建立起无瓦解的沟槽图案。结构254的笔状剖面更适用于轻易地填充例如多晶硅。

氧化物/多晶硅层261可分别具有约至约的高度，在图中为例如约可具有约10纳米至约100纳米的宽度，在图中为例如约30纳米，并可具有约80°至约89.9°的角度，在图中为例如约89.2°。

第二氧化物层256可分别具有约至约的高度，在图中为例如约可具有约10纳米至约40纳米的宽度，在图中为例如约25纳米，并可具有约80°至约89.9°的角度，在图中为例如约85°。

氮化硅层270可分别具有约至约的高度，在图中为例如约可具有约10纳米至约30纳米的宽度，在图中为例如约15纳米,并可具有约80°至约89.9°的角度，在图中为例如约85°。

笔状的硬掩膜轮廓有效地消除了沟槽弯曲、弯成弧状和瓦解的情形,而不需要改变传统的湿式剥除方法。举例来说，一般所使用的湿式剥除温度和/或溶剂可继续用于本发明的实施方案中。

本发明的方法的一种实施方案总结于图14的流程图中，其中图14是叙述本发明的一种方法的实施方案的流程图。根据所描述的实施方案并参阅图9，在步骤300提供一半导体堆叠250，半导体堆叠250可包括一第一氧化物层255，并以包含多个交替多晶硅层260和氧化物层265、其上覆盖一介电层(例如一第二氧化物层256)和一氮化硅层270的方式提供。

已经叙述的其他层，包括适当图案化的图案化光阻层290和例如由非晶碳所形成的硬掩膜层(也即非晶碳层275)，可控制在步骤305进行的氧化物/多晶硅蚀刻，以在氧化物/多晶硅层260/265中形成具有高深宽比的沟槽。氧化物/多晶硅蚀刻可从而将半导体堆叠250转换为结构251，例如图10所描绘的。形成于结构251中的沟槽具有包括氧化物/多晶硅层261、第二氧化物层256、氮化硅层270和非晶碳层275的沟槽界线。如图10所示，氧化物/多晶硅蚀刻可在第二氧化物层256中形成下削部位257。

在步骤310，可进行硬掩膜削减处理，以移除部分的非晶碳层275，如图11所示留下非晶碳层275相对狭窄的部分(也即硬掩膜非晶碳层结构276)和氮化硅层270暴露出的部位271，硬掩膜削减处理可在实质上为零的偏压功率下使用CF₄/O₂作为蚀刻剂。

参照接下来的工艺步骤315，如图14所示，所述实施方案接下来是使用临界尺寸削减工艺调整沟槽的宽度，临界尺寸削减工艺在高的偏压功率下采用如C₄F₈/O₂/Ar之类的蚀刻剂的等离子体。临界尺寸削减是至少部分地由硬掩膜非晶碳层结构276所控制，使得第二氧化物层256的残余部分形成锥状形状258(图12)且将锥状部分272(图12)引入氮化硅层270中。

在步骤320进行的干式/湿式剥除可移除各个硬掩膜非晶碳层结构276的部分或整体，形成如图13所绘示的笔状结构。由沟槽界线所形成的铅笔形状各包括一氧化物和多晶硅的多层主体，即氧化物/多晶硅层261和第二氧化物层256剩下的部分，其中第二氧化物层256剩下的部分展现出锥状部分259。氮化硅层270剩余的部分可展现出圆弧和/或锥状的外观，这些锥状形态具有在湿式剥除工艺的过程中减少表面张力的效果，从而减少或避免高深宽比的沟槽瓦解，并促进在工艺中稍后的步骤所进行的填充。表面张力效应的降低可进一步地减少位线轮廓的弯曲和/或弯成弧状所带来的空隙，从而减少或避免例如上文如图5所述的填充过程中的孔洞。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。

Claims (10)

1.一种半导体装置的制造方法，其特征在于其包括以下步骤：

提供一半导体堆叠，该半导体堆叠具有一硬掩膜层设置在多个氧化物/多晶硅层、一氮化硅层和一个或多个介电层之上；

进行氧化物/多晶硅蚀刻，在该些氧化物/多晶硅层中形成多个高深宽比的沟槽；

削减该硬掩膜层，以暴露出该氮化硅层的多个部分；

进行临界尺寸削减处理，借此由等离子体蚀刻该氮化硅层暴露出的该些部分；以及

进行一次或多次剥除处理以移除硬掩膜材料，从而在该些氧化物/多晶硅层中形成笔状位线轮廓，借此避免该些高深宽比的沟槽的瓦解并促进该些高深宽比的沟槽的填充。

2.根据权利要求1所述的半导体装置的制造方法，其特征在于其中该氧化物/多晶硅蚀刻的进行是移除覆盖该该些氧化物/多晶硅层的一介电层中的材料，且该氧化物/多晶硅蚀刻下削该介电层。

3.根据权利要求1所述的半导体装置的制造方法，其特征在于其中：

提供该半导体堆叠包括形成一上氧化物层于该氮化硅层之下；且

该临界尺寸削减处理的进行在该上氧化物层和该氮化硅层形成锥状部分。

4.根据权利要求1所述的半导体装置的制造方法，其特征在于其中：

该一次或多次剥除处理的进行包括进行干式剥除和湿式剥除之一或多个；

该氧化物/多晶硅蚀刻的进行包括以包含NF3/CH2F2/N2的等离子体蚀刻；

该硬掩膜层的削减包括用为零的偏压功率以CF4/O2蚀刻；

该临界尺寸削减处理的进行包括用高的偏压功率以C4F8/O2/Ar蚀刻；

该硬掩膜层的提供包括提供一非晶碳层；且

该一次或多次剥除处理的进行在该些氧化物/多晶硅层中形成多个笔状位线轮廓。

5.一种半导体装置的制造方法，其特征在于其用以在一半导体堆叠中形成无瓦解的多个高深宽比沟槽，该方法包括以下步骤：

在一基板之上的一介电层上形成多个氧化物和/或多晶硅的层，且一氧化物层覆盖该些多晶硅和氧化物的层；

在该氧化物层上沉积一氮化硅层；

在该氮化硅层上设置多个材料层，该些材料层包括一非晶碳层；

进行蚀刻以移除该非晶碳层的一部分、该氧化物层的一部分、该氮化硅层的一部分和该些氧化物和/或多晶硅的层的多个部分，从而在该半导体堆叠中定义多个沟槽的布局；以及

在该些沟槽之间形成一个或多个笔状结构，该笔状结构包括锥状的一氧化物层和圆弧锥状的一氮化硅层，该笔状结构用以避免该些沟槽的瓦解和促进该些沟槽的填充。

6.根据权利要求5所述的半导体装置的制造方法，其特征在于其中：

该笔状结构的形成更避免该些沟槽的多侧弯曲和弯成弧状，从而避免在填充过程中形成孔洞；

该些材料层的设置还包括设置一介电抗反射涂层、一底部抗反射涂层及一图案化光阻；

该些氧化物和/或多晶硅的层包括多个交替的氧化物/多晶硅层；且

蚀刻的进行需要移除底部抗反射涂层、介电抗反射涂层、该非晶碳层的一部分、该氧化物层的一部分、该氮化硅层的一部分和该些氧化物和/或多晶硅的层的多个部分，借此该些沟槽在该半导体堆叠之中形成。

7.根据权利要求5所述的半导体装置的制造方法，其特征在于其中：

该蚀刻的进行包括以包含的NF3/CH2F2/N2等离子体蚀刻；且

该笔状结构的形成包括：

削减该非晶碳层，以暴露出该氮化硅层的多个部分；

进行临界尺寸削减处理，借此削减该些沟槽的侧壁并由等离子体蚀刻该氮化硅层暴露出的该些部分；

进行一次或多次剥除处理以移除高分子残余物；

该些材料层还包括一介电抗反射涂层、一底部抗反射涂层及一图案化光阻；且

该一次或多次剥除处理的进行包括进行干式剥除并接着进行湿式剥除。

8.一种半导体装置，其特征在于其包括形成于一基板之上的多层和形成于该些层中的多个沟槽，该些沟槽被具有笔状轮廓的多个结构所分离，该具有笔状轮廓的多个结构各包括：

交替的多个氧化物和多晶硅的层；

一氧化物层，形成于该些交替的氧化物和多晶硅的层之上，该氧化物层具有锥状部分位于远离该些交替的氧化物和多晶硅的层处；以及

一氮化硅层，形成于该氧化物层之上，该氮化硅层为锥状和/或圆弧的形状，该些沟槽展现出无弯曲或弯成弧状的情形。

9.根据权利要求8所述的半导体装置，其特征在于其中该氮化硅层相对于该氧化物层的一端为圆弧的形状。

10.根据权利要求9所述的半导体装置，其特征在于其中该氮化硅层为圆弧的形状并在远离该些交替的氧化物和多晶硅的层处为锥状的形状。