TWI571931B - 半導體裝置的製造方法、用以在半導體薄膜堆疊中形成無瓦解之複數高深寬比溝槽的方法及所形成之半導體裝置 - Google Patents

半導體裝置的製造方法、用以在半導體薄膜堆疊中形成無瓦解之複數高深寬比溝槽的方法及所形成之半導體裝置 Download PDF

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Description

半導體裝置的製造方法、用以在半導體薄膜堆疊中形成無瓦解之複數高深寬比溝槽的方法及所形成之半導體裝置 【0001】
本發明大致上是關於半導體製造方法，特別是關於用在形成高深寬比溝槽結構的蝕刻技術。
 【0002】
隨著積體電路裝置尺寸變得更小，到了臨界尺寸(critical dimension)小於50奈米，使用溼式剝除(wet strip)製程製造高深寬比的溝槽會導致溝槽界線的扭曲變形，例如彎曲，甚至在某種不常發生的情況下到了瓦解(collapse)的程度。蝕刻後的調查證實了在先前技術的製造方案中，這類的彎曲典型地不是發生在溼式剝除製程之前，而是發生在溼式剝除製程的時候。此一觀察結果傾向於證實彎曲是由溼式剝除製程過程中發生在溝槽側壁的毛細力所導致。然而，由於溼式剝除例如在高分子殘餘物的移除上提供了有效的工具，將溼式剝除從製程中除去並不是能實行或具有吸引力的對於彎曲/瓦解問題的解決方案。
【0003】
高深寬比的溝槽也可能有彎成弧狀(bowing)的傾向，產生當溝槽填入材料時可能發生問題的輪廓。多晶矽是廣泛用於填入溝槽的材料。彎成弧狀可能導致例如孔洞在填充過程中形成，其自然會實質上不利地影響對於給定的積體電路的處理，從而降低產量和增加製造成本。
【0004】
因此，在先前技術中存在著對於製造無瓦解之溝槽的方法的需求。進一步的需求存在於避免在溝槽輪廓中形成彎成弧狀。
 【0005】
本發明針對這些需求，藉由形成分離溝槽並有助於溝槽填充的筆狀位元線輪廓，提供避免高深寬比的溝槽瓦解的製造方法 。
【0006】
方法的一種實施方案可包括提供一半導體薄膜堆疊，該半導體薄膜堆疊具有一硬遮罩層設置在複數交替的氧化物/多晶矽層、一氮化矽層和一或多個介電層之上。
【0007】
可進行氧化物/多晶矽蝕刻(例如採用蝕刻劑如NF3 /CH2 F2 /N2 )，在氧化物/多晶矽層中形成複數高深寬比的溝槽，接著削減(trim)硬遮罩層，以暴露出氮化矽層的複數部分。進行臨界尺寸削減處理，藉此由電漿蝕刻氮化矽層暴露出的部分。可進行一或多次剝除(strip)處理以移除硬遮罩材料，從而在氧化物/多晶矽層中形成筆狀位元線輪廓，藉此防止或避免(例如實質上避免)高深寬比的溝槽的瓦解並促進該些高深寬比的溝槽的填充。
【0008】
根據本發明的一種實施方案，氧化物/多晶矽蝕刻的進行傾向移除覆蓋氮化矽層的一介電層中的材料，且氧化物/多晶矽蝕刻下削(undercutting)氮化矽層。本發明的一特別實施方案包括形成一上氧化物層於氮化矽層之下，臨界尺寸削減處理係用以在上氧化物層形成錐狀部分和在氮化矽層形成錐狀和/或圓弧的形狀。
【0009】
雖然為了行文的理由，裝置和方法已經或將要被以功能性的解釋加以敘述，但應能特別理解，除非有予以指示，不然請求項不應被任何「手段」或「步驟」的限制條件加以限制，而應當在與司法學說對於等價物的解釋之下與請求項所提供的意思與等價物定義的範圍完全一致。
【0010】
任何於本文中敘述或參照的特徵或特徵的組合，在包含於任何這類組合的特徵未於上下文、本說明書及通常知識者的理解中明顯互相矛盾的情況下，係包括於本發明的範圍當中。此外，任何於本文中敘述或參照的特徵或特徵的組合，可能特別排除於本發明的任一實施例中。為了總結本發明，係敘述或參照本發明的某些方面、優點及新穎性特徵。當然，應該理解，並非所有的這些方面、優點及新穎性特徵都必須被包括於本發明的任一特定實施方案中。本發明的其他優點及方面將詳細敘述如下於說明書及申請專利範圍中。
 【0041】
20‧‧‧結構
25‧‧‧材料
30、31、32‧‧‧溝槽
34、35、36‧‧‧溝槽界線
40‧‧‧流體
44、45、46‧‧‧彎曲
50‧‧‧結構
55‧‧‧材料
60、61、62‧‧‧溝槽
65、66、67‧‧‧圓弧的頂部
71、72、73‧‧‧彎成弧狀的例子
80‧‧‧多晶矽
91、92‧‧‧孔洞
100‧‧‧結構
105‧‧‧材料
110、111、112‧‧‧溝槽
150‧‧‧結構
155‧‧‧下部區域
157‧‧‧上部區域
160、161、162‧‧‧溝槽
200‧‧‧結構
205‧‧‧材料
206‧‧‧下部區域
207‧‧‧上部區域
208‧‧‧上部部分
209‧‧‧錐狀部分
210‧‧‧材料
250‧‧‧半導體堆疊
251‧‧‧結構
252‧‧‧結構
253‧‧‧結構
254‧‧‧結構
255‧‧‧第一氧化物層
256‧‧‧第二氧化物層；結構
257‧‧‧下削部位
258‧‧‧錐狀形狀
259‧‧‧氧化物硬遮罩；錐狀部分
260‧‧‧多晶矽層
261‧‧‧氧化物/多晶矽層；氧化物和多晶矽的多層主體；結構
265‧‧‧氧化物層
270‧‧‧氮化矽層；結構
271‧‧‧部位
272‧‧‧錐狀部分
273‧‧‧氮化矽硬遮罩
275‧‧‧非晶碳層
276‧‧‧硬遮罩非晶碳層結構
280‧‧‧介電抗反射塗層
285‧‧‧底部抗反射塗層
290‧‧‧光阻層
300、305、310、315、320‧‧‧步驟
【0011】

第1圖為先前技術之浸於流體中的複數高深寬比半導體溝槽的剖面圖。
第2圖繪示在第1圖的先前技術的溝槽中的流體部分蒸發的結果。
第3圖描繪在第1和2圖的先前技術的溝槽的複數側因毛細力而造成溝槽界線彎曲。
第4圖繪示第1圖的先前技術之高深寬比溝槽結構其溝槽瓦解的一範例。
第5圖描繪先前技術的高深寬比溝槽展現出彎成弧狀的結果，伴隨著所造成之在填充過程中的產生的孔洞。
第6圖描繪高深寬比半導體溝槽具有圓弧的溝槽界線。
第7圖描繪使用複合材料之溝槽界線的製造。
第8圖描繪根據本發明而製造之複數高深寬比溝槽的剖面圖。
第9圖為其中可形成高深寬比溝槽的半導體堆疊的示意圖。
第10圖繪示第9圖的半導體堆疊具有高深寬比溝槽局部形成於其中。
第11圖描繪在第10圖所示的結構上進行硬遮罩的削減的結果。
第12圖描繪對第11圖的結構進行進一步的削減處理，藉此，錐狀部分形成於溝槽之間的頂部界線中。
第13圖提供根據本發明的具有筆狀位元線輪廓的溝槽。
第14圖為敘述本發明之一種方法的實施方案的流程圖。
 【0012】
現在將配合所附圖式敘述本發明的實施例，圖式的一部分例子將在一些實施方案中以合乎尺度的方式加以解釋，然而在其他實施方案中可能不是如此。在某些方面，在圖式和說明書中使用相似或相同的元件符號意指相同、相似或可比擬的組件和/或元件，而根據其他實施方案則並非如此。根據某些實施方案，使用方向性詞彙例如頂部、底部、左、右、向上、向下、上方、之上、之下、下方、後側和前側係如字面上所限制的，而在其他實施方案中則並非如此。本發明可以與各種積體電路製程和本領域中通常使用的其他技術結合實行，且只有包括在本文中的普遍實行製程步驟為提供對於本發明的理解所必需者。本發明在一般的半導體裝置及製程具有可應用性。然而，為了描述目的，下文將專注於高深寬比溝槽的製造及相關製造方法。
【0013】
請特別參照附圖，第1圖描繪一先前技術的半導體結構20，包括複數高深寬比(例如深度與寬度的比率約超過10)的溝槽，該些溝槽具有低於約50奈米的臨界尺寸，溝槽形成於材料25中，材料25可包括半導體材料如矽、介電材料如氧化物(例如矽氧化物)、導電材料如金屬和多晶矽等等。為了簡化，材料25和第 2-8圖中的對應材料在此稱為積體電路材料。例如如同可能發生於溼式剝除製程中的一般，結構20係浸於流體40中。代表性的溝槽30/31/32係示於第1圖中，由代表性的溝槽界線34/35/36分離。
【0014】
第2圖繪示流體40部分蒸發的結果，並描繪流體表面在接觸區域依附至溝槽界線的材料的傾向。此一廣為了解的趨勢是肇因於流體40和積體電路材料25之間的表面張力。此一表面張力可施予一力(亦即毛細力)至溝槽的複數側(亦即溝槽界線)，在給定溝槽界線的寬度十分狹窄的情況下，該力可能導致溝槽界線如第3圖所描繪般彎曲。溝槽界線34展現出遠離溝槽界線35的彎曲44，接下來的溝槽界線35在第3圖所繪示的例子中朝向溝槽界線36彎曲。同時，溝槽界線35和36朝向彼此彎曲，到了溝槽31封閉的程度，溝槽界線36具有彎曲46與溝槽界線35的彎曲45配對，形成該封閉情形。當流體完全蒸發，溝槽結構20可能如第4圖所示，其中溝槽31完全瓦解，當這樣的情況發生在記憶晶片上，可能代表一或多個記憶胞的毀壞。
【0015】
在例如溼式剝除處理的過程中，表面張力和/或毛細力也可能導致溝槽界線彎成弧狀，其例子描繪於第5圖。第5圖所繪示的一先前技術的結構50是由積體電路材料55所形成，並包括高深寬比的溝槽60/61/62，描繪出在溝槽側上彎成弧狀的例子71、72和73。當溝槽60/61/62填入多晶矽80時，彎成弧狀的部分可能導致空隙的形成，其例子為孔洞91和92，在多晶矽80中，孔洞可能導致多晶矽線的損壞，因此積體電路的效果係受到不利的影響。
【0016】
本發明之方法的一種實施方案可藉由如第6圖所描繪者在溝槽界線導入頂部圓弧效應，緩和表面張力的效果，第6圖是高深寬比溝槽結構100的代表圖，結構100由具有溝槽110/111/112形成於其中的積體電路材料105所形成。溝槽之間的界線係伴隨著圓弧的頂部(例如圓弧的頂部65/66/67)而形成。根據另一實施方案，表面張力和/或毛細力的效果可藉由使用複合材料形成溝槽界線來減少。舉例來說，描繪於第7圖的結構150是由積體電路材料之下部區域155，去除頂部而由不同材料形成上部區域157而製造出來，結構150包括溝槽160/161/162。
【0017】
第8圖所繪示的結構200結合了第6和7圖所介紹的概念，建立了由積體電路材料205之下部區域206和不同材料210之上部區域207所製造的結構。此外，溝槽界線的上部部分208展現出了錐狀部分209，對於筆狀輪廓的建議將於下文更詳細地描述。
【0018】
例如第13圖所繪示之具有筆狀輪廓的位元線結構254，其製造可始於提供(例如形成)一半導體堆疊250，半導體堆疊250的一個範例係描繪於第9圖。半導體堆疊250可形成於一基板(未繪示)上，並可包括具有0至約2微米的厚度的一第一氧化物層255，其典型的厚度例如為約1000 Å至約5000 Å。導電材料(例如多晶矽260)和介電材料(例如氧化物265)的交替層的一集合可由例如薄膜或擴散相關製程之類的技術來覆蓋於第一氧化物層255上，多晶矽層260和氧化物層265各具有約150 Å至約1000 Å的厚度，在圖式的例子中，典型的值為約200奈米。交替的氧化物/多晶矽層260/265的數目可為約2對至約64對，第9圖中繪示出十二層多晶矽層260。
【0019】
一第二氧化物層256係例如使用薄膜相關製程之類的技術形成於氧化物/多晶矽層260/265之上，其具有約200 Å至約2000 Å的厚度，典型的值為例如約1300 Å，且一氮化矽層270可使用薄膜相關製程之類的技術形成於第二氧化物層256上，其具有約200 Å至約2000 Å的厚度，典型的值為例如約600 Å。
【0020】
一非晶碳層可用薄膜相關製程之類的技術形成於氮化矽層270上，非晶碳層在此可稱為硬遮罩非晶碳層275，具有約2000 Å至約10000 Å的厚度，典型的值為例如約 4微米。非晶碳層275係使用已知手段由一介電抗反射塗層(dielectric antireflective coating, DARC®) )280所覆蓋，介電抗反射塗層280例如約380奈米厚或在此數量級，其上使用已知手段形成一底部抗反射塗層(bottom antireflective coating, BARC)285，底部抗反射塗層285例如約320奈米厚或在此數量級。一光阻層290係使用傳統的方案沉積於底部抗反射塗層285上，例如約為1微米厚或在此數量級，光阻係根據將要形成於半導體堆疊250中的溝槽佈局圖案化。
【0021】
半導體堆疊250可經歷對於氧化物/多晶矽層260/265的蝕刻(亦即，氧化物/多晶矽蝕刻)，使用例如如NF3 /CH2 F2 /N2 之類的蝕刻劑的電漿，以形成具有溝槽界線的初始溝槽，其具有如第10圖的結構251的剖面。溝槽的寬度(亦即在剖面上的寬度)可為約10奈米至約100奈米，在圖式的例子中典型的值為例如約20奈米。在第10圖的例子中，各個溝槽界線包括氧化物/多晶矽層261，其頂部為包括第二氧化物層256、氮化矽層270及非晶碳層275剩餘之部分的堆疊。
【0022】
用來蝕刻的電漿可如所繪示般在第二氧化物層256形成下削部位(undercut)257。如圖所示，溝槽在各溝槽之下削部位257此區域的寬度(亦即在剖面上的寬度)係大於溝槽的其他部位，下削部位257的寬度典型地為約10奈米至約40奈米，在圖式的例子中典型的寬度為例如約25奈米。
【0023】
蝕刻步驟，例如在實質上為零的偏壓功率(bias power)例如採用CF4 /O2 之類的蝕刻劑，可用於削減硬遮罩非晶碳層275(第10圖)成減小的、例如相對狹窄的硬遮罩非晶碳層結構 276，如第11圖的結構252中所描繪者。此一削減步驟(亦即硬遮罩遮罩削減)可增加各溝槽之溝槽在非晶碳層275區域中的寬度(亦即在剖面上的寬度)，至典型為約20奈米至約100奈米的寬度，在圖式的例子中典型的寬度為例如約30奈米。另一方面，在硬遮罩的削減之後，各個硬遮罩非晶碳層結構結構276的厚度可為約500 Å至約2000 Å，在圖式的例子中典型的厚度為例如約800 Å。
【0024】
硬遮罩的削減用於暴露出(亦即裸露出)氮化矽層270的部位271。
【0025】
接下來可實施臨界尺寸削減步驟，以形成如第12圖所繪示的結構253；臨界尺寸削減步驟可採用在相對高的偏壓功率的例如C4 F8 / O2 /Ar之類的蝕刻劑的電漿，以進行部位271的蝕刻。偏壓功率的位準可為約0至約600瓦，典型的偏壓功率位準為約350瓦。
【0026】
臨界尺寸削減可根據硬遮罩非晶碳層275剩餘的部分(亦即，根據各個硬遮罩非晶碳層結構結構276)調整各個溝槽的寬度。
【0027】
各個溝槽在第二氧化物層256上方部位(例如頂部)的寬度可增加至約10奈米至約40奈米，在圖式的例子中典型的寬度為例如約25奈米。另一方面，各個溝槽在氮化矽層270上方部位(例如頂部)的寬度可增加至約10奈米至約30奈米，在圖式的例子中典型的寬度為例如約15奈米。
【0028】
在調整寬度的同時，臨界尺寸削減也可在各個溝槽於第二氧化物層256和/或氮化矽層270的區域根據硬遮罩非晶碳層結構 276形成錐狀部分。錐狀部分相對於垂直(亦即各個溝槽的縱軸)的角度可為約70º至約89.9º，在圖式的例子中典型的錐狀部分角度為例如約85º。
【0029】
第13圖描繪溝槽結構254,，其中溝槽界線展現出筆狀輪廓。結構254可從例如結構253(第12圖)藉由進行乾式/溼式剝除而移除高分子殘餘物和移除非晶碳層275來獲得。乾式剝除(dry strip)可使用例如氧氣灰化(oxygen ash)來進行，溼式剝除可採用蝕刻劑如硫酸、過氧化氫和類似物。在一個範例中，乾式剝除移除了非晶碳層，而溼式剝除移除了高分子/殘餘物。
【0030】
所形成的結構254如前述般包括一氧化物和多晶矽的多層主體261，並至少局部地具有複合材料的特徵，其中複合材料形成為圓弧和/或錐狀的氮化矽硬遮罩273，伴隨著錐狀的氧化物硬遮罩259。結構254的這些特徵可具有減少溝槽界線和在溼式剝除製程的過程中所施予的液體之間的表面張力的效果，從而建立起無瓦解的溝槽圖案。結構254的筆狀剖面更適用於輕易地填充例如多晶矽。
【0031】
結構261可分別具有約2000 Å至約10000 Å的高度，在圖中為例如約5000 Å，可具有約10奈米至約100奈米的寬度，在圖中為例如約30奈米，並可具有約80º至約89.9º的角度，在圖中為例如約89.2º。
【0032】
結構256可分別具有約200 Å至約2000 Å的高度，在圖中為例如約1300 Å，可具有約10奈米至約40奈米的寬度，在圖中為例如約25奈米，並可具有約80º 至約89.9º的角度，在圖中為例如約85º。
【0033】
結構270可分別具有約200 Å至約2000 Å的高度，在圖中為例如約600 Å，可具有約10奈米至約30奈米的寬度，在圖中為例如約15奈米，並可具有約80º至約89.9º的角度，在圖中為例如約85º。
【0034】
筆狀的硬遮罩輪廓有效地消除了溝槽彎曲、彎成弧狀和瓦解的情形，而不需要改變傳統的溼式剝除方法。舉例來說，一般所使用的溼式剝除溫度和/或溶劑可繼續用於本發明的實施方案中。
【0035】
本發明之方法的一種實施方案係總結於第14圖的流程圖中。根據所描述的實施方案並參照第9圖，在步驟300提供一半導體堆疊250，半導體堆疊250可包括一第一氧化物層255，並以包含複數交替多晶矽層260和氧化物層 265、其上覆蓋一介電層(例如一第二氧化物層256)和一氮化矽層270的方式提供。
【0036】
已經敘述的其他層，包括適當圖案化的圖案化光阻層290和例如由非晶碳所形成的硬遮罩層(亦即非晶碳層275)，可控制在步驟305進行的氧化物/多晶矽蝕刻，以在氧化物/多晶矽層260/265中形成具有高深寬比的溝槽。氧化物/多晶矽蝕刻可從而將半導體堆疊250轉換為結構251，例如第10圖所描繪者。形成於結構251中的溝槽具有包括氧化物/多晶矽層261、第二氧化物層256、氮化矽層270和非晶碳層275的溝槽界線。如第10圖所示，氧化物/多晶矽蝕刻可在第二氧化物層256中形成下削部位257。
【0037】
在步驟310，可進行硬遮罩削減處理，以移除部分的非晶碳層275，如第11圖所示留下非晶碳層275相對狹窄的部分(亦即硬遮罩非晶碳層結構276)和氮化矽層270暴露出的部位271，硬遮罩削減處理可在實質上為零的偏壓功率下使用CF4 /O2 作為蝕刻劑。
【0038】
參照接下來的製程步驟315，如第14圖所示，所述實施方案接下來是使用臨界尺寸削減製程調整溝槽的寬度，臨界尺寸削減製程在高的偏壓功率下採用如C4 F8 /O2 /Ar之類的蝕刻劑的電漿。臨界尺寸削減係至少部分地由硬遮罩非晶碳層結構276所控制，使得第二氧化物層256的殘餘部分形成錐狀形狀258(第12圖)且將錐狀部分272 (第12圖)引入氮化矽層270中。
【0039】
在步驟320進行的乾式/溼式剝除可移除各個硬遮罩非晶碳層結構 276的部分或整體，形成如第13圖所繪示的筆狀結構。由溝槽界線所形成的鉛筆形狀各包括一氧化物和多晶矽的多層主體261和第二氧化物層256剩下的部分，其中第二氧化物層256剩下的部分展現出錐狀部分259。氮化矽層270剩餘的部分可展現出圓弧和/或錐狀的外觀，這些錐狀型態具有在溼式剝除製程的過程中減少表面張力的效果，從而減少或避免高深寬比的溝槽瓦解，並促進在製程中稍後的一步驟所進行的填充。表面張力效應的降低可進一步地減少位元線輪廓的彎曲和/或彎成弧狀所帶來的空隙，從而減少或避免例如上文參照第5圖所述之填充過程中的孔洞。
【0040】
雖然本文提及了某些加以描述的實施例，但應了解，這些實施例只是舉例之用，而不應做為限制。本文中述及這類的實施例，係意欲理解為，只要在申請專利範圍的精神及範圍之內不彼此矛盾，則涵蓋本發明所屬技術領域的通常知識者所能知悉之實施例的所有調整、變化、組合、交換、省略、替換、選擇及等價物。本發明之保護範圍當視後附之申請專利範圍所界定者為準。
254‧‧‧結構
255‧‧‧第一氧化物層
256‧‧‧第二氧化物層；結構
259‧‧‧氧化物硬遮罩；錐狀部分
261‧‧‧氧化物/多晶矽層；氧化物和多晶矽的多層主體；結構
270‧‧‧氮化矽層；結構
273‧‧‧氮化矽硬遮罩

Claims (10)

  1. 【第1項】
    一種半導體裝置的製造方法，包括：
    提供一半導體薄膜堆疊，該半導體薄膜堆疊具有一硬遮罩層設置在複數氧化物/多晶矽層、一氮化矽層和一或多個介電層之上；
    進行氧化物/多晶矽蝕刻，在該些氧化物/多晶矽層中形成複數高深寬比的溝槽；
    削減該硬遮罩層，以暴露出該氮化矽層的複數部分；
    進行臨界尺寸(critical dimension)削減處理，藉此由電漿蝕刻該氮化矽層暴露出的該些部分；以及
    進行一或多次剝除處理以移除硬遮罩材料，從而在該些氧化物/多晶矽層中形成筆狀位元線輪廓，藉此避免該些高深寬比的溝槽的瓦解並促進該些高深寬比的溝槽的填充。
  2. 【第2項】
    如請求項1之製造方法，其中該氧化物/多晶矽蝕刻的進行係移除覆蓋該氮化矽層的一介電層中的材料，且該氧化物/多晶矽蝕刻下削該氮化矽層。
  3. 【第3項】
    如請求項1之製造方法，其中：
    提供該半導體薄膜堆疊包括形成一上氧化物層於該氮化矽層之下；且
    該臨界尺寸削減處理的進行在該上氧化物層和該氮化矽層形成錐狀部分。
  4. 【第4項】
    如請求項1之製造方法，其中：
    該一或多次剝除處理的進行包括進行乾式剝除和溼式剝除的一或多者；
    該氧化物/多晶矽蝕刻的進行包括以包含NF3 /CH2 F2 /N2 的電漿蝕刻；
    該硬遮罩層的削減包括用實質上為零的偏壓功率以CF4 /O2 蝕刻；
    該臨界尺寸削減處理的進行包括用高的偏壓功率以C4 F8 /O2 /Ar蝕刻；
    該硬遮罩層的提供包括提供一非晶碳層；且
    該一或多次剝除處理的進行在該些氧化物/多晶矽層中形成複數筆狀位元線輪廓。
  5. 【第5項】
    一種用以在一半導體薄膜堆疊中形成無瓦解之複數高深寬比溝槽的方法，該方法包括：
    在一基板之上的一介電層上形成複數氧化物和/或多晶矽的層，且一氧化物層覆蓋該些多晶矽和氧化物的層；
    在該氧化物層上沉積一氮化矽層；
    在該氮化矽層上設置複數材料層，該些材料層包括一非晶碳層；
    進行蝕刻以移除該非晶碳層的一部分、該氧化物層的一部分、該氮化矽層的一部分和該些多晶矽和/或氧化物的層的複數部分，從而在該半導體薄膜堆疊中定義複數溝槽的佈局；以及
    在該些溝槽之間形成一或多個筆狀結構，該筆狀結構包括錐狀的一氧化物層和圓弧錐狀的一氮化矽層，該筆狀結構用以避免該些溝槽的瓦解和促進該些溝槽的填充。
  6. 【第6項】
    如請求項5之方法，其中：
    該筆狀結構的形成更避免該些溝槽的複數側彎曲和彎成弧狀，從而避免在填充過程中形成孔洞；
    該些材料層的設置更包括設置一介電抗反射塗層(DARC® )、一底部抗反射塗層及一圖案化光阻；
    該些氧化物和/或多晶矽的層包括複數交替的氧化物/多晶矽層；且
    蝕刻的進行需要移除底部抗反射塗層、介電抗反射塗層、該非晶碳層的一部分、該氧化物層的一部分、該氮化矽層的一部分和該些多晶矽和/或氧化物的層的複數部分，藉此該些溝槽在該半導體薄膜堆疊之中。
  7. 【第7項】
    如請求項5之方法，其中：
    該蝕刻的進行包括以包含的NF3 /CH2 F2 /N2 電漿蝕刻；且
    該筆狀結構的形成包括：
    削減該非晶碳層，以暴露出該氮化矽層的複數部分；
    進行臨界尺寸削減處理，藉此削減該些溝槽的側壁並由電漿蝕刻該氮化矽層暴露出的該些部分；
    進行一或多次剝除處理以移除高分子殘餘物；
    該些材料層更包括一介電抗反射塗層(DARC® )、一底部抗反射塗層及一圖案化光阻；且
    該一或多次剝除處理的進行包括進行乾式剝除並接著進行溼式剝除。
  8. 【第8項】
    一種半導體裝置，包括形成於一基板之上的複數層和形成於該些層中的複數溝槽，該些溝槽由具有筆狀輪廓的複數結構分離，該些結構各包括：
    交替的複數氧化物和多晶矽的層；
    一氧化物層，形成於該些交替的氧化物和多晶矽的層之上，該氧化物層具有錐狀部分位在遠離該些交替的氧化物和多晶矽的層處的輪廓；以及
    一氮化矽層，形成於該氧化物層之上，該氮化矽層為錐狀和/或圓弧的，該些溝槽展現出實質上無彎曲或彎成弧狀的情形。
  9. 【第9項】
    如請求項8之半導體裝置，其中該氮化矽層相對於該氧化物層的一端為圓弧的。
  10. 【第10項】
    如請求項9之半導體裝置，其中該氮化矽層為圓弧的並在遠離該些交替的氧化物和多晶矽的層處為錐狀的。
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