CN113889404A - 半导体结构的处理方法及形成方法 - Google Patents

半导体结构的处理方法及形成方法 Download PDF

Info

Publication number
CN113889404A
CN113889404A CN202010633744.2A CN202010633744A CN113889404A CN 113889404 A CN113889404 A CN 113889404A CN 202010633744 A CN202010633744 A CN 202010633744A CN 113889404 A CN113889404 A CN 113889404A
Authority
CN
China
Prior art keywords
feature
semiconductor structure
oxide layer
semiconductor substrate
drying
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010633744.2A
Other languages
English (en)
Inventor
郗宁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202010633744.2A priority Critical patent/CN113889404A/zh
Priority to JP2022545348A priority patent/JP7411818B2/ja
Priority to KR1020227026250A priority patent/KR20220122723A/ko
Priority to PCT/CN2021/095589 priority patent/WO2022001487A1/zh
Priority to EP21816301.2A priority patent/EP3968361B1/en
Priority to US17/444,055 priority patent/US11676810B2/en
Publication of CN113889404A publication Critical patent/CN113889404A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02082Cleaning product to be cleaned
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明实施例提供一种半导体结构的处理方法及形成方法,半导体结构的处理方法,包括:提供半导体基底,半导体基底上设置有特征部,特征部顶部设置有掩膜层;对半导体结构进行灰化处理,半导体结构包括半导体基底、特征部以及掩膜层;去除掩膜层;对半导体结构进行清洗处理,对特征部进行清洗处理后,特征部的表面生成氧化层;对半导体结构进行干燥处理;去除氧化层;其中,在干燥处理过程中,至少相邻的一组特征部中一特征部向相邻特征部的方向倾斜,且在干燥处理之后,倾斜的特征部与相邻特征部的间距小于在干燥处理之前二者的间距。有效的改善了高深宽比结构倾斜的问题,且工艺流程简单、成本低廉。

Description

半导体结构的处理方法及形成方法
技术领域
本发明涉及半导体领域,特别涉及一种半导体结构的处理方法及形成方法。
背景技术
在半导体制造过程中通常需要多重处理工序,例如材料沉积、平坦化、特征图案化、蚀刻、清洗等。随着集成电路制程持续缩小,制造工艺日益复杂,高深宽比结构愈发重要。由于制程的缩小,特征部深度不变或深度变深且宽度变小,导致了特征部的深宽比变大。高深宽比结构(HAR)的工艺极易产生侧向弯曲、顶部CD和底部CD的变化、颈缩、倾斜及图形扭曲等问题。如何提高HAR结构的质量,防止HAR结构倾斜是一个亟需解决的问题。
发明内容
本发明实施例提供一种半导体结构的处理方法及形成方法,有效的改善了高深宽比结构倾斜的问题,且流程简单、成本低廉。
为解决上述技术问题,本发明的实施例提供了一种存储器的形成方法,包括:提供半导体基底,半导体基底上设置有特征部,特征部顶部设置有掩膜层;对半导体结构进行灰化处理,半导体结构包括半导体基底、特征部以及掩膜层;去除掩膜层;对半导体结构进行清洗处理,对特征部进行清洗处理后,特征部的表面生成氧化层;对半导体结构进行干燥处理;去除氧化层;其中,在干燥处理过程中,至少相邻的一组特征部中一特征部向相邻特征部的方向倾斜,且在干燥处理之后,倾斜的特征部与相邻特征部的间距小于在干燥处理之前二者的间距。
特征部为高深宽比结构,特征部倾斜即高深宽比结构倾斜,特征部处于竖直状态可避免高深宽比结构倾斜。现有技术中,在刻蚀形成特征部后进行灰化处理和清洗处理的过程中,去除特征部顶部的掩膜层,特征部受到毛细力作用而倾斜。与现有技术相比,本方案在清洗处理之前去除特征部顶部的掩膜层,在清洗处理过程中,并不对生成的氧化层进行刻蚀,特征部受到毛细力作用而倾斜,而后去除氧化层后,特征部恢复初始状态,有效的改善了清洗高深宽比结构时产生的高深宽比结构倾斜的问题,且工艺流程简单、成本低廉。
另外,对半导体结构进行灰化处理,包括:采用不含氧的第一混合气体对半导体结构进行灰化处理。另外,第一混合气体至少包括氢气和氮气。采用不含氧气的第一混合气体进行灰化处理,防止灰化处理过程中,半导体结构表面被氧化。
另外,对半导体结构进行灰化处理,包括:采用含氧的第二混合气体对特征部的表面进行灰化处理。采用含有氧气的第二混合气体进行灰化处理,加快灰化处理工艺的时间,从而提高半导体制程的制程效率。
另外,对半导体结构进行干燥处理之后,且去除氧化层之前,还包括:对氧化层进行补偿处理。对氧化层进行补偿处理之后,增大特征部被氧化生成氧化层的厚度,后续在去除氧化层之后,确保特征部可以恢复原状,或者加快特征部恢复原状的速度。
另外,对氧化层进行补偿处理,包括:采用第三混合气体,对氧化层进行补偿处理,第三混合气体至少包括:氢气、氮气和氧气。
另外,对氧化层进行补偿处理,包括:采用混合等离子体,对氧化层进行补偿处理,混合等离子体至少包括:氢气、氮气和氧气的等离子体。
另外,对半导体结构进行干燥处理,包括:采用第一温度的异丙醇对特征部表面进行干燥;在对特征部表面进行干燥的同时,采用第二温度的去离子水对半导体基底底部进行干燥。具体而言,以半导体基底为晶圆为例,该过程是在干燥的过程中向晶圆的背面提供热的去离子水,并同时向晶圆的正面提供加热的异丙醇,原因是如果不对晶圆背面进行加热,异丙醇达到晶圆表面的温度会变低,同时背面提供热的去离子水用于就是控制晶圆的温度,防止出现晶圆的中心和边缘的温度不同。如此能够进一步强化异丙醇的干燥效果,以便更好地干燥晶圆。
另外,去除掩膜层,包括:向掩膜层提供化学气体,在第三温度下与掩膜层发生化学反应;在进行化学反应后,在第四温度下对掩膜层进行热处理并同时向掩膜层提供载气,以蒸发去除掩膜层。
另外,化学气体至少包括氨气和氟化氢,载体至少包括氮气或者氩气。
本发明实施例还提供了一种半导体结构的形成方法,包括:提供半导体基底以及位于半导体基底上的掩膜层;以掩膜层为掩膜,刻蚀半导体基底形成分立的特征部;对半导体结构进行灰化处理,半导体结构包括半导体基底、特征部以及掩膜层;去除掩膜层;对半导体结构依次进行清洗处理和干燥处理;去除氧化层。
该方法能够形成无塌陷的高深宽比结构,有效地改善了高深宽比结构倾斜的问题,且流程简单、成本低廉。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明,除非有特别申明,附图中的图不构成比例限制。
图1至图6为本发明第一实施例提供的存储器的形成方法各步骤对应的剖面结构示意图;
图7为本发明第一实施例提供的半导体结构的处理方法中特征部倾斜的原理图;
图8和图9为本发明第一实施例提供的化学方法刻蚀处理的流程示意图。
具体实施方式
由于毛细力产生的高深宽比结构倾斜是一个严重的问题并且会导致半导体缺陷的产生。随着半导体集成度的增加,高深宽比结构的使用也愈加普遍。高深宽比结构可以为具有大于5:1、10:1或20:1的深宽比的特征部。在高深宽比结构中,尤其是深宽比达到10以上的高深宽比结构的半导体制程中,在清洗以及干燥处理过程中,由于毛细作用力会造成HAR结构倾斜甚至塌陷,且深宽比越高,其倾斜的情况越严重。
然而发明人发现:减少HAR结构倾斜的方法已经开发并应用,例如,晶圆清洗过程中使用超临界二氧化碳来进行干燥处理,这种工艺及其昂贵并且通常需要精确的控制,需要精确称重干燥处理所需的异丙醇的重量,同时超临界二氧化碳需要高压以达到临界点。
所以当前急需一种成本低并且简单的处理方法,以减少清洗高深宽比结构时产生的高深宽比结构倾斜问题。
为解决上述问题,本发明第一实施例提供了一种存储器的形成方法,包括:提供半导体基底,半导体基底上设置有特征部,特征部顶部设置有掩膜层;对半导体结构进行灰化处理,半导体结构包括半导体基底、特征部以及掩膜层;去除掩膜层;对半导体结构进行清洗处理,对特征部进行清洗处理后,特征部的表面生成氧化层;对半导体结构进行干燥处理;去除氧化层;其中,在干燥处理过程中,至少相邻的一组特征部中一特征部向相邻特征部的方向倾斜,且在干燥处理之后,倾斜的特征部与相邻特征部的间距小于在干燥处理之前二者的间距。
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合附图对本发明的各实施例进行详细的阐述。然而,本领域的普通技术人员可以理解,在本发明各实施例中,为了使读者更好地理解本申请而提出了许多技术细节。但是,即使没有这些技术细节和基于以下各实施例的种种变化和修改,也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便,不应对本发明的具体实现方式构成任何限定,各个实施例在不矛盾的前提下可以相互结合,相互引用。
图1至图6为本发明实施例提供的半导体结构的处理方法各步骤对应的剖面结构示意图,下面对本实施例的半导体结构的处理方法进行具体说明。
参考图1以及图2,提供半导体基底111,半导体基底上设置有特征部112,特征部112顶部表面具有掩膜层200。
具体地,参考图1,在基底101上形成掩膜层200,基于掩膜层200刻蚀基底101形成如图2所示的半导体基底111以及分立的特征部112,特征部112上具有掩膜层200。在本实施例中,半导体基底111采用硅或锗等材料形成,掩膜层200采用二氧化硅形成,在其他实施例中,掩膜层200可以采用其他绝缘材料形成,例如氮化硅或氮氧化硅等。另外,对于本实施例中提供的特征部112,用于后续形成有源区,特征部112倾斜会导致形成的有源区倾斜,即特征部112处于竖直状态可避免有源区倾斜。此外,也可以将本技术方案用于其他区域的实现。
参考图2,特征部112的高度为H,分立的特征部112之间的间隙为S,特征部112的深宽比H/S较大,在本实施例中特征部112的深宽比H/S为10,在其他实施例中,预设深宽比可以为5、8、12、15等,根据实际需求进行设置;此外,也可以设定特征部的深宽比H/S大于预设深宽比,预设深宽比可以为5、8、10、12、15等。在特征部112的深宽比大的半导体工艺制程中,易于产成特征部112的倾斜的缺陷。本领域技术人员可知,在实施例中对特征部112深宽比的限定是为了保证后续的干燥工艺中,确保出现特征部112的倾斜,以深宽比的限定导致后续出现特征部112倾斜的技术方案,都应属于本发明的保护范围。
对半导体结构进行灰化处理,半导体结构包括半导体基底111、特征部112以及掩膜层200。灰化处理用于灰化刻蚀剩余的刻蚀气体或刻蚀液体,防止残留的刻蚀气体或刻蚀液体继续刻蚀半导体基底111以及特征部112。
具体地,本实施例给出了两种灰化处理方式,具体如下:
无氧灰化处理:采用不含氧的第一混合气体对半导体基底111、特征部112以及掩膜层200进行灰化处理,第一混合气体至少包括氢气和氮气,以便清除刻蚀后残留在表面的腐蚀性气体和高分子材料。对于无氧灰化处理,由于混合气体中不含有氧气,并不会对半导体基底111和特征部112的表面造成损伤(不会氧化特征部112和半导体基底111的表面,如不会对硅进行氧化),因此在本实施例中,采用无氧灰化处理的方式进行灰化处理;此外,使用氢气能够有效去除残留在特征部和半导体基底111表面的腐蚀性气体和高分子材料。
有氧灰化处理:采用含氧的第二混合气体对半导体基底111、特征部112以及掩膜层200进行灰化处理,第二混合气体至少包括氢气、氮气和氧气。对于有氧灰化处理,由于混合气体中含有氧气,灰化效率更高,能更快地清除刻蚀后残留在表面的腐蚀性气体和高分子材料。在其他实施例中,可以采用有氧灰化处理的方式进行灰化处理。
参考图3,去除掩膜层200。
参考图4,对半导体结构进行清洗处理,半导体结构包括半导体基底111、特征部112以及掩膜层200;由于掩膜层200已被去除,即对半导体基底111以及特征部112进行清洗处理。
清洗处理用于修复特征部112表面的缺陷,缺陷即在刻蚀形成特征部112的过程中,部分侧壁被过刻蚀形成的凹陷或者部分侧壁没被完全刻蚀形成的凸起,从而导致特征部112表面的不平整,进行清洗处理之后,特征部112表面被氧化形成氧化层120。
具体地,清洗处理采用NH4OH、H2O2和H2O的混合液体(即SC-1混合液体),且NH4OH、H2O2和H2O的配比(体积比)范围为NH4OH:H2O2:H2O=1:1~4:20~100。
由于清洗处理使用的混合液体具有较强的氧化性,在清洗处理过程中,会在部分特征部112表面形成氧化层120。
需要说明的是,在清洗过程中部分半导体基底111也存在被氧化的现象,由于被氧化的半导体基底111并不涉及到本案的创造性,因此在图示中并未明确标出被氧化的半导体基底111,本领域技术人员清楚,在清洗处理过程中,部分半导体基底111也会被氧化形成氧化层120。
参考图5,进行清洗处理之后,对半导体结构进行干燥处理,半导体结构包括半导体基底111、特征部112以及掩膜层200;由于掩膜层200已被去除,即对半导体基底111以及特征部112以及氧化层120(参考图4)进行干燥处理。
干燥处理包括:采用第一温度的异丙醇(IPA)对部分特征部112表面进行干燥;在对部分特征部112表面进行干燥的同时,采用第二温度的去离子水对基底111底部进行干燥。
以半导体基底为晶圆为例,该过程是在干燥的过程中向晶圆的背面提供热的去离子水,并同时向晶圆的正面提供加热的异丙醇,原因是如果不对晶圆背面进行加热,异丙醇达到晶圆表面的温度会变低,同时背面提供热的去离子水用于控制晶圆的温度,防止出现晶圆的中心和边缘的温度不同。如此能够进一步强化异丙醇的干燥效果,以便更好地干燥晶圆。
其中,第一温度的温度范围为60℃~80℃,第二温度的温度范围为60℃~80℃。在本实施例中,第一温度或第二温度可采用65℃、70℃或75℃。
在干燥处理过程中,至少相邻的一组特征部112中一特征部112向相邻特征部112的方向倾斜,且在干燥处理之后,倾斜的特征部112与相邻特征部112的间距小于在干燥处理之前二者的间距。在本实施例中,以倾斜的部分特征部112表面的氧化层120相互粘合为例进行描述。
具体地,干燥处理过程中,化学试剂的毛细力可在干燥过程中释放足够大的作用力,从而造成剩余特征部的倾斜,其原理参考图7,如图所示,两个分立的凸起部(凸起部包括特征部以及特征部表面的氧化层,凸起部可以为上窄下宽、上下等宽、或上宽下窄结构,本实施例给出的附图中凸起部上下等宽仅为示意说明,实际过程中刻蚀出的凸起部的底部要比顶部宽)由于宽度差的存在,此时凸起部顶部的表面张力沿切线γ方向,γ方向与竖直方向的夹角为θ,作用在凸起部两侧的毛细力F=2γHDtcosθ/S,其中H、D、S分别为凸起部的高度、长度以及凸起部之间的间距,t为毛细力F的作用时间。
由上述的论述可知,当其他条件(γ、D、t、cosθ以及S)不变毛细力F与凸起部的高度H成正比,即凸起部越高的位置,受到的毛细力F越大,相应的倾斜程度也会越大。此时,位于凸起部顶端的特征部112的倾斜程度最大以至于倾斜的特征部112表面的氧化层粘合形成粘合氧化层130,特征部112底部虽也存在倾斜,但是倾斜程度远小于特征部112顶部。
在本实施例中,在去除氧化层前,还包括对氧化层120进行补偿处理。对氧化层120进行补偿处理之后,增大特征部112被氧化生成氧化层120的厚度,即部分特征部112被补偿氧化生成氧化层120,在水平方向上,增大氧化层120厚度的同时,减少特征部112的宽度,从而后续在去除氧化层120之后,确保特征部112可以恢复原状,或者加快特征部112恢复原状的速度。
具体地,本实施例给出了两种补偿处理的具体方法:
方法一:采用第三混合气体,对氧化层120进行补偿处理,第三混合气体至少包括:氢气、氮气和氧气。
采用方法一的补偿处理方法,对较高的部位的特征部112和较低的部位的特征部112的氧化量一致。
方法二:采用混合等离子体,对氧化层120进行补偿处理,混合等离子体至少包括:氢气、氮气和氧气的等离子体。具体地,使用ICP(电感耦合等离子体)的等离子体的形式,形成氧化层120,达到氧化特征部112的目的,由于深宽比高并且特征部112的直径大,所以在高温高压短时间内等离子体下降的距离有限,从而达到不同深度存在不同氧化程度的结果。采用方法二的补偿处理方法,对较高的部位的特征部112和较低的部位的特征部112的氧化量不一致,由高到低,特征部112被氧化的量越来越小,即此时氧化层120的高度越高,氧化层120的厚度越厚。
本实施例采用方法二的补偿处理方法对氧化层120进行补偿,增大顶部特征部112被氧化生成氧化层120的厚度,后续在去除氧化层120之后,确保特征部112可以恢复原状,或者加快特征部112恢复原状的速度,并且底部特征部112表面氧化层120的厚度变化不大,避免特征部120出现不必要的损耗。
参考图5以及图6,进行干燥处理之后,去除倾斜的特征部112表面的氧化层。
在本实施例中,进行干燥处理之后,倾斜的特征部112表面的氧化层粘合形成粘合氧化层130(参考图5),在去除粘合掩膜层130之后,由于失去了粘合氧化层130的粘合作用力,且此时倾斜的特征部112并不再收到毛细力作用,倾斜的特征部112的逐渐恢复原状(即竖直状态)。
具体地,去除倾斜的特征部112表面的氧化层采用化学方法,化学方法采用的化学气体对氧化层和倾斜的特征部112的刻蚀选择比大于500:1。采用刻蚀选择比较大的化学气体,在刻蚀去除氧化层的过程中,尽可能的避免倾斜的特征部112被刻蚀。
具体参考图8以及图9,去除倾斜的特征部112表面的氧化层采用的化学方法,包括:
将半导体结构400整体置于反应室300中。其中,反应室300至少包括两个进气口(第一进气口301和第二进气口302),两个排气口(第一排气口303和第二排气口304)以及用于承载半导体结构400整体的承载台305。
向反应室300中通入化学气体,化学气体至少包括:氨气、氟化氢。在本实施例中,化学气体还包括氩气。
具体地,参考图8,先通过第一进气口301向反应室300中通入氨气,通过第二进气口302向反应室300中通入氟化氢。
此时位于承载台305上的半导体结构400整体发生如下反应:
SiO2+4HF+4NH3->SiF4+2H2O+4NH3 (1)
SiF4+2HF+2NH3->(NH4)2SiF6 (2)
其中,在(1)反应中,氟化氢作为反应气体与半导体结构400整体中的氧化层进行反应生成SiF4,氨气作为催化剂以加速反应的进行。在(2)反应中,氨气与氟化氢同时作为反应气体,与第一步反应中生成的SiF4继续反应,生成易挥发的(NH4)2SiF6固体。同时,在上述反应中,还可以通入氩气作为载气,氩气可以防止氟化氢气体冷凝在进气管道(本实施例中,具体为第二进气口302)中,用于将氟化氢气体运载至半导体结构400整体处进行反应。
上述反应发生时,需要保证反应室中的半导体结构400整体于第三温度,改变半导体结构400整体的温度通过承载台305实现。其中,第三温度的范围为30℃~150℃,具体可采用例如50℃、70℃、90℃110℃或130℃,在本实施例中,第三温度采用35℃。
在进行化学反应后,在第四温度下对氧化层进行热处理并同时向氧化层提供载气,即蒸发去除反应在生成(NH4)2SiF6固体,参考图9,通过承载台305为半导体结构400整体加热,使半导体结构400整体的温度于第四温度。其中,第四温度的温度范围为100℃~200℃,具体可采用110℃、130℃、150℃、170℃或190℃,在本实施例中,第四温度采用150℃。对氧化层进行热处理以加快(NH4)2SiF6固体的挥发,同时第一进气口301与第二进气口302同时通入氮气作为载气,将挥发的(NH4)2SiF6固体带入排气口(第一排气口303和第二排气口304),从而完成了倾斜的特征部112表面氧化层的刻蚀。
特征部为高深宽比结构,特征部倾斜即高深宽比结构倾斜,特征部处于竖直状态可避免高深宽比结构倾斜。现有技术中,在刻蚀形成特征部后进行灰化处理和清洗处理的过程中,去除特征部顶部的掩膜层,特征部受到毛细力作用而倾斜。与现有技术相比,本方案在清洗处理之前去除特征部顶部的掩膜层,在清洗处理过程中,并不对生成的氧化层进行刻蚀,特征部受到毛细力作用而倾斜,而后去除氧化层后,特征部恢复初始状态,有效的改善了清洗高深宽比结构时产生的高深宽比结构倾斜的问题,且工艺流程简单、成本低廉。
上面各种步骤划分,只是为了描述清楚,实现时可以合并为一个步骤或者对某些步骤进行拆分,分解为多个步骤,只要包括相同的逻辑关系,都在本专利的保护范围内;对流程中添加无关紧要的修改或者引入无关紧要的设计,但不改变其流程的核心设计都在该专利的保护范围内。
本发明第二实施例提供了一种半导体结构的形成方法,包括:提供半导体基底以及位于半导体基底上的掩膜层;以掩膜层为掩膜,刻蚀半导体基底形成分立的特征部;对半导体结构进行灰化处理,半导体结构包括半导体基底、特征部以及掩膜层;去除掩膜层;对半导体结构依次进行清洗处理和干燥处理;去除氧化层。
下面对本实施例的半导体结构的形成方法进行具体说明。
参考图1以及图2,提供半导体基底111,半导体基底111顶部表面具有掩膜层200,以掩膜层200为掩膜,刻蚀半导体基底111形成分立的特征部112。
具体地,参考图1,在基底101上形成掩膜层200,基于掩膜层200刻蚀基底101形成如图2所示的半导体基底111以及分立的特征部112,特征部112上具有掩膜层200。在本实施例中,半导体基底111采用硅或锗等材料形成,掩膜层200采用二氧化硅形成,在其他实施例中,掩膜层200可以采用其他绝缘材料形成,例如氮化硅或氮氧化硅等。另外,对于本实施例中提供的特征部112,用于后续形成有源区,特征部112倾斜会导致形成的有源区倾斜,即特征部112处于竖直状态可避免有源区倾斜。此外,也可以将本技术方案用于其他区域的实现。
参考图2,特征部112的高度为H,分立的特征部112之间的间隙为S,特征部112的深宽比H/S较大,在本实施例中特征部112的深宽比H/S为10,在其他实施例中,预设深宽比可以为5、8、12、15等,根据实际需求进行设置;此外,也可以设定特征部的深宽比H/S大于预设深宽比,预设深宽比可以为5、8、10、12、15等。在特征部112的深宽比大的半导体工艺制程中,易于产成特征部112的倾斜的缺陷。本领域技术人员可知,在实施例中对特征部112深宽比的限定是为了保证后续的干燥工艺中,确保出现特征部112的倾斜,以深宽比的限定导致后续出现特征部112倾斜的技术方案,都应属于本发明的保护范围。
对半导体结构进行灰化处理,半导体结构包括半导体基底111、特征部112以及掩膜层200。灰化处理用于灰化刻蚀剩余的刻蚀气体或刻蚀液体,防止残留的刻蚀气体或刻蚀液体继续刻蚀半导体基底111以及特征部112。
参考图3,刻蚀去除掩膜层200。
参考图4,对半导体结构进行清洗处理,半导体结构包括半导体基底111、特征部112以及掩膜层200;由于掩膜层200已被去除,即对半导体基底111以及特征部112进行清洗处理。
清洗处理用于修复特征部112表面的缺陷,缺陷即在刻蚀形成特征部112的过程中,部分侧壁被过刻蚀形成的凹陷或者部分侧壁没被完全刻蚀形成的凸起,从而导致特征部112表面的不平整,进行清洗处理之后,特征部112表面被氧化形成氧化层120。
参考图5,进行清洗处理之后,对半导体结构进行干燥处理,半导体结构包括半导体基底111、特征部112以及掩膜层200;由于掩膜层200已被去除,即对半导体基底111以及特征部112进行干燥处理。
参考图5以及图6,去除倾斜的特征部112表面的氧化层。
在本实施例中,进行干燥处理之后,倾斜的特征部112表面的氧化层粘合形成粘合氧化层130(参考图5),在去除粘合掩膜层130之后,由于失去了粘合氧化层130的粘合作用力,且此时倾斜的特征部112并不再收到毛细力作用,倾斜的特征部112的逐渐恢复原状(即竖直状态)。
由于第一实施例与本实施例相互对应,因此本实施例可与第一实施例互相配合实施。第一实施例中提到的相关技术细节在本实施例中依然有效,在第一实施例中所能达到的技术效果在本实施例中也同样可以实现,为了减少重复,这里不再赘述。相应地,本实施例中提到的相关技术细节也可应用在第一实施例中。
上面各种步骤划分,只是为了描述清楚,实现时可以合并为一个步骤或者对某些步骤进行拆分,分解为多个步骤,只要包括相同的逻辑关系,都在本专利的保护范围内;对流程中添加无关紧要的修改或者引入无关紧要的设计,但不改变其流程的核心设计都在该专利的保护范围内。
本领域的普通技术人员可以理解,上述各实施例是实现本发明的具体实施例,而在实际应用中,可以在形式上和细节上对其作各种改变,而不偏离本发明的精神和范围。

Claims (11)

1.一种半导体结构的处理方法,其特征在于,包括:
提供半导体基底,所述半导体基底上设置有特征部,所述特征部顶部设置有掩膜层;
对半导体结构进行灰化处理,所述半导体结构包括所述半导体基底、所述特征部以及所述掩膜层;
去除所述掩膜层;
对所述半导体结构进行清洗处理,对所述特征部进行清洗处理后,所述特征部的表面生成氧化层;
对所述半导体结构进行干燥处理;
去除所述氧化层;
其中,在所述干燥处理过程中,至少相邻的一组特征部中一所述特征部向相邻所述特征部的方向倾斜,且在所述干燥处理之后,倾斜的特征部与相邻特征部的间距小于在所述干燥处理之前二者的间距。
2.根据权利要求1所述的半导体结构的处理方法,其特征在于,所述对所述半导体结构进行灰化处理,包括:
采用不含氧的第一混合气体对所述半导体结构进行灰化处理。
3.根据权利要求2所述的半导体结构的处理方法,其特征在于,所述第一混合气体至少包括氢气和氮气。
4.根据权利要求1所述的半导体结构的处理方法,其特征在于,所述对所述半导体结构进行灰化处理,包括:
采用含氧的第二混合气体对所述半导体结构进行灰化处理。
5.根据权利要求1所述的半导体结构的处理方法,其特征在于,所述对所述半导体结构进行干燥处理,包括:
采用第一温度的异丙醇对所述特征部表面进行干燥;
在对所述特征部表面进行干燥的同时,采用第二温度的去离子水对所述半导体基底底部进行干燥。
6.根据权利要求1所述的半导体结构的处理方法,其特征在于,所述对所述半导体结构进行干燥处理之后,且所述去除所述氧化层之前,还包括:
对所述氧化层进行补偿处理。
7.根据权利要求6所述的半导体结构的处理方法,其特征在于,所述对所述氧化层进行补偿处理,包括:
采用第三混合气体,对所述氧化层进行补偿处理,所述第三混合气体至少包括:氢气、氮气和氧气。
8.根据权利要求6所述的半导体结构的处理方法,其特征在于,所述对所述氧化层进行补偿处理,包括:
采用混合等离子体,对所述氧化层进行补偿处理,所述混合等离子体至少包括:氢气、氮气和氧气的等离子体。
9.根据权利要求1所述的半导体结构的处理方法,其特征在于,所述去除所述氧化层,包括:
向所述氧化层提供化学气体,在第三温度下与所述氧化层发生化学反应;
在进行所述化学反应后,在第四温度下对所述氧化层进行热处理并同时向所述氧化层提供载气,以蒸发去除所述氧化层。
10.根据权利要求9所述的半导体结构的处理方法,其特征在于,所述化学气体至少包括氨气和氟化氢,所述载气至少包括氮气或者氩气。
11.一种半导体结构的形成方法,其特征在于,包括:
提供半导体基底以及位于所述半导体基底上的掩膜层;
以所述掩膜层为掩膜,刻蚀所述半导体基底形成分立的特征部;
对半导体结构进行灰化处理,所述半导体结构包括所述半导体基底、所述特征部以及所述掩膜层;
去除所述掩膜层;
对所述半导体结构依次进行清洗处理和干燥处理,对所述半导体结构进行清洗处理后,所述半导体结构的表面生成氧化层;
去除所述氧化层。
CN202010633744.2A 2020-07-02 2020-07-02 半导体结构的处理方法及形成方法 Pending CN113889404A (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CN202010633744.2A CN113889404A (zh) 2020-07-02 2020-07-02 半导体结构的处理方法及形成方法
JP2022545348A JP7411818B2 (ja) 2020-07-02 2021-05-24 半導体構造の処理方法及び形成方法
KR1020227026250A KR20220122723A (ko) 2020-07-02 2021-05-24 반도체 구조의 처리 방법 및 형성 방법
PCT/CN2021/095589 WO2022001487A1 (zh) 2020-07-02 2021-05-24 半导体结构的处理方法及形成方法
EP21816301.2A EP3968361B1 (en) 2020-07-02 2021-05-24 Semiconductor structure processing method
US17/444,055 US11676810B2 (en) 2020-07-02 2021-07-29 Semiconductor structure processing method and forming method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010633744.2A CN113889404A (zh) 2020-07-02 2020-07-02 半导体结构的处理方法及形成方法

Publications (1)

Publication Number Publication Date
CN113889404A true CN113889404A (zh) 2022-01-04

Family

ID=79012709

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010633744.2A Pending CN113889404A (zh) 2020-07-02 2020-07-02 半导体结构的处理方法及形成方法

Country Status (2)

Country Link
CN (1) CN113889404A (zh)
WO (1) WO2022001487A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024082774A1 (zh) * 2022-10-21 2024-04-25 长鑫存储技术有限公司 半导体结构的处理方法及半导体结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5206622B2 (ja) * 2009-08-07 2013-06-12 三菱瓦斯化学株式会社 金属微細構造体のパターン倒壊抑制用処理液及びこれを用いた金属微細構造体の製造方法
US8440573B2 (en) * 2010-01-26 2013-05-14 Lam Research Corporation Method and apparatus for pattern collapse free wet processing of semiconductor devices
US9449821B2 (en) * 2014-07-17 2016-09-20 Macronix International Co., Ltd. Composite hard mask etching profile for preventing pattern collapse in high-aspect-ratio trenches
JP6466315B2 (ja) * 2015-12-25 2019-02-06 東京エレクトロン株式会社 基板処理方法及び基板処理システム
CN106229288B (zh) * 2016-07-27 2019-06-28 上海华虹宏力半导体制造有限公司 有源区制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024082774A1 (zh) * 2022-10-21 2024-04-25 长鑫存储技术有限公司 半导体结构的处理方法及半导体结构

Also Published As

Publication number Publication date
WO2022001487A1 (zh) 2022-01-06

Similar Documents

Publication Publication Date Title
JP3815937B2 (ja) 半導体装置のコンタクトホール埋め込み方法
US8901004B2 (en) Plasma etch method to reduce micro-loading
US20210143001A1 (en) Method of Manufacturing Semiconductor Device, Substrate Processing Apparatus and Non-transitory Computer-readable Recording Medium
JP7401593B2 (ja) 空隙を形成するためのシステム及び方法
CN100468652C (zh) 在半导体基底的金属结构表面去除残余物的方法
CN113889404A (zh) 半导体结构的处理方法及形成方法
WO2022001486A1 (zh) 半导体结构的处理方法及形成方法
JP7171914B2 (ja) 超伝導体配線製造のためのプレクリーンおよび誘電体堆積方法
JP2004111747A (ja) 半導体基板の処理方法及び半導体素子
KR100876170B1 (ko) 반도체 장치 제조 방법
US11676810B2 (en) Semiconductor structure processing method and forming method
CN112885707B (zh) 存储器件的制造方法
US20230022624A1 (en) Method for processing semiconductor structure
CN106298494B (zh) 一种多晶硅刻蚀方法
KR102328573B1 (ko) C-free 할로겐 기반의 가스를 이용한 실리콘 산화막 대비 높은 식각 선택비를 갖는 실리콘 질화막 건식 식각 방법
WO2023000465A1 (zh) 半导体结构的处理方法
CN108447774B (zh) 同时去除热氧化膜和去除沉积氧化膜的方法及设备
KR100895828B1 (ko) 트렌치 형성 방법
KR0147417B1 (ko) 반도체 소자의 식각 피해영역 제거방법
KR100842883B1 (ko) 반도체 소자의 소자분리영역 형성방법
KR980012057A (ko) 반도체 장치의 실리콘 나이트라이드막 제거방법
KR19990006083A (ko) 반도체 소자의 소자분리막 형성방법
KR980012056A (ko) 반도체 메모리소자의 커패시터 제조방법
KR20000003965A (ko) 트렌치 건식 세정 방법
JPH10173131A (ja) 容量素子及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination