JP3815937B2 - 半導体装置のコンタクトホール埋め込み方法 - Google Patents

半導体装置のコンタクトホール埋め込み方法 Download PDF

Info

Publication number
JP3815937B2
JP3815937B2 JP2000032232A JP2000032232A JP3815937B2 JP 3815937 B2 JP3815937 B2 JP 3815937B2 JP 2000032232 A JP2000032232 A JP 2000032232A JP 2000032232 A JP2000032232 A JP 2000032232A JP 3815937 B2 JP3815937 B2 JP 3815937B2
Authority
JP
Japan
Prior art keywords
film
gas
contact hole
plasma
damaged
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000032232A
Other languages
English (en)
Other versions
JP2000236021A (ja
Inventor
奎 煥 張
▲ヨン▼ ▲サン▼ 高
昌 龍 宋
丞 弼 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2000236021A publication Critical patent/JP2000236021A/ja
Application granted granted Critical
Publication of JP3815937B2 publication Critical patent/JP3815937B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02043Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02046Dry cleaning only

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に、半導体装置のコンタクトホール埋め込み方法に関する。
【0002】
【従来の技術】
近年、半導体装置の高集積化が進むにつれて、洗浄工程が重要視されつつある。例えば、ドライエッチング方法等によりコンタクトホールを形成し、コンタクトホールを埋め込む工程の前段階として、コンタクトホールにより露出された半導体基板上、又はコンタクトホールの側壁などを洗浄する工程が重要視されつつある。
パターニングのためのドライエッチングは、プラズマに含まれた反応性イオンを電圧差を用いて加速させ、これにより半導体基板上の物質膜などをエッチングする方法である。このドライエッチングは、半導体装置に適用されるパターンが微細化するにつれてその利用が増加している。しかし、このドライエッチングは、イオン衝撃効果(ion bombardment effect)を伴ってパターニングされる物質膜下部の半導体基板、又はポリシリコン膜に格子欠陥又は格子歪み現象を起こす可能性がある。
【0003】
この格子欠陥又は格子歪み等が原因となって、ドライエッチングにより露出される半導体基板上には損傷膜が形成される。損傷膜は、電気的伝導度を低下させるなど、半導体基板の電気的性質の変化をきたす可能性がある。
この損傷膜を除去したり、又は損傷膜に起因する電気的特性の劣化を補うため、次のような方法が用いられている。例えば、アニーリング工程、又はコンタクトホールを埋め込むプラグなどの導電性物質膜を形成した後のイオン打ち込み工程、すなわち、プラグイオン打ち込み工程などを施して電気的特性の劣化を補う。又は、ドライエッチング工程の直後に、ドライエッチングでエッチングマスクとして用いられたフォトレジストパターンを除去するアッシング工程等により半導体基板の表面を酸化させた後に、形成された酸化膜をウェットエッチング法により除去する方法が用いられている。或いは、コンタクトホールを埋め込む導電膜の下部に形成される障壁膜を形成する工程前に、このコンタクトホールをウェット洗浄する工程等により半導体装置の電気的特性の劣化を防止する方法が用いられている。
【0004】
【発明が解決しようとする課題】
ところが、前述のアニーリング工程、又はプラグイオン打ち込み工程は、追加のコスト及び工程の複雑化を招く。また、ウェット洗浄法を用いる場合には、コンタクトホールの形成される絶縁膜パターンを構成する絶縁物質が種々であって、絶縁物質のそれぞれに対するウェットエッチング量が変わり、コンタクトホールの側壁に凹凸など側壁プロファイルが損傷される不良が起こり易い。
さらに、前述のウェット洗浄工程等は、導電性物質を蒸着する蒸着装置とは別の装置で独立的に行われる。例えば、バッチ式洗浄装置、例えばウェットステーション等でウェット洗浄工程を行った後に、前記蒸着が行われる枚葉式蒸着装置に洗浄された半導体基板が移動される。この移動中に、洗浄された半導体基板の表面などが大気中に曝されて自然酸化膜の形成、又は不純物の吸着などの汚染が生じうる。自然酸化膜等は、電気的伝導度を低下させるなど、半導体装置の電気的特性を低下させる重要な要因となりうる。
【0005】
本発明は上記事情に鑑みて成されたものであり、その目的は、ドライエッチング工程により露出される半導体基板又は導電膜上に形成される損傷膜又は自然酸化膜などを簡単に除去し、再汚染を防止して接触抵抗の増加などの電気的な特性の低下が防止できる半導体装置のコンタクトホール埋め込み方法を提供するところにある。
【0006】
【課題を解決するための手段】
前記目的を達成するため、本発明は、下部物質膜上に絶縁膜を形成し、前記絶縁膜をドライエッチングによりパターニングして前記下部物質膜を露出させるコンタクトホールを形成する。前記コンタクトホールを埋め込む前に、露出する前記下部物質膜上に酸化性ガス及び酸化物反応ガスを含むソースガスから励起されるプラズマを供給して、前記コンタクトホールを形成する段階で起こされた損傷膜を除去してドライ洗浄する。
【0007】
前記ドライ洗浄段階は、酸素ガスなどの酸化性ガス及び3フッ化窒素ガスなどのフッ化ガスを含むソースガスから励起されるプラズマを用いる。このとき、前記ソースガスには、ヘリウムガス又はアルゴンガスがさらに含まれうる。前記プラズマは、マイクロ波方式により前記ソースガスから励起されてダウンフロー方式により前記下部物質膜上に供給される。このとき、電圧差を印加してプラズマを加速する工程は排除されることが好ましい。
また、前記損傷膜の除去された前記下部物質膜上に酸化物反応ガスを供給して、前記損傷膜を除去する段階でできた自然酸化膜を除去する段階がさらに含まれうる。このとき、前記酸化物反応ガスとして3フッ化窒素ガスなどの反応性ガスを水素プラズマと共に前記自然酸化膜上に供給して行われる。このとき、前記水素プラズマは、マイクロ波方式により励起されてダウンフロー方式により前記自然酸化膜上に供給可能である。
【0008】
つぎに、本発明は、前記ドライ洗浄段階が行われるチャンバに順次連結されてクラスター化した別のチャンバで行うことにより前記ドライ洗浄された前記コンタクトホール内の露出される前記下部物質膜上が汚染源に曝されることを防止して、前記コンタクトホールを埋め込む導電膜を形成する段階を含む。
本発明によると、コンタクトホールを形成するドライエッチングにより誘発される損傷膜を効果良く除去することができる。さらに、洗浄されたコンタクトホールの内部が再度汚れることが防止でき、コンタクトホールを埋め込む導電膜と下部物質膜との接触抵抗の増加が防止できる。
【0009】
【発明の実施の形態】
以下、添付された図面に基づき、本発明の実施の形態を詳細に説明する。但し、本発明の実施形態は各種に変形可能であり、本発明の範囲が後述する実施形態により限定されるものではない。本発明の実施形態は当業界における通常の知識を有した者に本発明をより完全に説明するため提供されるものである。よって、図面における膜の膜厚等はより明確な説明を強調するために誇張されたものであり、また図面上で同じ符号にて示された要素は同じ要素を表わす。さらに、ある膜が他の膜又は半導体基板の"上"にある、又は接触してあると記された場合、その膜は他の膜又は半導体基板に直接的に接触して存在することもできれば、その間に第3の膜が介在して存在してもよい。
【0010】
図1は、本発明の実施の形態に係る半導体装置のコンタクトホール埋め込み方法を説明するために概略的に示す工程フローチャートである。
本実施形態は、ドライエッチングにより誘発される損傷膜を除去するために、導電膜にてコンタクトホールを埋め込む前に、コンタクトホール内をドライ洗浄する方法を提示する。具体的に、絶縁膜上にプラズマを加速してドライエッチングによりコンタクトホールを形成し(ステップ10)、ドライエッチングのためにエッチングマスクとして用いられた残留するフォトレジスト膜を除去する(ステップ20)。次に、コンタクトホールをドライ洗浄し、コンタクトホールを埋め込む導電膜を形成する(ステップ30)。
【0011】
このドライ洗浄は、プラズマを用いるソフトエッチングにより行われ、ドライエッチングにより誘発された損傷膜を除去する。損傷膜は、コンタクトホール内に露出された下部物質膜、例えば、シリコン半導体基板、又は導電性のポリシリコン膜の表面に誘発されるが、主としてドライエッチングに用いられるプラズマによるイオン衝撃現象により誘発される。このイオン衝撃現象は、主としてドライエッチングの効率を高めるためプラズマに電圧差を印加して加速させることに起因すると言われている。この損傷膜の存在は、半導体装置の電気的な特性を低下させる要因として働くため、除去することが好ましい。
【0012】
上記のようなドライ洗浄、例えば、プラズマを用いるソフトエッチングは、上記した損傷膜を除去するときにイオン衝撃現象が誘発されることを最小化するように行われる。例えば、通常のドライエッチング工程は、励起されたプラズマを加速してエッチング効果を極大化する方式で行われるが、ソフトエッチングは、プラズマを加速する工程を導入しないか、或いは最小化する方式で行われる。好ましくは、プラズマを加速する工程を導入せずに行われる。
【0013】
以下、以上のような本発明の実施の形態を図面に基づき具体的に説明する。
図2〜図5は、本発明の実施の形態によるコンタクトホール埋め込み方法を説明するための概略的な断面図である。
図6及び図7は、本発明の実施の形態によるドライ洗浄段階に用いられるドライ洗浄モジュールを説明するための概略図であり、図8は、図6又は図7に示されたドライ洗浄モジュールを含む洗浄及び蒸着システムの構成を説明するための概略的な断面図である。
【0014】
図2を参照すると、半導体基板100上に絶縁膜200を形成し、つぎにフォトレジスト膜300をエッチングマスクとして用いて絶縁膜200をパターニングしてコンタクトホール250を形成する。コンタクトホール250は、シリコンよりなる半導体基板100を露出させる場合を例にとっているが、コンタクトホール250がポリシリコン膜(図示せず)を露出させる場合にも本発明が適用可能である。半導体基板100上には、トランジスタ構造(図示せず)などの動作素子が形成されており、かかる動作素子を絶縁する絶縁膜200を様々な絶縁物質を用いて形成する。
絶縁膜200は、必要に応じて各種の絶縁物質よりなる多重膜構造から形成可能である。例えば、膜厚が略5,000ÅのBPSG膜を第1副絶縁膜201として形成した後、膜厚が略10,000ÅのPE−TEOS膜を第2副絶縁膜205として形成して多重膜構造を形成し、絶縁膜200として利用可能である。かかる多重膜構造の絶縁膜200は、半導体装置が高集積化するにつれて次第に高まる段差を克服するため必須に用いられている。
【0015】
上記したように絶縁膜200を形成した後、絶縁膜200をフォトエッチング工程によりパターニングして、下部の半導体基板100を露出させるコンタクトホール250を形成する。このとき、パターニング工程は、ドライエッチング方法を用いて行われる。このドライエッチング方法は、プラズマを前記した絶縁膜200上に供給し、このとき、前記プラズマに電圧差を印加してプラズマを加速することにより、プラズマによるエッチング効果を極大化する。ところが、このように電圧差により加速されたプラズマは、絶縁膜200の下部の半導体基板100上を損傷するおそれがある。すなわち、コンタクトホール200により露出される半導体基板100上にイオン衝撃効果による損傷膜110が誘発可能である。
【0016】
この損傷膜110は、主として、前記ドライエッチングによるイオン衝撃により、露出される半導体基板100の表面近くに格子欠陥又は格子歪みが生じて誘発される。この損傷膜110の存在は、後続工程で接触抵抗を増加させる要因として働き、結果として半導体装置の電気的な特性を劣化させる要因となる。このため、この損傷膜110は除去されることが好ましい。
一方、前述のように、コンタクトホール250をパターニングした後に、絶縁膜200上に残留するフォトレジスト膜300を除去する。例えば、半導体基板100をアッシングシステム及びウェットステーション等により順次移動させて、残留するフォトレジスト膜300をアッシングし、硫酸ストリップ工程により除去する。このとき、コンタクトホール250内には、有機成分の残留物が残存する場合がある。
【0017】
図3を参照すると、半導体基板100上に誘発された損傷膜110を除去する。この損傷膜110の除去は、プラズマを用いるソフトエッチングを含むドライ洗浄工程により行われる。ソフトエッチングは、プラズマの化学的エッチング作用を主として用いる。すなわち、プラズマの化学反応的要素を主として用いる。従って、半導体基板100の背面にバイアス電圧を印加することによりプラズマに電圧差を与え、物理的なエッチング作用が発生することを防止する。
このため、ソフトエッチングに用いられるプラズマは、リモート方式により励起され、ダウンフロー方式により半導体基板100上に供給されることが好ましい。さらに、プラズマを励起するために印加されるパワー条件及びプラズマソースガス供給条件などの制御条件が調節された誘導結合プラズマ又は反応性イオンエッチング方式により前記したソフトエッチングを行っても良い。
【0018】
リモート方式を適用する場合、図6に示されたように、リモートプラズマモジュールを含むプラズマ装置を用いて前記したドライ洗浄のためのソフトエッチングを行うことができる。移動されるプラズマソースガスは、マイクロ波によりプラズマに励起される。このようなプラズマはダウンフローされて半導体基板100上に達することになる。
このようなプラズマは、損傷膜110を酸化させて、損傷されない半導体基板100から選択的に除去する。このとき、プラズマは、損傷膜110を酸化させるための酸化性ラジカルを含有し、酸化された損傷膜110を除去する酸化物除去用ラジカルなどを含有することが好ましい。例えば、前記したプラズマは、損傷膜をなすシリコンが酸化可能な酸化性ガスと、酸化物除去用ラジカルが生成可能な酸化物反応ガス、例えば、フッ化ガスを含有するプラズマソースガスから励起できる。
【0019】
酸化性ガスとしては酸素ガス(O2)が使用でき、フッ化ガスとしては3フッ化窒素ガス(NF3)などのフッ化窒素ガス又は、4フッ化炭素ガス(CF4)などのフッ化炭素ガスが使用できる。本発明の実施形態では、3フッ化窒素ガスを用いる場合を例にとっている。このプラズマソースガスは、ヘリウムガス(He)又はアルゴンガス(Ar)などの不活性ガスをより含むことができる。
プラズマソースガスは、図6に示されたように、半導体基板100が装着されるチャンバ5100に供給される。このとき、ソースガスは、第1導入管5200を介してMFC(Mass Flow Controller)により制御されてチャンバ5100に供給され、途中で提供されるマイクロ波によりプラズマに励起される。例えば、3フッ化窒素ガスを略30sccmないし略130sccmに供給し、酸素ガスを略50sccm〜1000sccm、ヘリウムガスを略10sccm〜1000sccmに供給する。好ましくは、略35sccmの3フッ化窒素ガス、70sccmの酸素ガス及び500sccmのヘリウムガスを供給する。このようなソースガスに窒素ガス(N2)を略10sccm〜略1000sccmで追加して供給しても良い。
【0020】
このプラズマソースガスからリモート方式で励起されるプラズマ5300は、チャンバ5100に導入されてダウンフロー方式により下部の半導体基板100上に供給される。プラズマ5300が導入されるチャンバ5100には、石英シールド5101が設けられる。半導体基板100は、ヒーター部5400に装着された加熱ランプ5401により加熱される。このヒーター部5400上には、石英ウィンドウ5500が介在する。
【0021】
チャンバ5100は、ターボ機械式ポンプ及びドライポンプにより真空排出されて圧力が略0.1Torr〜略10Torr(略13.3Pa〜1,330Pa)に保たれる。そして、半導体基板100の温度は、加熱ランプ5401により略5℃〜200℃に保たれる。好ましくは、略0.7Torr(略93Pa)の圧力条件及び略40℃の温度条件を維持する。一方、マイクロ波は、略500W〜略2000Wのパワー、好ましくは、略1,000Wのパワーで提供される。この工程条件下でプラズマを用いるソフトエッチングは、略100秒行われる。この時間は、工程の諸般条件に応じて変わることがある。
【0022】
一方、前記したような損傷膜110を除去する段階で用いられるNF3ガス及びO2ガスの供給量を調節することにより、半導体基板100又はポリシリコン膜をなすシリコン及びBPSG膜201などの絶縁膜200のエッチング速度の調節が可能である。例えば、NF3ガスの供給を増やすと、BPSGのエッチング速度が高まる。このとき、シリコン又はポリシリコンの場合、エッチング速度が高まる。さらに、O2ガスを増大させると、シリコン又はポリシリコンの場合エッチング速度が減少する。
【0023】
このように、ソースガスに含まれるNF3ガス及びO2の流量比を相対的に制御することにより、シリコン/BPSGのエッチング率を略0.53〜3.13程度に調節することができる。好ましくは、略2以下に調節することができる。このように、シリコン/BPSGのエッチング率を制御することにより、上記したソフトエッチングによりコンタクトホール(図2における250)の側壁に露出されるBPSG膜201などが大いに侵害されることを抑えることができる。
【0024】
前記のように供給されるプラズマにより、半導体基板100上に誘発された損傷膜110はソフトエッチングされて除去される。このソフトエッチングは、行われる条件により変わるが、略2Å〜400Å程度の膜厚の露出される半導体基板100をエッチングして損傷膜110を除去する。
【0025】
ソフトエッチングによる損傷膜110を除去する段階は、前記のようにマイクロ波により励起されるプラズマをダウンフロー方式により供給して行いうるが、必要に応じて、前記した誘導結合プラズマ又は反応性イオンエッチング方式により前記したソフトエッチングを行うことができる。例えば、誘導結合プラズマ方式を利用する場合、略0.5Torr(略67Pa)の圧力条件及び略200Wの印加パワー及び略20℃の温度条件下に、15/10/625のNF3/O2/He流量比で供給されるソースガスからプラズマを発生させて前記したソフトエッチングを行うことができる。また、反応性イオンエッチング方式を利用する場合、略150mTorrの圧力条件及び略200Wの印加パワー及び略40℃の温度条件下に、5/50/200のCF4/O2/Arの流量比に供給されるソースガスからプラズマを発生させて前記したソフトエッチングを行うことができる。このとき、前記のように誘導結合プラズマ方式または反応性イオンエッチング方式を利用する場合、プラズマ損傷が最小化又は実質的に発生しない条件、例えば、電圧差によるプラズマを加速しない条件で行うことが好ましい。すなわち、バイアス電圧を印加することを排除することが好ましい。
【0026】
この損傷膜110を除去する段階で、付加的に、フォトレジスト膜300を除去する工程により誘発される有機成分の残留物も合わせて除去できる。すなわち、フォトレジスト膜300を除去するアッシング工程またはストリップ工程でコンタクトホール250内に有機成分の残留物が残存する場合がある。プラズマ内には酸素プラズマなどの酸化性ラジカルが含まれるため、有機成分の残留物は前記酸化性ラジカルと反応させて気相で除去できる。
一方、損傷膜110が除去されて露出された半導体基板100の表面には、前記したプラズマにより自然に酸化されて自然酸化膜150が誘発される。すなわち、プラズマに含まれた酸素プラズマなどにより、露出された半導体基板100が自然に酸化される可能性がある。この自然酸化膜150も接触抵抗などを増加させる要因として作用する場合があるため、除去されることが好ましい。
【0027】
図4を参照すると、損傷膜110を除去するソフトエッチングで誘発される自然酸化膜150を除去する。自然酸化膜150を除去する段階は、前記した損傷膜110を除去する段階と真空断絶無しにその状態を保ったままで行うことが好ましい。例えば、図7に示されたようなリモートプラズマモジュールのチャンバ5100内に損傷膜110が除去された半導体基板100を導入した後、プラズマを半導体基板100上に導入する。また、前記したプラズマと合わせて半導体基板100上に3フッ化窒素ガスなどのフッ化ガスを酸化物反応ガスとして供給する。
【0028】
前記したプラズマは、前記3フッ化窒素ガスなどの酸化物反応ガスが自然酸化膜150と反応できるように誘導する機能をする。例えば、プラズマは、水素ガス及び窒素ガスを含むソースガスから励起できる。詳細には、図7に示されたように、第1導入管5200を介してMFCにより流量比が制御される水素ガス及び窒素ガスをチャンバ5100内に供給する。途中で、水素ガス及び窒素ガスにマイクロ波を印加して水素ラジカルを含有するプラズマを励起する。
【0029】
窒素ガスは、略50sccm〜1000sccmの流量に供給でき、水素ガスを略50sccm〜100sccmの流量に供給できる。好ましくは、水素ガスを略10sccm程度に供給し、窒素ガスを略400sccm程度に供給し、途中で略300W程度のパワーのマイクロ波を印加してプラズマを励起する。一方、チャンバ5100に別設される第2導入管5250を介して3フッ化窒素ガスがチャンバ5100に供給される。例えば、3フッ化窒素ガスを1sccm〜100sccm程度、好ましくは、略90sccm程度にガス状態で供給して前記自然酸化膜150をエッチングする。このとき、チャンバは、0.01Torr〜100Torr(略1.33Pa〜13300Pa)程度、好ましくは、略3Torr(略399Pa)程度の圧力に維持し、半導体基板100の温度を略5℃〜200℃程度、好ましくは、略25℃程度に維持する。
【0030】
このように供給される3フッ化窒素ガスは、プラズマ内に含まれた水素ラジカルと共に自然酸化膜150をなすシリコン酸化物(SiOx)と反応する。詳細には、3フッ化窒素ガスが水素ラジカルと反応して3フッ化窒素水素ラジカル(NF3H*)などの中間反応物が形成され、この中間反応物がシリコン酸化物と反応して6フッ化2窒素シリコン(N2SiF6)及び水蒸気などの気相副産物が生成される。これにより、自然酸化膜150は除去される。発生された気相の反応副産物は真空排出によりチャンバ5100の外側に排出される。この副産物を除去するため、略150℃程度の温度条件下で略1分程度パージ及びポンピングするアニーリングを前記した自然酸化膜150を除去する段階後に行うことができる。
前記のように、自然酸化膜150を除去する段階は、略3分程度行われる。このとき、前記のような自然酸化膜150の除去条件としては、略2Å/分の酸化膜エッチング速度を得ることができる。従って、工程時間などを調節して略2Å〜400Åの自然酸化膜を完全に除去する。このように自然酸化膜150が除去されることにより、汚れずにキュアリングされたきれいな半導体基板100の表面が露出される。
【0031】
このように自然酸化膜150を除去する工程は、損傷膜110を除去する工程が行われたチャンバ(図6における5100)でその状態を保ったまま(インシツー)で順次行われる。すなわち、損傷膜110を除去する工程を前述のように行った後、中間段階としてチャンバ5100内をポンピング及びパージした後、前記のように水素プラズマ及び3フッ化窒素ガスを供給して自然酸化膜150を除去する段階を行うことができる。
必要に応じて、前記した自然酸化膜150を除去する工程を行う図7に示されたような自然酸化膜150除去用ドライ洗浄モジュールを別設し、図6に示されたような損傷膜110を除去する工程を行うドライ洗浄モジュールと連結して、真空断絶なしに半導体基板100が順次移動されるようにすることができる。
前述のように、損傷膜110の除去及びこれにより誘発される自然酸化膜150をインシツーで除去することにより、コンタクトホール250内をドライ洗浄する段階が行われうる。
【0032】
図5を参照すると、ドライ洗浄されたコンタクトホール250を埋め込む導電膜450を形成する。例えば、コンタクトホール250により露出される半導体基板100上にタングステン膜を形成して前記した導電膜450として利用可能である。この導電膜450は、化学気相蒸着法或いはスパッタ法により形成できる。さらに、導電膜450の下部には、半導体基板100との界面に介在して拡散を防止する障壁膜410が付随的に形成可能である。
【0033】
前記のように、導電膜450を形成する段階は、前記した損傷膜110又は自然酸化膜150を除去する段階を含むドライ洗浄段階と真空断絶なしに行える。例えば、図8に示されたように、前述したドライ洗浄段階をドライ洗浄モジュール8100のチャンバで行った後、前記したドライ洗浄モジュール8100のチャンバに連結された蒸着モジュール8200のチャンバに半導体基板100を順次移動させる。このとき、移動モジュール8600を介して半導体基板100が移動され、この移動モジュール8600は真空或いは不活性ガス雰囲気に維持されるので、半導体基板100は酸化雰囲気などの汚染源に露出されることが防止できる。すなわち、このように、ドライ洗浄段階と真空断絶なしに導電膜450を形成することにより、ドライ洗浄された半導体基板100が再汚染されることが防止できる。
【0034】
前記のように、損傷膜110除去段階及び自然酸化膜150除去段階並びに導電膜450形成段階を真空断絶なしに行うためには、図8に示されたように、ドライ洗浄モジュール8100と、導電膜450又は拡散障壁膜410の蒸着のための多数の蒸着モジュール8200、8300、8400、8500とが集団で構成される洗浄及び蒸着システムを利用できる。ドライ洗浄モジュール8100は、図6または図7に示されたように構成でき、蒸着モジュール8200、8300、8400、8500は、通常の枚葉式化学気相蒸着システム又はスパッタリングシステムが利用可能である。
【0035】
このドライ洗浄モジュール8100及び蒸着モジュール8200、8300、8400、8500は、移動モジュール8600を中心に設けられ、この移動モジュール8600に設けられるロボットアーム(図示せず)により半導体基板が順次移動できる。また、この移動モジュール8600には、ロードロックチャンバモジュール8000が連結されて前記した洗浄及び蒸着システムへの半導体基板の導入及び搬出を可能にする。この移動モジュール8600及びロードロックチャンバモジュール8000は真空に維持できるので、前記のようなドライ洗浄段階及び導電膜450の形成段階が真空断絶なしに行われる。
【0036】
以下、本発明の実施形態による効果を図面に基づき具体的に説明する。
図9は、本発明の実施形態によるドライ洗浄により損傷膜が除去された半導体基板の表面で測定された接触角を示すグラフである。図3を参照して説明したように、コンタクトホールを形成するときに誘発される損傷膜をプラズマを用いるソフトエッチングにより除去した後、露出される半導体基板の表面で接触角を測定して損傷膜が除去される効果の度合いを測定した。このとき、本発明の実施形態によるソフトエッチングは、略0.7Torr(略93Pa)の圧力条件、1100Wのマイクロ波の印加条件、40℃程度の温度条件下にNF3/O2/Heの流量比を35/70/500に調節して行った。また、前記したソフトエッチングにより損傷膜を除去した後、図4を参照して説明したように、NF3ガス及び水素プラズマを利用する自然酸化膜の除去を行った。
【0037】
一般に、接触角は、物質膜の表面状態を測定するための手段として用いられる。接触角は、物質膜上に液体を滴下したとき、物質膜の表面状態に応じて液相の表面が前記物質膜の表面と接触する角を意味する。従って、測定される接触角は、物質膜の表面による表面張力により変わる。一般に、損傷又は汚染が発生しないベアーな半導体基板の場合、接触角は略77゜になることが知られている。そして、半導体基板上が汚染又は損傷されると、接触角が下がることが知られている。
【0038】
図9のグラフによると、略100秒程度のソフトエッチングにより損傷膜が完全に除去できることが分かる。これに対し、従来の湿式洗浄を利用する場合には、損傷膜の除去が容易でないことが次の図10から分かる。
図10は、湿式洗浄により損傷膜を除去した半導体基板の表面で測定した接触角を示すグラフである。このとき、湿式洗浄は、SC−1洗浄液を用いて行われ、自然酸化膜を除去するために200:1に希釈されたHF溶液処理を後工程として行った。このように処理された半導体基板の表面で接触角を測定した。SC−1洗浄液は、通常NH4OH:H22:H2Oが配合された洗浄液を意味する。前記したSC−1洗浄液を利用する湿式洗浄は、各回数で略10分程度に行った。
SC−1洗浄液による湿式洗浄は、繰り返される回数により接触角が変わる傾向を示すが、7回〜9回程度SC−1を利用する湿式洗浄を行っても、ベアーな基板で測定された接触角は略77゜以下であった。従って、図10に示された結果は、湿式洗浄を利用する場合、半導体基板の表面から損傷膜を完全に除去することは難しいことを示している。
【0039】
図9及び図10に示された結果から、本発明のソフトエッチングを用いて損傷膜を除去する場合、従来の湿式洗浄に比べ効果的に損傷膜が除去できることが分かる。図9に示されたように、本発明のソフトエッチングを利用する場合、略100秒程度のソフトエッチングを適用する場合、実質的にベアーな基板の表面に等しい接触角を得ることができる。これは、本発明のソフトエッチングを含むドライ洗浄の場合、損傷膜を完全に除去できることを示している。これに対し、図10に示されたように、SC−1で湿式洗浄をする場合、少なくとも90分以上の長時間の洗浄時間を消費しても、ベアーな基板の水準に損傷を回復することは容易でない。
前述のように、本発明の効果は、図11に示すようにサーマウェーブ(therma wave)の測定によっても分かる。サーマウェーブは表面状態をサーマウェーブ指数により測定する測定方法であって、損傷または汚染のない表面状態を持つベアーな基板の場合に、低いサーマウェーブ指数を有する。そして、損傷または汚染が激しいほど高いサーマウェーブ指数が測定される。
【0040】
図11は、サーマウェーブ測定方法により測定されたサーマウェーブ指数を示す棒グラフである。このとき、測定のなされたサンプルは、図9及び図10に示す場合と同一の条件下に用意された。
図11に示すように、略100秒程度のソフトエッチングを行う場合、測定されるサーマウェーブ指数がほぼベアな基板の水準に減少する。これに対し、湿式洗浄の場合、SC−1を利用して9回繰り返し湿式洗浄を行った場合にも、ベアな基板に比べて高いサーマウェーブ指数を示す。これは、損傷膜が完全に除去されなかったことを意味する。
このとき、前記したソフトエッチングを略100秒程度行った場合、半導体基板の表面が損傷膜の表面から略330Å程度にエッチングされる。これに対し、湿式洗浄を9回繰り返す場合、略270Å程度のエッチングがなされる。これを前記のようなサーマウェーブ指数の測定及び接触角の測定結果と連関づけると、本発明によるソフトエッチングの方が、実質的に損傷膜をより完壁に除去できることが分かる。
【0041】
一方、本発明の実施の形態によるソフトエッチングを含むドライ洗浄を行う場合、コンタクトホールのプロファイルが損傷されることを防止できる。一般に、コンタクトホールをなす絶縁膜は、様々な絶縁物質よりなる多数の副絶縁膜が重なり合った多重膜構造に形成される。従って、従来の湿式洗浄で用いられる洗浄液に対し、前記した副絶縁膜はそれぞれ別々のエッチング率を示す。表1に、各種の化学溶液に対する各種の物質膜の湿式エッチング量を示す。
【0042】
【表1】
Figure 0003815937
【0043】
表1に示すように、一般に、絶縁物質の種類によりそれぞれの洗浄液に対して異なるエッチング量を示す。通常の場合、コンタクトホールの側壁は多重に重畳された副絶縁膜が露出する。従って、従来の湿式洗浄を利用する場合、露出する副絶縁膜がそれぞれ異なるエッチング量を示し、結果としてコンタクトホールの側壁プロファイルが悪化する場合がある。
【0044】
例えば、BPSG膜上にPE−TEOS膜を重畳して絶縁膜を形成し、この絶縁膜をパターニングしてコンタクトホールを形成した場合、コンタクトホールの側壁に露出されるBPSG膜及びPE−TEOS膜は、表1に示されたように、湿式エッチング量に大きい差がある。従って、湿式洗浄、例えば、SC−1を用い、後工程として200:1HFの希釈溶液処理を行う場合、コンタクトホールの側壁に段差が生じるなど、側壁プロファイル不良が生じうる。この側壁プロファイル不良は、後続する導電膜を形成する工程でコンタクトホール埋め込み不良の要因として作用するおそれがある。このコンタクトホールの側壁プロファイルが不良になった例として、図12に走査電子顕微鏡(以下、SEM)写真を示す。
【0045】
図12は、湿式洗浄によるコンタクトホールのプロファイル変形を表わすSEM写真である。前述のように、SC−1にて湿式洗浄を行った後、200:1HFの希釈溶液にて略30秒程度処理をした後に、導電膜として拡散障壁膜/タングステン膜を蒸着した構造の断面をSEMにて観察した。このとき、絶縁膜は、BPSG膜を5000Å程度の膜厚にて形成し、BPSG膜上にPE−TEOS膜を略10000Å程度形成された構造を用いた。図12から明らかなように、BPSG膜が形成された部分でコンタクトホールの側壁に段差が生じる現象が発生する。これは、表1に示されたように、SC−1及びHF溶液によるBPSG膜の湿式エッチング量がPE−TEOS膜に比べはるかに大きいことに起因する。
【0046】
これに対し、本発明の実施の形態によるドライ洗浄の場合、ドライ洗浄の特性によって絶縁膜の種類別によるエッチング量の違いが僅かにできる。これは、次の図13に示されたSEM写真から明らかになる。
図13は、本発明の実施の形態によるドライ洗浄によるコンタクトホールのプロファイルを示すSEM写真である。このとき、BPSG膜を5000Å程度に形成してBPSG膜上にPE−TEOS膜を10000Å程度形成して絶縁膜として用いた。コンタクトホールのプロファイル変形が実質的に抑えられたことが分かる。
このような本発明による効果は、次の図14から明らかになる。
【0047】
図14は、様々な絶縁物質の熱酸化膜に対する相対的なエッチング率を示す棒グラフである。図14を参照すると、本発明の実施の形態によるソフトエッチングにより損傷膜を除去した後、H2/NF3ガスを用いて自然酸化膜を除去するドライ洗浄工程の場合、絶縁物質の種類に依らずに、ほとんど一定したエッチング率を示す。すなわち、熱酸化膜に対し略1程度のエッチング率を示す。
これに対し、従来のSC−1及び200:1HFの希釈溶液を用いて湿式洗浄を行う場合、絶縁物質の種類により熱酸化膜に対するエッチング率が大きく異なる。特に、BPSGの場合、熱酸化膜に対し52.1程度大きなエッチング率となる。PE−TEOSの場合、BPSGに比べて相対的に低いエッチング率を示す。これにより、図12に示すように、BPSG膜/PE−TEOS膜の絶縁膜を利用する場合、相対的にBPSG膜が優勢してエッチングされ、コンタクトホールの側壁に段差が形成する場合がある。すなわち、コンタクトホールの側壁プロファイルが不良になる問題が生じる。ところが、前記のように、本発明のドライ洗浄を用いる場合、図13に示されたように、良好なコンタクトホールの側壁プロファイルが維持できる。これにより、導電膜によりコンタクトホールを埋め込む時、埋め込み不良が生じることを防止できる。
【0048】
また、本発明によると、図15に示すように、接触抵抗の増加を抑えることができる。
図15は、本発明の実施の形態によるコンタクトホール埋め込み方法による接触抵抗の減少効果を説明するためのグラフである。まず、SC−1及び200:1HFの希釈溶液にて湿式洗浄したコンタクトホールを導電膜により埋め込んだ後、接触抵抗を測定した従来の湿式洗浄を利用する場合に対するグラフ1510を示した。このとき、導電膜は、タングステン膜を用い、接触抵抗値は単位セル当りの平均値として求めた。
比較例として、SC−1で湿式洗浄をした後、本発明による自然酸化膜の除去工程を行った場合に対して測定されたグラフ(1530)を示した。また、本発明の実施の形態によるソフトエッチング及び自然酸化膜の除去を含むドライ洗浄を行う場合に対して測定されたグラフ(1550)も示した。このグラフは、コンタクト寸法による接触抵抗値の変化を表わす。
【0049】
図15から明らかなように、本発明の実施の形態による参照符号1550の場合、湿式洗浄を利用する場合の参照符号1510に比べ相対的に非常に低い接触抵抗を示す。SC−1で湿式洗浄をした後、本発明の実施の形態による自然酸化膜の除去工程を行った場合に対して測定されたグラフ1530も、相対的に低い接触抵抗を示し、これは本発明の実施の形態による自然酸化膜の除去工程が極めて効果的なものであることを意味する。
【0050】
【発明の効果】
以上述べたように、本発明によると、コンタクトホールを形成するドライエッチングにより誘発される損傷膜を効率良く除去することができる。さらに、洗浄されたコンタクトホールの内部が再度汚れることが防止でき、コンタクトホールを埋め込む導電膜と下部物質膜との接触抵抗の増加が防止できる。
以上、本発明を具体的な実施の形態を用いて詳細に説明したが、本発明はこれに限定されるものではなく、本発明の技術的な思想内で当分野における通常の知識を有した者にとってその変形や改良が可能なことは言うまでもない。
【図面の簡単な説明】
【図1】本発明の実施の形態による半導体装置のコンタクトホール埋め込み方法を説明するために示す概略的な工程フローチャート。
【図2】本発明の実施の形態によるコンタクトホール埋め込み方法を説明するために示す概略的な断面図(その1)。
【図3】本発明の実施の形態によるコンタクトホール埋め込み方法を説明するために示す概略的な断面図(その2)。
【図4】本発明の実施の形態によるコンタクトホール埋め込み方法を説明するために示す概略的な断面図(その3)。
【図5】本発明の実施の形態によるコンタクトホール埋め込み方法を説明するために示す概略的な断面図(その4)。
【図6】本発明の実施の形態によるドライ洗浄段階に用いられるドライ洗浄モジュールを説明するために示す概略図(その1)。
【図7】本発明の実施の形態によるドライ洗浄段階に用いられるドライ洗浄モジュールを説明するために示す概略図(その2)。
【図8】図6または図7に示されたドライ洗浄モジュールを含む洗浄及び蒸着システムの構成を説明するために示す概略図。
【図9】本発明の実施の形態によるドライ洗浄により損傷膜が除去された半導体基板の表面で測定された接触角を示すグラフ。
【図10】湿式洗浄により損傷膜を除去した半導体基板の表面で測定された接触角を示すグラフ。
【図11】サーマウェーブ測定方法により測定されたサーマウェーブ指数を示す棒グラフ。
【図12】湿式洗浄によるコンタクトホールのプロファイル変形を表わすSEM写真。
【図13】本発明の実施の形態によるドライ洗浄によるコンタクトホールのプロファイルを表わすSEM写真。
【図14】様々な種類の絶縁物質の熱酸化膜に対する相対的なエッチング率を示す棒グラフ。
【図15】本発明の実施の形態によるコンタクトホール埋め込み方法による接触抵抗減少の効果を説明するために示すグラフ。

Claims (7)

  1. 下部物質膜上に絶縁膜を形成する段階と、
    前記絶縁膜をドライエッチングによりパターニングして、前記下部物質膜を露出させるコンタクトホールを形成する段階と、
    露出した前記下部物質膜上に酸化性ガス及び酸化物反応ガスを含むソースガスから励起されるプラズマを供給して、前記コンタクトホールを形成する段階でできた損傷膜を除去するドライ洗浄段階と、
    前記損傷膜の除去された前記下部物質膜上に酸化物反応ガスを供給して、前記損傷膜を除去する段階でできた自然酸化膜を除去する段階と、
    前記ドライ洗浄段階が行われるチャンバに順次連結されてクラスター化した別途のチャンバで行うことにより前記ドライ洗浄された前記コンタクトホール内の露出した前記下部物質膜上が汚染源に曝されることを防止して、前記コンタクトホールを埋め込む導電膜を形成する段階とを含む半導体装置のコンタクトホール埋め込み方法であって、
    前記ソースガスは、3フッ化窒素ガスおよび酸素ガスと、ヘリウムガス又はアルゴンガスとを含み、
    前記自然酸化膜を除去する段階は、前記酸化物反応ガスとしてフッ化ガスを用いるとともに、水素プラズマを前記自然酸化膜上に供給して行われ、
    前記フッ化ガスは3フッ化窒素ガスであり、
    前記水素プラズマは、マイクロ波方式により励起されてダウンフロー方式により前記自然酸化膜上に供給されることを特徴とする半導体装置のコンタクトホール埋め込み方法。
  2. 前記自然酸化膜を除去する段階は、
    前記損傷膜を除去する段階と真空断絶なしに行われることを特徴とする請求項に記載の半導体装置のコンタクトホール埋め込み方法。
  3. 前記導電膜を形成する段階は、
    前記自然酸化膜を除去する段階と真空断絶なしに行われることを特徴とする請求項に記載の半導体装置のコンタクトホール埋め込み方法。
  4. 前記ソースガスの前記酸化性ガスは、
    酸素ガスであることを特徴とする請求項1に記載の半導体装置のコンタクトホール埋め込み方法。
  5. 前記ソースガスの前記酸化物反応ガスは、
    フッ化ガスであることを特徴とする請求項1に記載の半導体装置のコンタクトホール埋め込み方法。
  6. 前記フッ化ガスは、
    フッ化窒素ガス、又はフッ化炭素ガスであることを特徴とする請求項に記載の半導体装置のコンタクトホール埋め込み方法
  7. 前記プラズマは、
    マイクロ波方式により前記ソースガスから励起されてダウンフロー方式により前記損傷膜上に供給されることを特徴とする請求項1に記載の半導体装置のコンタクトホール埋め込み方法。
JP2000032232A 1999-02-10 2000-02-09 半導体装置のコンタクトホール埋め込み方法 Expired - Fee Related JP3815937B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR19990004681 1999-02-10
KR2000P-968 2000-01-10
KR1999P-4681 2000-01-10
KR1020000000968A KR100322545B1 (ko) 1999-02-10 2000-01-10 건식 세정 공정을 전 공정으로 이용하는 반도체 장치의콘택홀 채움 방법

Publications (2)

Publication Number Publication Date
JP2000236021A JP2000236021A (ja) 2000-08-29
JP3815937B2 true JP3815937B2 (ja) 2006-08-30

Family

ID=26634697

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000032232A Expired - Fee Related JP3815937B2 (ja) 1999-02-10 2000-02-09 半導体装置のコンタクトホール埋め込み方法

Country Status (3)

Country Link
US (1) US6638855B1 (ja)
JP (1) JP3815937B2 (ja)
KR (1) KR100322545B1 (ja)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203810A (ja) * 2000-12-28 2002-07-19 Tokyo Electron Ltd 半導体装置の製造方法および半導体装置ならびに半導体装置の製造装置
US7111629B2 (en) 2001-01-08 2006-09-26 Apl Co., Ltd. Method for cleaning substrate surface
TW527646B (en) * 2001-07-24 2003-04-11 United Microelectronics Corp Method for pre-cleaning residual polymer
KR20030049086A (ko) * 2001-12-14 2003-06-25 (주)에이피엘 기판 건식 세정 장치 및 방법
US6531382B1 (en) * 2002-05-08 2003-03-11 Taiwan Semiconductor Manufacturing Company Use of a capping layer to reduce particle evolution during sputter pre-clean procedures
KR100499630B1 (ko) * 2002-10-08 2005-07-05 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100568425B1 (ko) * 2003-06-30 2006-04-05 주식회사 하이닉스반도체 플래시 소자의 비트라인 형성 방법
KR100591146B1 (ko) * 2003-07-11 2006-06-19 동부일렉트로닉스 주식회사 반도체 소자 및 반도체 소자의 본딩 패드 형성 방법
KR101068149B1 (ko) * 2004-01-08 2011-09-27 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 형성방법
JP4343798B2 (ja) * 2004-08-26 2009-10-14 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4282616B2 (ja) 2005-02-04 2009-06-24 株式会社東芝 半導体装置の製造方法
JP4860295B2 (ja) * 2005-03-02 2012-01-25 エア・ウォーター株式会社 プラズマ処理方法
JP2006286802A (ja) * 2005-03-31 2006-10-19 Fujitsu Ltd 埋込配線の形成方法
US20070031609A1 (en) * 2005-07-29 2007-02-08 Ajay Kumar Chemical vapor deposition chamber with dual frequency bias and method for manufacturing a photomask using the same
US7829471B2 (en) * 2005-07-29 2010-11-09 Applied Materials, Inc. Cluster tool and method for process integration in manufacturing of a photomask
US8747960B2 (en) * 2005-08-31 2014-06-10 Lam Research Corporation Processes and systems for engineering a silicon-type surface for selective metal deposition to form a metal silicide
US7375038B2 (en) * 2005-09-28 2008-05-20 Applied Materials, Inc. Method for plasma etching a chromium layer through a carbon hard mask suitable for photomask fabrication
US8399360B1 (en) * 2005-11-17 2013-03-19 Cypress Semiconductor Corporation Process for post contact-etch clean
KR100717811B1 (ko) * 2006-02-28 2007-05-11 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
JP2007258347A (ja) * 2006-03-22 2007-10-04 Nitto Koki Kk 化合物半導体の製造方法及び化合物半導体の製造装置
US7628866B2 (en) * 2006-11-23 2009-12-08 United Microelectronics Corp. Method of cleaning wafer after etching process
KR100814259B1 (ko) * 2006-12-27 2008-03-17 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR101321424B1 (ko) * 2011-11-22 2013-10-22 김일욱 반도체 소자의 표면 처리 및 박막 성장 방법, 그리고 이를 구현하는 표면 처리 및 박막 성장 장치
JP2013201225A (ja) 2012-03-23 2013-10-03 Toshiba Corp 半導体装置の製造方法
US10283615B2 (en) 2012-07-02 2019-05-07 Novellus Systems, Inc. Ultrahigh selective polysilicon etch with high throughput
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9093278B1 (en) * 2013-12-20 2015-07-28 Stats Chippac Ltd. Method of manufacture of integrated circuit packaging system with plasma processing
US9558928B2 (en) * 2014-08-29 2017-01-31 Lam Research Corporation Contact clean in high-aspect ratio structures
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9396961B2 (en) * 2014-12-22 2016-07-19 Lam Research Corporation Integrated etch/clean for dielectric etch applications
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9576788B2 (en) * 2015-04-24 2017-02-21 Applied Materials, Inc. Cleaning high aspect ratio vias
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10373828B2 (en) * 2016-05-29 2019-08-06 Tokyo Electron Limited Method of sidewall image transfer
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
JP6956551B2 (ja) * 2017-03-08 2021-11-02 東京エレクトロン株式会社 酸化膜除去方法および除去装置、ならびにコンタクト形成方法およびコンタクト形成システム
US20180261464A1 (en) * 2017-03-08 2018-09-13 Tokyo Electron Limited Oxide film removing method, oxide film removing apparatus, contact forming method, and contact forming system
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
JP7349861B2 (ja) * 2019-09-24 2023-09-25 東京エレクトロン株式会社 エッチング方法、ダメージ層の除去方法、および記憶媒体

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2814021B2 (ja) * 1990-07-09 1998-10-22 三菱電機株式会社 半導体基板表面の処理方法
US5305519A (en) * 1991-10-24 1994-04-26 Kawasaki Steel Corporation Multilevel interconnect structure and method of manufacturing the same
US5266516A (en) * 1992-01-02 1993-11-30 Chartered Semiconductor Manufacturing Pte Ltd Method for making electrical contact through an opening of one micron or less for CMOS technology
JP2804700B2 (ja) * 1993-03-31 1998-09-30 富士通株式会社 半導体装置の製造装置及び半導体装置の製造方法
JP3529849B2 (ja) * 1994-05-23 2004-05-24 富士通株式会社 半導体装置の製造方法
JPH10321610A (ja) * 1997-03-19 1998-12-04 Fujitsu Ltd 半導体装置の製造方法
US5939334A (en) * 1997-05-22 1999-08-17 Sharp Laboratories Of America, Inc. System and method of selectively cleaning copper substrate surfaces, in-situ, to remove copper oxides
KR100274603B1 (ko) * 1997-10-01 2001-01-15 윤종용 반도체장치의제조방법및그의제조장치
US6107192A (en) * 1997-12-30 2000-08-22 Applied Materials, Inc. Reactive preclean prior to metallization for sub-quarter micron application
US6149829A (en) * 1998-03-17 2000-11-21 James W. Mitzel Plasma surface treatment method and resulting device
US5962345A (en) * 1998-07-13 1999-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method to reduce contact resistance by means of in-situ ICP

Also Published As

Publication number Publication date
US6638855B1 (en) 2003-10-28
KR20000057736A (ko) 2000-09-25
KR100322545B1 (ko) 2002-03-18
JP2000236021A (ja) 2000-08-29

Similar Documents

Publication Publication Date Title
JP3815937B2 (ja) 半導体装置のコンタクトホール埋め込み方法
US6767834B2 (en) Method of manufacturing a contact of a semiconductor device using cluster apparatus having at least one plasma pretreatment module
US6589890B2 (en) Precleaning process for metal plug that minimizes damage to low-κ dielectric
KR100316721B1 (ko) 실리사이드막을 구비한 반도체소자의 제조방법
US6440864B1 (en) Substrate cleaning process
US7585777B1 (en) Photoresist strip method for low-k dielectrics
US8129281B1 (en) Plasma based photoresist removal system for cleaning post ash residue
EP0665583A2 (en) Method of etching titanium nitride and insulating oxide layers using a gas comprising carbon-fluoride and carbon-oxide.
US6325861B1 (en) Method for etching and cleaning a substrate
JP6995997B2 (ja) 半導体装置の製造方法、基板処理装置、プログラム及び基板処理方法
JP2007538397A (ja) 基板表面洗浄方法
JP5492574B2 (ja) 基板のクリーニング方法及び基板のクリーニング装置
JP2001267536A (ja) 半球形粒子膜を備えた半導体素子の製造方法
KR100784661B1 (ko) 반도체 소자의 제조방법
US20070093069A1 (en) Purge process after dry etching
US6979633B2 (en) Method of manufacturing semiconductor device
JPH08186099A (ja) レジストのアッシング方法
KR100266278B1 (ko) 반도체 장치의 콘택홀 세정 방법
JPH01200628A (ja) ドライエッチング方法
KR100439844B1 (ko) 반도체 소자의 금속배선 형성 후의 감광막 제거방법
KR20060025349A (ko) 반도체 자연산화막 제거방법
JPH0290521A (ja) 半導体装置の製造方法
JPH09270420A (ja) 半導体装置の製造方法
JPH04242927A (ja) 半導体装置の製造方法
KR19990075646A (ko) 전세정 공정을 수반하는 반도체 장치의 커패시터 형성방법 및이에 이용되는 챔버 장비

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040625

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060207

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060501

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060530

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060606

R150 Certificate of patent or registration of utility model

Ref document number: 3815937

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100616

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100616

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110616

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120616

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130616

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees