KR20220007878A - 양면 냉각을 갖는 전자 디바이스 - Google Patents

양면 냉각을 갖는 전자 디바이스 Download PDF

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우찬 김
애니드야 포드다르
비벡 키쇼레찬드 아로라
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텍사스 인스트루먼츠 인코포레이티드
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Abstract

패키징된 전자 디바이스(100)는, 제1 및 제2 반도체 다이들(101, 102)을 에워싸는 패키지 구조(120), 다이들(101, 102) 중 하나에 부착된 제1 측(130) 및 패키지 구조(120)의 측(142)을 따라 노출된 제2 측(144)을 갖는 다이 부착 패드(104), 및 기판(110)을 포함하고, 기판은 패키지 구조(120)의 다른 측(141)을 따라 노출된 제1 금속 층(118), 다이들(101, 102)의 콘택들(122, 132)에 납땜된 제2 금속 층(114, 116), 및 제1 및 제2 금속 층들(118, 114, 116) 사이에서 연장되고 이들을 분리하는 아이솔레이터 층(112)을 포함한다.

Description

양면 냉각을 갖는 전자 디바이스
패키징된 전자 디바이스들의 트랜지스터들 및 다른 회로 구성요소들은 작동 온도에 따라 변할 수 있는 성능 특성들을 갖는다. 다양한 전자 디바이스 패키지 유형들, 예컨대, 쿼드 플랫 노-리드(quad flat no-lead)(QFN) 패키지들은, 패키징된 디바이스의 바닥을 통한 냉각을 허용하기 위해, 노출된 다이 부착 패드 또는 다른 노출된 열 패드를 포함할 수 있다. 패키징된 전자 디바이스에서 횡형 전계 효과 트랜지스터들(FET)을 냉각시키는 데 어려움들이 발생한다. 횡형 FET 다이들은 최상부 측 상에 트랜지스터 전기 노드들을 갖는 본딩 패드들을 갖는다. 다이의 바닥 측은 때때로 접지 전위에서 작동된다. 다이로부터 생성된 열은 바닥 측 기판을 통해 패키지의 외부로 소산된다. 증가된 전력 밀도들은 스위칭 응용들, 예컨대, DC-DC 컨버터들에서 트랜지스터들의 작동을 용이하게 하기 위해, 개선된 열 제거를 필요로 한다. 다이 및/또는 패키지의 바닥 측을 통한 열 소산은, 고주파수들에서 고전압들을 스위칭하기 위한 GaN 전력 스테이지 FET들과 같은 와이드 밴드 갭(WBG) 트랜지스터들의 에너지 효율을 향상시키고/거나 전력 밀도를 증가시키기 위한 노력들을 방해할 수 있다. 횡형 FET 다이들의 본드 패드 레이아웃은, 제한된 열 용량을 갖는 본드 와이어들 또는 솔더 범프 연결들에 대한 최상부 측 상호연결 선택사항들을 제한할 수 있다. QFN 패키지들에 대한 하나의 냉각 방식은, 다이 부착 패드(DAP)로부터, 열 비아들을 갖는 인쇄 회로 보드(PCB)를 통해 히트 싱크로 열을 소산시키며, 히트 싱크와 PCB 사이에는 전기 절연 열 계면 물질(TIM)이 있다. 그러나, 전기 절연 열 계면 물질은 전형적으로, 열악한 열 전도체이다.
다이 부착 패드, 다이 부착 패드의 제1 측에 연결된 제1 측들을 갖는 제1 및 제2 반도체 다이들, 기판, 및 기판 및 다이 부착 패드의 부분들 및 반도체 다이들을 에워싸는 패키지 구조를 포함하는 패키징된 전자 디바이스가 설명된다. 기판은 세라믹 층, 세라믹 층의 제1 측 상에 형성된 제1 금속 층, 및 세라믹 층의 제2 측 상에 형성된 제2 금속 층을 포함한다. 제2 금속 층은 반도체 다이들의 제2 측들에 연결된다. 패키지 구조의 제1 측은 기판의 제1 금속 층의 부분을 노출시키고, 패키지 구조의 제2 측은 다이 부착 패드의 제2 측의 부분을 노출시킨다.
다른 양상에서, 패키징된 전자 디바이스는, 제1 반도체 다이 및 제2 반도체 다이를 에워싸는 패키지 구조, 반도체 다이들 중 하나에 납땜되고 패키지 구조의 한 측을 따라 노출된 다이 부착 패드, 및 기판을 포함하고, 기판은 패키지 구조의 다른 측을 따라 노출된 제1 금속 층, 반도체 다이들에 납땜된 제2 금속 층, 및 제1 금속 층과 제2 금속 층 사이에서 연장되어 이들을 분리하는 아이솔레이터 층을 갖는다.
설명된 방법은 제1 및 제2 반도체 다이들의 제1 측들을 다이 부착 패드의 제1 측에 부착하는 단계, 기판의 한 측의 금속 층을 반도체 다이들의 제2 측들에 부착하는 단계, 및 반도체 다이들을 에워싸는 패키지 구조를 형성하는 단계를 포함하고, 패키지 구조는 기판의 한 측의 제1 금속 층을 노출시키는 제1 측, 및 다이 부착 패드의 한 측을 노출시키는 제2 측을 포함한다.
도 1은, 도 2 및 3의 선들(1-1)을 따라 취한, 패키징된 전자 디바이스의 측단면도이다.
도 2는 도 1의 패키징된 전자 디바이스의 상부 사시도이다.
도 3은 도 1 및 2의 패키징된 전자 디바이스의 바닥 사시도이다.
도 4는 패키징된 전자 디바이스를 제조하기 위한 방법의 흐름도이다.
도 5는, 도 6 및 7의 선들(5-5)을 따라 취한, 도 1-3의 패키징된 전자 디바이스의 기판의 측단면도이다.
도 6은 도 5 및 7의 기판의 상부 사시도이다.
도 7은 도 5 및 6의 기판의 바닥 사시도이다.
도 8은 다이 부착 패드 및 리드들을 갖는 리드 프레임의 측단면도이다.
도 9는 다이 부착 패드의 제1 측 상에 배치되는 제1 및 제2 반도체 다이들의 측단면도이다.
도 10은 리드 프레임의 2차 리드의 한 측에 배치되는 전도성 포스트의 측단면도이다.
도 11은, 반도체 다이들을 다이 부착 패드에 납땜하고 전도성 포스트를 2차 리드에 납땜하는 리플로우 프로세스를 도시하는, 도 12의 선(11-11)을 따라 취한, 반도체 다이들 및 리드 프레임의 측단면도이다.
도 12는 도 11의 리플로우 프로세스를 겪는 반도체 다이들 및 리드 프레임의 상부 사시도이다.
도 13은 도 11 및 12의 반도체 다이들 및 전도성 포스트들 상에 배치되는 도 5-7의 기판을 도시하는 측단면도이다.
도 14는, 반도체 다이들의 최상부 측들의 콘택들을 기판의 패터닝된 금속 층에 납땜하는 제2 리플로우 프로세스를 도시하는, 도 15의 선(14-14)을 따라 취한 측단면도이다.
도 15는 도 14의 리플로우 프로세스를 겪는 반도체 다이들 및 기판의 상부 사시도이다.
도 16은 와이어 본딩 프로세스를 겪는 전도성 포스트들 및 반도체 다이들의 최상부 측들에 납땜된 기판의 측단면도이다.
도 17은 패키지 구조를 형성하기 위해 성형 프로세스를 겪는 전도성 포스트들 및 반도체 다이들의 최상부 측들에 납땜된 기판의 측단면도이다.
도 18은 다른 예시적인 패키징된 전자 디바이스의 측단면도이다.
도면들에서, 전체에 걸쳐 유사한 참조 번호들은 유사한 요소들을 지칭하며, 다양한 피쳐들은 반드시 실제 축척 대로 도시된 것은 아니다. 또한, "결합"이라는 용어는 간접 또는 직접 전기적 또는 기계적 연결 또는 이들의 조합들을 포함한다. 예를 들어, 제1 디바이스가 제2 디바이스에 결합되거나 제2 디바이스와 결합되면, 그 연결은 직접 전기 연결을 통해, 또는 하나 이상의 개재 디바이스 및 연결을 통한 간접 전기 연결을 통해 이루어질 수 있다.
도 1-3은 횡형 FET들 및 다른 회로 구성요소들과 조합하여 사용될 수 있는 최상부 및 바닥 측 열 제거 경로들 양쪽 모두를 제공하는 패키징된 전자 디바이스(100)의 예를 도시한다. 도 1은 도 2 및 3의 선들(1-1)을 따라 취한 패키징된 전자 디바이스(100)의 단면도를 도시하고, 도 2는 패키징된 전자 디바이스(100)의 상부 사시도를 도시하고, 도 3은 패키징된 전자 디바이스(100)의 바닥 사시도를 도시한다. 예시적인 패키징된 전자 디바이스(100)는 제1 반도체 다이(101) 및 제2 반도체 다이(102)를 포함한다. 다른 예에서, 2개 초과의 반도체 다이들이, 패키징된 전자 디바이스(100)에 포함된다.
일 예에서, 패키징된 전자 디바이스(100)는, 다이 부착 패드(104) 및 리드들로 지칭되는 하나 이상의 궁극적으로 분리된 리드 구조를 갖는 시작 리드 프레임 구조로부터 구성된다. 일 예에서, 패키징된 전자 디바이스(100)는, 다이 부착 패드(104) 및 하나 이상의 리드를 갖는 주 리드 프레임 구조뿐만 아니라, 도 11 및 12와 관련하여 아래에 설명되는 바와 같은 2차 리드 프레임 구조를 사용하여 구성된다. 도 1의 패키징된 전자 디바이스(100)는 주 리드 프레임 구조에서 다이 부착 패드(104)와 함께 원래 포함된 리드(106), 및 원래 2차 리드 프레임 구조의 부분인 2차 리드(108)를 포함한다. 패키징된 전자 디바이스(100)는, 예를 들어, 납땜에 의해 리드(108)에 연결된 전도성 포스트(109)를 포함한다.
일 예에서, 다이 부착 패드(104), 리드들(106 및 108), 및 전도성 포스트(109)는 전도성 금속, 예컨대, 구리이다. 다른 예에서, 구조들(104, 106, 108 및/또는 109)은 상이한 전도성 금속, 예컨대, 알루미늄일 수 있다. 일 예에서, 시작 주 리드 프레임은, 성형 전에 나중에 분리되는, 예시된 다이 부착 패드(104) 및 리드(106)를 포함하고, 2차 리드 프레임 구조는 리드(108)를 포함한다. 다른 예에서, 전도성 구조들(104, 106 및 108)은 캐리어, 예컨대, 접착 테이프 상에 배치된 개별 구조들이며, 패키징된 전자 디바이스(100)를 생성할 때 다이 부착 처리 및 다른 제조 단계들이 이어진다.
패키징된 전자 디바이스(100)는 하부 금속 층과 상부 금속 층 사이에서 연장되고 이들을 분리하는 아이솔레이터 층(112), 예컨대, 세라믹 층을 갖는 다층 기판(110)을 포함한다. 아이솔레이터 층(112)은 전기 절연체이다. 아이솔레이터 층(112)은 상부 제1 측(113)을 포함한다. 하부 금속 층은 아이솔레이터 층(112)의 하부 제2 측(115)에 연결된 전기 전도성 제1 부분(114)뿐만 아니라, 제2 측(115)에 연결된 전기 전도성 제2 부분(116)을 포함한다. 도 1-3의 예에서, 제1 부분(114)은 제2 부분(116)으로부터 전기 절연된다.
예시적인 기판(110)은 또한, 아이솔레이터 층(112)의 상부 제1 측(113)의 부분을 따라 연장되는 상부 금속 층(118)(때때로 본원에서 제1 금속 층으로 지칭됨)을 포함한다. 아이솔레이터 층(112)은 전도성 비아들을 포함하지 않고, 상부 제1 금속 층(118)이 하부 금속 층(114, 116)(때때로 본원에서 제2 금속 층으로 지칭됨)으로부터 전기 절연되도록 제1 및 제2 금속 층들을 서로 전기 절연한다. 일 예에서, 제1 및 제2 금속 층들은 구리를 포함한다. 다른 구현들에서, 알루미늄과 같은 상이한 전도성 금속들이 사용될 수 있거나, 전도성 금속 물질들의 조합들이 사용될 수 있다.
일 예에서, 제1 금속 층(118) 및 패터닝된 제2 금속 층(114, 116)은 하나 이상의 적합한 금속화 물질 및 프로세스, 예컨대, 직접 본딩된 구리(DBC), 활성 금속 본딩(AMB), 절연된 금속 기판(IMS) 처리, 직접 본딩된 알루미늄(DBA) 등을 사용하여 시작 아이솔레이터 층 기판(112)(예를 들어, 세라믹 물질) 상에 형성된다. 하부 금속 층들(114 및 116)의 금속 기판 피쳐들은 다이 레이아웃에 따라 식각, 도금, 또는 인쇄 기법들에 의해 패터닝될 수 있다. 전도성 금속 층들(114, 116 및 118)은 임의의 적합한 전기 전도성 물질, 예컨대, Cu, Ni, Pd, Ag, Au이거나 이를 포함할 수 있다. 일 예에서, 아이솔레이터 층(112)은 100 ㎛ 이상 및 약 300 ㎛ 이하의 (예를 들어, 도 1의 Z 방향을 따르는) 두께를 갖고, 제1 금속 층(118)은 50 ㎛ 이상 및 100 ㎛ 이하의 두께를 갖고, 제2 금속 층(114, 116)은 50 ㎛ 이상 및 100 ㎛ 이하의 두께를 갖는다.
패키징된 전자 디바이스(100)는 또한, 제1 반도체 다이(101) 및 제2 반도체 다이(102)의 측들을 에워싸는 패키지 구조(120)를 포함한다. 추가적으로, 패키지 구조(120)는 다이 부착 패드(104)의 부분들, 리드들(106 및 108)의 부분들, 및 기판(110)의 부분들을 에워싼다. 일 예에서, 패키지 구조(120)는 성형된 물질, 예컨대, 플라스틱이다. 다른 예에서, 세라믹 패키징 물질이 사용될 수 있다. 패키지 구조(120)는, 예를 들어, 리드들(106 및 108)의 바닥 부분들은 물론, 다이 부착 패드(104)의 바닥 부분이 호스트 인쇄 회로 보드(PCB, 도시되지 않음)에 납땜되는 것을 허용하기 위해, 이 피쳐들을 노출시킨다. 추가적으로, 예시된 예에서, 리드들(106, 108)의 측 부분들이 노출되지만, 모든 가능한 구현들의 엄격한 요건은 아니다. 도 2 및 3에 더 도시된 바와 같이, 예시적인 패키징된 전자 디바이스(100)는 4개의 측들 상에 디바이스 리드들을 갖는 QFN 스타일 패키지이다.
도 1을 다시 참조하면, 제1 반도체 다이(101)는 제1 반도체 다이(101)의 상부 측(124) 상에 또는 이를 따라 제1 콘택(121) 및 제2 콘택(122)을 포함한다. 콘택들(121 및 122)은 반도체 다이(101)의 측(124)의 외측 표면을 따라 노출된 전도성 피쳐들, 예컨대, 구리 또는 알루미늄 다이 패드들이다. 일 예에서, 콘택들(121 및 122)은 제조 동안 납땜 작동들을 용이하게 하기 위해 솔더(125), 예컨대, 솔더 범프이거나 이를 포함한다. 제1 반도체 다이(101)의 제2 콘택(122)은 기판(110)의 하부 측(126)을 따라 제2 금속 층의 제1 부분(114)에 납땜된다. 도 1에 도시된 단면에서, 제1 콘택(121)은 본드 와이어(127)에 의해 제1 리드(106)에 납땜된다. 일 예에서, 패키징된 전자 디바이스(100)의 다른 리드들(도시되지 않음)은 각각의 제1 및/또는 제2 반도체 다이들(101, 102)의 콘택들에 납땜된다. 이 예에서 제1 반도체 다이(101)는 제1 반도체 다이(101)의 하부 측(129) 상에 전도성 콘택(128)을 포함한다. 제1 반도체 다이(101)의 하부 측(129)은 때때로 본원에서 제1 측으로 지칭되고, 제1 반도체 다이(101)의 상부 측(124)은 때때로 본원에서 제1 반도체 다이(101)의 제2 측으로 지칭된다. 제1 측(129)은, 예를 들어, 전도성 콘택(128)을 다이 부착 패드(104)의 제1 측(130)에 납땜함으로써 다이 부착 패드(104)의 상부 제1 측(130)에 연결된다.
제2 반도체 다이(102)는, 상부 측(134) 상에서 또는 이를 따라 연장되는, 제1 콘택(131) 및 제2 콘택(132)을 포함한다. 제2 반도체 다이(102)는 또한, 다이 부착 패드(104)의 제1 측(130)에 (예를 들어, 납땜에 의해) 연결된 콘택(138)을 포함한다. 콘택(138)은 제2 반도체 다이(102)의 하부 측(139) 상에서 또는 이를 따라 연장된다. 제2 반도체 다이(102)의 하부 측(139)은 때때로 본원에서 제1 측으로 지칭되고, 제2 반도체 다이(102)의 상부 측(134)은 때때로 본원에서 제2 반도체 다이(102)의 제2 측으로 지칭된다. 도 1-3의 예에서, 제2 금속 층의 제1 부분(114)은 제1 반도체 다이(101)의 콘택(122)에 납땜되고, 제1 부분(114)은 또한, 제2 반도체 다이(102)의 콘택(131)에 납땜된다. 추가적으로, 제2 금속 층의 제2 부분(116)은 제2 반도체 다이(102)의 콘택(132)에 납땜된다.
다층 기판(110)은 제1 금속 층(118)의 노출된 부분에 의해 형성된 상부 제1 측(140)을 갖는다. 완성된 패키징된 전자 디바이스(100)는 상부 제1 측(141) 및 하부 제2 측(142)을 갖는다. 도 1 및 2에 도시된 바와 같이, 기판(110)의 제1 측(140)의 노출된 부분은 반도체 다이들(101 및/또는 102) 중 하나 또는 양쪽 모두에 의해 생성된 열에 대한 상부 열 제거 경로를 제공한다. 도 1 및 3에 도시된 바와 같이, 다이 부착 패드(104)의 하부 제2 측(144)은, 하나 또는 양쪽 모두의 반도체 다이들(101 및/또는 102)에서 또는 이들에 의해 생성되는 열에 대한 제2(하부) 열 제거 경로를 제공하기 위해, 패키징된 전자 디바이스(100)의 제2 측(142)을 따라 노출된다. 기판(110)의 하부 측(126)은 때때로 본원에서 기판(110)의 제2 측으로 지칭된다. 다이 부착 패드(104)의 제1 측(130)은 도 1-3의 예에서 제1 반도체 다이(101)의 콘택(128) 및 제2 반도체 다이(102)의 콘택(138)에 납땜된다.
도 1에 도시된 바와 같이, 제1 금속 층(118)은 예시적인 아이솔레이터 층(112)의 제1 측(113) 상에 형성되고, 제2 금속 층(114, 116)은 아이솔레이터 층(112)의 제2 측(115) 상에 형성된다. 일 예에서, 제2 금속 층(114, 116)은 패터닝된 금속 층, 예컨대, 구리이고, 제1 및 제2 부분들(114 및 116)의 피쳐들은 제1 및 제2 반도체 다이들(101, 102)의 특정 콘택들을 상호연결하도록 설계된다. 예시된 예에서, 제2 부분(116)은 또한, 제2 반도체 다이(102)의 콘택(132)을 리드(108)에 전기적으로 연결하기 위해, 전도성 포스트(109)에 연결된다(예를 들어, 납땜된다).
다이들(101 및 102) 및 기판(110)은, 제1 금속 층(118)에 의해 형성된 최상부 측 노출된 패드 및 최상부 측 상호연결부를 갖는 패키징된 전자 디바이스(100)를 제조하기 위해, 도 4-15와 관련하여 아래에 더 설명되는 바와 같이 리드프레임과 함께 별도로 제조되어 패키징 프로세스 내로 도입될 수 있다. 기판(110)은 최상부 측 냉각 경로를 위해 각각의 제1 및 제2 반도체 다이들(101 및 102)의 상부 제2 측들(124 및 134)로부터 양호한 열 경로를 제공한다. 추가적으로, 노출된 제1 금속 층(118)은 제2 금속 층(114, 116)으로부터 전기 절연된다. 이러한 전기 절연은 히트 싱크와 제1 금속 층(118) 사이에 전기 절연 열 계면 물질(TIM) 없이 제1 금속 층(118)의 제1 측(140)에 대한 외부 히트 싱크(도시되지 않음)의 연결(예를 들어, 접착)을 용이하게 하는 격리된 열 패드를 제공한다. 일 예에서, 기판(110)은 전기적 및 열적 콘택들 양쪽 모두를 이루기 위해 제1 및 제2 반도체 다이들(101 및 102)의 각각의 제2 측들(124, 134) 상에 납땜되거나 다른 방식으로 부착된다. 각각의 제1 및 제2 반도체 다이들(101, 102)의 하부 제1 측들(29 및 139)은 아래놓인 전도성 다이 부착 패드(104)에 대한 전기적 및 열적 콘택들 양쪽 모두를 이루기 위해 연결된다(예를 들어, 납땜된다).
아래에 설명되는 바와 같이, 하나 이상의 콘택(예를 들어, 콘택(121))은 호스트 PCB에 대한 그리고/또는 다이들 사이의 나머지 I/O 핀들 또는 다른 원하는 전기적 연결들을 위해 와이어 본딩된다. 예시적인 디바이스(100)는 4개의 측들 상에 외부적으로 접근가능한 리드들을 포함하지만, 모든 가능한 구현들의 엄격한 요건은 아니다. 일 예에서, 패키징된 전자 디바이스(100)는 도 1-3에 도시된 바와 같은 QFN 패키지 형상으로 성형된다. 다른 예들에서, 아래놓인 호스트 PCB로의 그리고 최상부 측 주변 또는 부착된 히트 싱크로의 열 제거를 용이하게 하기 위해 바닥 및 최상부 측 열 경로들을 갖는 다른 완성된 패키지 형상들이 제공될 수 있다. 일 구현에서, 패키징된 전자 디바이스(100)의 제2 반도체 다이(102)는 콘택(132)에 연결된 드레인 단자(예를 들어, 도 1에서 "D"로 표시됨) 및 콘택(131)에 연결된 소스 단자(예를 들어, 도 1에서 "S"로 표시됨)를 갖는 고전압 트랜지스터(예를 들어, 질화갈륨(GaN) FET)를 포함한다.
제2 금속 층의 제1 부분(114)은 트랜지스터 소스 단자를 제1 반도체 다이(101)의 콘택(122)에 전기적으로 연결한다. 이 예에서, 제1 반도체 다이(101)는 제2 반도체 다이(102)의 트랜지스터의 작동을 제어하기 위한 게이트 드라이버 회로부를 포함한다. 제1 반도체 다이(101)는 제2 측(124) 상의 콘택(122)과 하부 제1 측(129) 상의 콘택(128) 사이의 전기적 연결을 제공한다. 추가적으로, 제2 반도체 다이(102)는 상부 제2 측(134) 상의 콘택(131)과 하부 제1 측(139) 상의 콘택(138) 사이의 전기적 연결을 제공한다. 이 예에서, 다이 부착 패드(104)는 트랜지스터 소스 단자에 전기적으로 연결되고, 다이 부착 패드(104)의 하부 제2 측(144)은 호스트 PCB(도시되지 않음)의 접지 또는 다른 기준 전압 연결부에 납땜될 수 있다. 전기 소스 연결에 더하여, 다이 부착 패드(104)는 반도체 다이들(101 및 102)의 각각의 하부 제1 측들(129 및 139)로부터 멀리 그리고 아래놓인 호스트 PCB 구조 내로 열을 끌어들이기 위한 열 전도성 열 패드로서 작동한다. 이 예에서, 또한, 기판(110)의 제2 금속 층의 제2 부분(116)은 트랜지스터 드레인 단자(예를 들어, 제2 반도체 다이(102)의 콘택(132))로부터 전도성 포스트(109)를 통해 리드(108)로의 전기적 연결을 제공한다. 이러한 전기적 연결은 리드(108)를 대응하는 PCB 패드(도시되지 않음)에 납땜함으로써 호스트 PCB에 대한 트랜지스터 드레인 단자의 연결을 허용한다.
일 응용에서, 트랜지스터 드레인 단자는 소스 단자의 접지 또는 다른 기준 전압에 대한 고전압 신호들에 연결될 수 있다. 제1 금속 층(118)은 패키지 구조(120)의 제1 측(141)을 따라 노출된다. 아이솔레이터 층(112)은 전기 절연을 제공하기 위해 제1 금속 층(118)과 제2 금속 층(114, 116) 사이에서 연장되고 이들을 분리한다. 기판(110)의 제1 및 제2 금속 층들의 전기 절연은 유리하게, 제1 금속 층(118)에 대한 고전압의 인가를 방지하고, 전도성 히트 싱크 구조는 전기 절연 열 계면 물질을 요구하지 않고 기판(110)의 상부 제1 측(140)에 납땜되거나 다른 방식으로 부착될 수 있다. 이 예에서, 제2 금속 층(114, 116)은 제1 반도체 다이(101)의 콘택(122) 및 제2 반도체 다이(102)의 콘택들(131 및 132)에 납땜된다. 이러한 방식으로, 예시적인 기판(110)은 각각의 제1 및 제2 반도체 다이들(101 및 102)의 상부 제2 측들(124 및 134)로부터, 기판(110)을 통해, 도 1에서 상방으로, 패키징된 전자 디바이스(100)의 주변으로 또는 임의의 부착된 히트 싱크(도시되지 않음)로 열을 제거하기 위한 열 전달을 용이하게 한다. 도 1-3의 예의 패키지 구조(120)는 제1 반도체 다이(101) 및 제2 반도체 다이(102)뿐만 아니라, 다이 부착 패드(104)의 부분들, 기판(110) 및 디바이스 리드들(106, 108)의 부분들을 에워싼다.
이제 도 4-17을 참조하면, 도 4는 패키징된 전자 디바이스를 제조하기 위한 방법(400)을 도시하고, 도 5-15는 방법(400)에 따른 제조 처리를 겪는 예시적인 패키징된 전자 디바이스(100)를 도시한다. 도 4의 예에서, 하부 측 상의 패터닝된 금속 및 상부 측 상의 격리된 금속을 갖는 세라믹 기판이 401에서 제공된다. 도 5-7은 도 1과 관련하여 위에서 예시되고 설명된 바와 같은 기판(110)의 예를 도시하며, 이 기판은 도 4의 401에서 제공된다. 일 예에서, 기판(110)은, 예를 들어, 세라믹 또는 다른 아이솔레이터 기판(112)으로 시작하여 별도로 제조된다. 일 구현에서, 제1 금속 층(118) 및 패터닝된 제2 금속 층(114, 116)은, 401에서, DBC, AMB, IMS 및 DBA 처리 중 하나 이상을 사용하여 아이솔레이터 층(112) 상에 형성된다. 일 예에서, 기판(110)은 도 4에 도시된 바와 같이 프로세스(400)에 입력 구성요소로서 제공된다. 다른 가능한 구현에서, 기판(110)의 제조는 방법(400) 내에 포함된다. 도 6은 기판(110)의 상부 측(140)을 따라 아이솔레이터 층(112)의 상부 제1 측(113) 상에 형성된 대체로 균일한 제1 금속 층(118)을 갖는 기판(110)의 예시적인 상부 사시도를 도시한다. 도 5는 도 6 및 7의 선들(5-5)을 따라 취한 기판(110)의 측단면도를 도시한다. 이 예에서, 도 7은 기판(110)의 하부 제2 측(126)을 따라 아이솔레이터 층(112)의 하부 제2 측(115) 상에 형성된 제2 금속 층의 제1 부분(114) 및 제2 부분(116)의 예시적인 패터닝된 구리 구성을 도시한다.
방법(400)은, 도 4의 402에서, 임의의 포함된 2차 리드 및 다이 부착 패드의 상부 측들의 선택 부분들에 솔더를 도포하는 단계로 계속된다. 도 8은, 다이 부착 패드(104)의 상부 제1 측(130) 및 2차 리드(108)의 최상부 측의 특정 부분들에 솔더(802)를 도포하는 솔더 퇴적 프로세스(800)가 수행되는 일 예를 도시한다. 일 예에서, 실크 스크리닝 프로세스(800)는, 402에서, 솔더 마스크(도시되지 않음)를 사용하여 솔더를 도포한다. 다른 예에서, 인쇄 프로세스(800)가, 402에서, 솔더를 도포한다.
그리고 404에서, 방법(400)은 다이 부착 패드 상에 제1 및 제2 반도체 다이들을 배치하는 단계로 계속된다. 도 9는, 각각의 제1 및 제2 반도체 다이들(101 및 102)의 하부 제1 측들(129 및 139)을 다이 부착 패드(104)의 상부 제1 측(130)에 부착하는 다이 부착 프로세스(900)가 수행되는 일 예를 도시한다. 일 예에서, 다이 부착 프로세스(900)는 도 10에 더 도시된 바와 같이 다이 부착 패드의 제1 측(130) 상의 미리 지정된 위치들에 반도체 다이들(101 및 102)을 위치시키기 위해 자동 픽 앤 플레이스 기계류(도시되지 않음)를 작동시키는 단계를 포함한다. 도 4의 405에서, 방법(400)은 2차 리드 상에 하나 이상의 전도성 포스트(예를 들어, 구리)를 배치하는 단계를 더 포함한다. 도 10은, 전도성 포스트(109)를 2차 리드(108)의 상부 측의 미리 지정된 위치 상에 배치하는 전도성 포스트 배치 프로세스(1000)가 수행되는 일 예를 예시한다. 임의의 적합한 배치 프로세스(1000), 예컨대, 적합한 기계류(도시되지 않음)를 사용하는 자동화된 픽 앤 플레이스 프로세스가 사용될 수 있다. 도 16과 관련하여 아래에 설명되는 바와 같이, 다른 구현에서, 405에서의 구리 포스트 배치가 방법(400)으로부터 생략될 수 있다.
방법(400)은, 도 4의 406에서, 반도체 다이 콘택들을 다이 부착 패드에 납땜하고 임의의 포함된 전도성 포스트들을 2차 리드의 상부 부분에 납땜하기 위해 솔더를 리플로우하는 단계로 계속된다. 도 11 및 12는, 각각의 제1 및 제2 다이들(101 및 102)의 하부 측들(129 및 139) 상의 콘택들을 다이 부착 패드(104)의 제1 측(130)에 납땜하기 위해, 그리고 도 12에 도시된 바와 같이 하나 이상의 구리 포스트(109)를 2차 리드(108)의 상부 부분에 납땜하기 위해, 미리 배치된 솔더를 리플로우하는 열 리플로우 프로세스(1100)가 도 11에서 수행되는 일 예를 도시한다. 일 예에서, 다수의 구리 포스트들(109)은 도 8에 도시된 바와 같이 다수의 연관된 2차 리드들(108)을 갖는 2차 리드 프레임 부분에 납땜된다.
방법(400)은, 도 4의 408 및 410에서, 기판(110)을 반도체 다이들 및 임의의 포함된 전도성 포스트에 부착하는 단계로 계속된다. 408에서, 방법(400)은 세라믹 기판의 하부 측을 임의의 포함된 전도성 포스트들 및 제1 및 제2 반도체 다이들의 상부 측들 상에 배치하는 단계를 포함한다. 도 13은, 기판(110)의 제2 측(126)의 제2 금속 층(114, 116)을 제1 반도체 다이(101)의 제2 측(124) 상에 그리고 제2 반도체 다이(102)의 제2 측(134) 상에 배치하는 배치 프로세스(1300)가 수행되는 일 예를 도시한다. 일 예에서, 전도성 포스트(109)의 최상부 측에는 솔더(125)가 제공되고, 제1 및 제2 반도체 다이들(101 및 102)은 도 13에 도시된 바와 같이 각각의 상부 제2 측들(124 및 134)의 대응하는 콘택들(121, 122, 131 및 132) 상에 형성된 솔더 범프들(125)을 포함한다. 다른 예에서, 실크 스크리닝, 인쇄 또는 다른 솔더 도포 처리는 도 13에 도시된 바와 같이 솔더(125)를 도포하기 위해 기판 배치 전에 수행된다. 이 예에서, 배치 프로세스(1300)는 또한, 도 14에 도시된 바와 같이 전도성 포스트(109)의 최상부 표면 상에 제2 부분(116)의 하부 측(126)의 부분을 배치한다.
또한, 도 14 및 15를 참조하면, 방법(400)은, 도 4의 410에서, 기판의 제2 금속 층을 반도체 다이들 및 전도성 포스트와 접합하기 위해 솔더를 리플로우하는 단계로 계속된다. 도 14는, 제2 금속 층의 하부 제2 측(126)을 각각의 반도체 다이들(101 및 102)의 콘택들(122, 131 및 132)에 접합하기 위해 솔더(125)를 리플로우하는 열 리플로우 프로세스(1400)가 수행되는 일 예를 예시한다. 프로세스(1400)는 또한, 제2 금속 층의 제2 부분(116)을 전도성 포스트(109)의 최상부 측에 납땜하여, 도 5에 도시된 바와 같이 부분적으로 완성된 디바이스(100)를 남긴다.
방법(400)은, 도 4의 412에서, 와이어 본딩 단계로 계속된다. 도 16은, 하나 이상의 본드 와이어(127)를 미리 지정된 콘택들 및/또는 리드들 사이에 부착하는 와이어 본딩 프로세스(1600)가 수행되는 일 예를 도시한다. 도 16의 예시적인 단면도는 제1 단부가 제1 반도체 다이(101)의 콘택(121)에 납땜되고 제2 단부가 리드(106)에 납땜된 하나의 예시적인 본드 와이어(127)를 도시한다. 일 예에서, 와이어 본딩 프로세스(1600)는, 다이들(101 및 102)의 콘택들 사이에, 다이들 중 하나와 리드 사이에, 또는 이들의 조합들에 다수의 본드 와이어 연결들을 생성한다. 위에서 설명된 일 예에서, 제1 반도체 다이(101)는, 드라이버 회로부를 외부 호스트 회로(미도시)와 인터페이싱하기 위해, 패키징된 전자 디바이스(100)의 대응하는 리드들에 납땜된 다양한 콘택들을 갖는 드라이버 회로부를 포함하고, 특정 구현들은, 임의의 포함된 추가적인 반도체 다이들의 연관된 콘택들로의 또는 이들 사이의 대응하는 본드 와이어 연결들(미도시)을 갖는 2개 초과의 반도체 다이들을 포함할 수 있다.
방법(400)은, 도 4의 414에서, 패키지 구조를 형성하기 위해 성형 단계로 계속된다. 도 17은, 제1 반도체 다이(101) 및 제2 반도체 다이(102)를 에워싸는 예시적인 성형된 패키지 구조(120)를 형성하는 성형 프로세스(1700)가 수행되는 일 예를 도시한다. 일 예에서, 패키지 구조(120)는 기판(110)의 제1 측(140)의 제1 금속 층(118)을 노출시키는 제1 측(141), 및 다이 부착 패드(104)의 제2 측(144)을 노출시키는 하부 제2 측(142)을 포함한다. 위에서 설명된 바와 같이, 도 1 및 17의 결과적인 패키징된 전자 디바이스(100)는, 하나 또는 양쪽 모두의 반도체 다이들(101 및 102)에 스위칭 전력 공급부들 및 연관된 전력 트랜지스터들을 포함하는, 다양한 상이한 반도체 회로 유형들에 대해 개선된 전력 밀도 및 에너지 효율을 용이하게 하기 위해 현재의 최상부 및 바닥 측 냉각 경로들을 제공한다.
도 18은, 도 1의 디바이스(100)와 관련하여 위에서 설명된 바와 같은 피쳐들을 포함하는 다른 예시적인 패키징된 전자 디바이스(1800)의 측단면도를 도시한다. 패키징된 전자 디바이스(100)와 달리, 도 18의 패키징된 전자 디바이스(1800)는 위에서 설명된 리드(108) 또는 전도성 포스트(109)를 포함하지 않는다. 대신에, 디바이스(1800)에서의 드레인 연결이, 패키징된 전자 디바이스(1800)의 바닥 측(142)까지 연장되는 성형된 클립 리드(1708)에 의해 형성되고, 기판(110)의 제2 금속 층의 제2 부분(116)에 직접 납땜된 각진 부분을 포함한다. 예시적인 패키징된 전자 디바이스(1800)는, 405에서의 구리 포스트들의 배치가 생략된, 위의 도 4의 예시적인 방법(400)을 사용하여 제조될 수 있다.
예시적인 패키징된 전자 디바이스들(100 및 1800) 및 예시적인 방법(400)은, 다이 최상부 측 상의 다수의 노드들을 갖는 콘택 또는 패드 레이아웃들을 갖는 횡형 FET들 또는 다른 반도체 다이들을 포함하는 패키징된 디바이스들에서 단방향 패키지 냉각(예를 들어, 최상부 측 및 바닥 측 냉각)을 용이하게 하기 위한 해결책들을 제공한다. 설명된 개념들은 콤팩트한 양면 냉각을 용이하게 하는 격리된 기판 구조(110)를 채용하고, 예시된 기법들은 다이 부착을 위한 표준 리드 프레임들 및 최상부 측 상호연결을 위한 절연된 기판과 조합하여 사용될 수 있다. 예시된 예는 최종 표준 QFN 패키지 형태를 갖는 패키징된 전자 디바이스(100, 1800)를 제공하기 위한 구현들을 도시한다. 양면 냉각을 통한 개선된 열 관리는 트랜지스터 접합 온도를 낮추는 것을 돕고, 디바이스 신뢰성을 개선할 수 있고 전력 밀도를 증가시키는 것을 도울 수 있다. 양면 냉각 기법은 트랜지스터의 열 저항 네트워크를 병렬 경로들의 2개로 분할하고, 주변 열 저항에 대한 감소된 접합(예를 들어, Rtheta,j-a)은 패키지의 더 높은 전력 용량 및/또는 더 낮은 접합 온도를 용이하게 한다.
상기 예들은 설명의 다양한 양상들의 몇몇 가능한 구현들을 예시할 뿐이며, 본 명세서 및 첨부 도면들을 읽고 이해할 때 관련 기술분야의 통상의 기술자들에게 등가의 변경들 및/또는 수정들이 발생할 것이다. 청구항들의 범위 내에서, 설명된 예들에서 수정들이 가능하고, 다른 구현들이 가능하다.

Claims (20)

  1. 패키징된 전자 디바이스로서,
    제1 측 및 대향하는 제2 측을 포함하는 다이 부착 패드;
    상기 다이 부착 패드의 상기 제1 측에 연결된 제1 측, 및 대향하는 제2 측을 포함하는 제1 반도체 다이 - 상기 제1 반도체 다이의 상기 제2 측은 제1 콘택 및 제2 콘택을 포함함 -;
    상기 다이 부착 패드의 상기 제1 측에 연결된 제1 측, 및 대향하는 제2 측을 포함하는 제2 반도체 다이 - 상기 제2 반도체 다이의 상기 제2 측은 제1 콘택 및 제2 콘택을 포함함 -;
    기판 - 상기 기판은:
    제1 측 및 대향하는 제2 측을 포함하는 세라믹 층,
    상기 세라믹 층의 상기 제1 측 상에 형성된 제1 금속 층, 및
    상기 세라믹 층의 상기 제2 측 상에 형성된 제2 금속 층 - 상기 제2 금속 층은 상기 제1 반도체 다이의 상기 제2 측에 연결되고, 상기 제2 금속 층은 상기 제2 반도체 다이의 상기 제2 측에 연결되고, 상기 제2 금속 층은 상기 제1 금속 층과 전기 절연됨 - 을 포함함 -; 및
    상기 제1 반도체 다이, 상기 제2 반도체 다이, 상기 다이 부착 패드의 부분, 및 상기 기판의 부분을 에워싸는 패키지 구조 - 상기 패키지 구조는:
    상기 기판의 상기 제1 금속 층의 부분을 노출시키는 제1 측, 및
    상기 다이 부착 패드의 상기 제2 측의 부분을 노출시키는 제2 측을 포함함 - 를 포함하는, 패키징된 전자 디바이스.
  2. 제1항에 있어서,
    상기 제2 금속 층은 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분으로부터 전기 절연되는, 패키징된 전자 디바이스.
  3. 제2항에 있어서,
    상기 제2 금속 층의 상기 제1 부분은 상기 제1 반도체 다이의 상기 제2 측의 콘택을 상기 제2 반도체 다이의 상기 제2 측의 제1 콘택에 전기적으로 연결하고;
    상기 제2 금속 층의 상기 제2 부분은 상기 제2 반도체 다이의 제2 콘택에 연결되는, 패키징된 전자 디바이스.
  4. 제3항에 있어서,
    상기 제2 금속 층의 상기 제2 부분에 연결되는 리드를 더 포함하고; 상기 패키지 구조의 상기 제2 측은 상기 리드의 부분을 노출시키는, 패키징된 전자 디바이스.
  5. 제2항에 있어서,
    상기 제2 금속 층의 상기 제2 부분에 연결되는 리드를 더 포함하고; 상기 패키지 구조의 상기 제2 측은 상기 리드의 부분을 노출시키는, 패키징된 전자 디바이스.
  6. 제2항에 있어서,
    상기 제1 금속 층 및 상기 제2 금속 층은 구리를 포함하는, 패키징된 전자 디바이스.
  7. 제1항에 있어서,
    상기 제1 금속 층 및 상기 제2 금속 층은 구리를 포함하는, 패키징된 전자 디바이스.
  8. 패키징된 전자 디바이스로서,
    제1 반도체 다이 및 제2 반도체 다이를 에워싸는 패키지 구조 - 상기 패키지 구조는 제1 측 및 대향하는 제2 측을 포함함 -;
    상기 제1 반도체 다이 및 상기 제2 반도체 다이 중 하나의 반도체 다이의 콘택에 납땜된 제1 측, 및 상기 패키지 구조의 상기 제2 측을 따라 노출된 대향하는 제2 측을 포함하는 다이 부착 패드; 및
    기판 - 상기 기판은:
    상기 패키지 구조의 상기 제1 측을 따라 노출된 제1 금속 층,
    상기 제1 반도체 다이의 콘택 및 상기 제2 반도체 다이의 콘택에 납땜된 제2 금속 층, 및
    상기 제1 금속 층과 상기 제2 금속 층 사이에서 연장되고 이들을 분리하는 아이솔레이터 층을 포함함 - 을 포함하는, 패키징된 전자 디바이스.
  9. 제8항에 있어서,
    상기 제2 금속 층은 상기 제1 금속 층으로부터 전기 절연되는, 패키징된 전자 디바이스.
  10. 제9항에 있어서,
    상기 아이솔레이터 층은 세라믹 물질을 포함하는, 패키징된 전자 디바이스.
  11. 제9항에 있어서,
    상기 다이 부착 패드의 상기 제2 측은 상기 제1 반도체 다이의 콘택 및 상기 제2 반도체 다이의 콘택에 납땜되는, 패키징된 전자 디바이스.
  12. 제9항에 있어서,
    상기 제2 금속 층은 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분으로부터 전기 절연되는, 패키징된 전자 디바이스.
  13. 제8항에 있어서,
    상기 제2 금속 층은 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분으로부터 전기 절연되는, 패키징된 전자 디바이스.
  14. 제13항에 있어서,
    상기 제2 금속 층의 상기 제1 부분은 상기 제1 반도체 다이의 콘택에 납땜되고;
    상기 제2 금속 층의 상기 제1 부분은 상기 제2 반도체 다이의 콘택에 납땜되고;
    상기 제2 금속 층의 상기 제2 부분은 상기 제2 반도체 다이의 콘택에 납땜되는, 패키징된 전자 디바이스.
  15. 제14항에 있어서,
    상기 제2 금속 층의 상기 제2 부분에 연결되는 리드를 더 포함하고, 상기 리드는 상기 패키지 구조의 상기 제2 측을 따라 노출되는, 패키징된 전자 디바이스.
  16. 제8항에 있어서,
    상기 제2 금속 층의 상기 제2 부분에 연결되는 리드를 더 포함하고, 상기 리드는 상기 패키지 구조의 상기 제2 측을 따라 노출되는, 패키징된 전자 디바이스.
  17. 방법으로서,
    제1 반도체 다이의 제1 측을 다이 부착 패드의 제1 측에 부착하는 단계;
    제2 반도체 다이의 제1 측을 상기 다이 부착 패드의 상기 제1 측에 부착하는 단계;
    기판의 제2 측의 제2 금속 층을 상기 제1 반도체 다이의 제2 측 및 상기 제2 반도체 다이의 제2 측에 부착하는 단계; 및
    상기 제1 반도체 다이 및 제2 반도체 다이를 에워싸는 패키지 구조를 형성하는 단계 - 상기 패키지 구조는 상기 기판의 제1 측의 제1 금속 층을 노출시키는 제1 측, 및 상기 다이 부착 패드의 제2 측을 노출시키는 제2 측을 포함함 - 를 포함하는, 방법.
  18. 제17항에 있어서,
    상기 기판의 상기 제2 측의 상기 제2 금속 층을 리드에 부착하는 단계를 더 포함하는, 방법.
  19. 제18항에 있어서,
    상기 기판의 상기 제2 측의 상기 제2 금속 층을 상기 리드에 부착하는 단계는:
    전도성 포스트를 상기 리드에 부착하는 단계; 및
    상기 기판의 상기 제2 측의 상기 제2 금속 층을 상기 전도성 포스트에 부착하는 단계를 포함하고,
    상기 패키지 구조의 상기 제2 측은 상기 리드의 부분을 노출시키는, 방법.
  20. 제17항에 있어서,
    상기 기판의 상기 제2 측의 상기 제2 금속 층을 상기 제1 반도체 다이의 상기 제2 측 및 상기 제2 반도체 다이의 상기 제2 측에 부착하는 단계는:
    상기 기판의 상기 제2 측의 상기 제2 금속 층을 상기 제1 반도체 다이의 상기 제2 측의 콘택에 납땜하는 단계,
    상기 기판의 상기 제2 측의 상기 제2 금속 층을 상기 제2 반도체 다이의 상기 제2 측의 콘택에 납땜하는 단계를 포함하는, 방법.
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