JP6922450B2 - 半導体モジュール - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 318
- 239000011347 resin Substances 0.000 claims description 21
- 229920005989 resin Polymers 0.000 claims description 21
- 238000007789 sealing Methods 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 230000005855 radiation Effects 0.000 claims description 7
- 230000017525 heat dissipation Effects 0.000 claims description 4
- 239000003507 refrigerant Substances 0.000 description 19
- 238000001816 cooling Methods 0.000 description 15
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 14
- 229910052802 copper Inorganic materials 0.000 description 14
- 239000010949 copper Substances 0.000 description 14
- 239000004020 conductor Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000000605 extraction Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000498 cooling water Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
- H01L2224/331—Disposition
- H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/33181—On opposite sides of the body
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Description
第1実施形態について説明する。本実施形態では、半導体モジュールが冷却機構を有するインバータを構成するものとして適用された場合を例に挙げて説明する。まず、図1〜図3を用いて、本実施形態にかかる半導体モジュールについて説明する。
第2実施形態について説明する。本実施形態は、第1実施形態に対して半導体モジュール4の断面構造を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
第3実施形態について説明する。本実施形態は、第1、第2実施形態に対して放熱構造等を変更したものであり、その他については第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。ここでは、第2実施形態の構造に対して本実施形態の構造を適用する場合について説明するが、第1実施形態の構造についても同様である。
第4実施形態について説明する。本実施形態は、第1〜第3実施形態に対して放熱板10の構造を変更したものであり、その他については第1〜第3実施形態と同様であるため、第1〜第3実施形態と異なる部分についてのみ説明する。ここでは、第3実施形態の構造に対して本実施形態の構造を適用する場合について説明するが、第1、第2実施形態の構造についても同様である。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
6 IGBT
8、8a、8b 半導体チップ
11、11a、11b ゲート端子
12 封止樹脂部
15 接続部
N 負極端子
O 出力端子
P 正極端子
Claims (10)
- 表面および裏面を有し、第1上アームを構成する半導体パワー素子(6)が形成された第1半導体チップ(8a)、および、前記第1上アームに直列接続される第1下アームを構成する半導体パワー素子が形成された第2半導体チップ(8b)と、
表面および裏面を有し、第2上アームを構成すると共に前記第1上アームと並列接続される半導体パワー素子が形成された第3半導体チップ(8a)、および、前記第2上アームに直列接続される第2下アームを構成すると共に前記第1下アームと並列接続される半導体パワー素子が形成された第4半導体チップ(8b)と、
前記第1半導体チップの裏面側に接続される第1正極端子(P)と、 前記第3半導体チップの裏面側に接続される第2正極端子(P)と、
前記第2半導体チップの表面側および第4半導体チップの表面側に接続される負極端子(N)と、
前記第1半導体チップの表面側および前記第2半導体チップの裏面側に接続されると共に、前記第3半導体チップの表面側および前記第4半導体チップの裏面側に接続される出力端子(O)と、
前記第1〜第4半導体チップを覆うと共に、少なくとも前記第1、第2正極端子のうちの前記第1、第3半導体チップ側の一面と前記負極端子のうち前記第2、第4半導体チップ側の一面および前記出力端子のうち前記第1〜第4半導体チップ側の一面を覆う封止樹脂部(12)と、を有し、
前記第1半導体チップと前記第2半導体チップとが隣り合って配置されていると共に前記第3半導体チップと前記第4半導体チップが隣り合って配置され、前記第2半導体チップと前記第4半導体チップとが隣り合って配置されると共に前記第1半導体チップと前記第3半導体チップとの間に挟まれて配置されており、
前記第1、第3半導体チップの表面および裏面に対して前記第2、第4半導体チップの表面および裏面が逆向きとされて配置され、
前記第1正極端子と前記第2正極端子の間に前記負極端子が配置されると共に、前記第1〜第4半導体チップに対して前記第1、第2正極端子および前記負極端子の反対側に1つの共通端子で構成された前記出力端子が配置され、
1つの共通端子とされた前記出力端子に対して、前記第1、第3半導体チップの表面側が金属ブロック(9a)を介して接続されていると共に、前記第2、第4半導体チップの裏面側が直接接続されており、
さらに、前記負極端子が1つの共通端子で構成され、該負極端子に対して前記第2半導体チップの表面側および前記第4半導体チップの表面側が金属ブロック(9b)を介して接続されている、半導体モジュール。 - 前記第1、第2正極端子および前記負極端子が第1絶縁膜(13)を介して配置される第1放熱板(10、10a)と、
前記出力端子が第2絶縁膜(13)を介して配置される第2放熱板(10、10b)と、を有している請求項1に記載の半導体モジュール。 - 前記第1放熱板は、前記第1、第2正極端子および前記負極端子と同一パターンとされており、
前記第2放熱板は、前記出力端子と同一パターンとされている請求項2に記載の半導体モジュール。 - 表面および裏面を有し、第1上アームを構成する半導体パワー素子(6)が形成された第1半導体チップ(8a)、および、前記第1上アームに直列接続される第1下アームを構成する半導体パワー素子が形成された第2半導体チップ(8b)と、
表面および裏面を有し、第2上アームを構成すると共に前記第1上アームと並列接続される半導体パワー素子が形成された第3半導体チップ(8a)、および、前記第2上アームに直列接続される第2下アームを構成すると共に前記第1下アームと並列接続される半導体パワー素子が形成された第4半導体チップ(8b)と、を有し、
前記第1、第3半導体チップの表面および裏面に対して前記第2、第4半導体チップの表面および裏面が同じ向きに揃えて配置されており、
さらに、前記第1半導体チップの裏面側に接続される第1正極端子(P)と、
前記第3半導体チップの裏面側に接続される第2正極端子(P)と、
前記第2半導体チップの表面側と金属ブロック(9b)を介して接続されていると共に、前記第4半導体チップの表面側と金属ブロック(9b)を介して接続され、1つの共通端子で構成された負極端子(N)と、
前記第1半導体チップの表面側に金属ブロック(9a)を介して接続される第1接続板(C)と、
前記第3半導体チップの表面側に金属ブロック(9a)を介して接続される第2接続板(C)と、
前記第1接続板に第1接続部(15)を介して接続されると共に前記第2半導体チップの裏面側に直接接続され、かつ、前記第2接続板に第2接続部(15)を介して接続されると共に前記第4半導体チップの裏面側に直接接続された1つの共通端子で構成された出力端子(O)と、
前記第1〜第4半導体チップを覆うと共に、少なくとも前記第1、第2正極端子のうちの前記第1、第3半導体チップ側の一面と前記負極端子のうち前記第2、第4半導体チップ側の一面および前記出力端子のうち前記第1〜第4半導体チップ側の一面を覆う封止樹脂部(12)と、を有し
前記第1半導体チップと前記第2半導体チップとが隣り合って配置されていると共に前記第3半導体チップと前記第4半導体チップが隣り合って配置され、前記第2半導体チップと前記第4半導体チップとが隣り合って配置されると共に前記第1半導体チップと前記第3半導体チップとの間に挟まれて配置されており、
前記第1正極端子と前記第2正極端子の間に前記出力端子が配置されると共に、前記負極端子が前記第2、第4半導体チップを介して前記出力端子と反対側に配置されている、半導体モジュール。 - 前記第1、第2正極端子および前記出力端子が第1絶縁膜(13)を介して配置される第1放熱板(10、10a)と、
前記負極端子および前記第1、第2接続板が第2絶縁膜(13)を介して配置される第2放熱板(10、10b)と、を有している請求項4に記載の半導体モジュール。 - 前記第1放熱板は、前記第1、第2正極端子および前記出力端子と同一パターンとされており、
前記第2放熱板は、前記負極端子および前記第1、第2接続板と同一パターンとされている請求項5に記載の半導体モジュール。 - 前記封止樹脂部に対して、前記第1、第2正極端子および前記負極端子が同方向に引き出されており、前記出力端子が前記第1、第2正極端子および前記負極端子と逆方向に引き出されている請求項1ないし6のいずれか1つに記載の半導体モジュール。
- 前記封止樹脂部に対して、前記第1、第2正極端子および前記負極端子と前記出力端子が同方向に引き出されている請求項1ないし6のいずれか1つに記載の半導体モジュール。
- 前記出力端子は前記封止樹脂部から引き出される引出部が1つのみ備えられている請求項7または8に記載の半導体モジュール。
- 表面および裏面を有し、第1上アームを構成する半導体パワー素子(6)が形成された第1半導体チップ(8a)、および、前記第1上アームに直列接続される第1下アームを構成する半導体パワー素子が形成された第2半導体チップ(8b)と、
表面および裏面を有し、第2上アームを構成すると共に前記第1上アームと並列接続される半導体パワー素子が形成された第3半導体チップ(8a)、および、前記第2上アームに直列接続される第2下アームを構成すると共に前記第1下アームと並列接続される半導体パワー素子が形成された第4半導体チップ(8b)と、
前記第1半導体チップの裏面側および前記第3半導体チップの裏面側に接続された1つの共通端子で構成された正極端子(P)と、
前記第2半導体チップの表面側に金属ブロック(9b)を介して接続される第1負極端子(N)と、
前記第4半導体チップの表面側に金属ブロック(9b)を介して接続される第2負極端子(N)と、
前記第1半導体チップの表面側と金属ブロック(9a)を介して接続されていると共に前記第2半導体チップの裏面側に直接接続され、かつ、前記第3半導体チップの表面側と金属ブロック(9a)を介して接続されていると共に前記第4半導体チップの裏面側に直接接続された1つの共通端子で構成された出力端子(O)と、
前記第1〜第4半導体チップを覆うと共に、少なくとも前記正極端子のうちの前記第1、第3半導体チップ側の一面と前記第1、第2負極端子のうち前記第2、第4半導体チップ側の一面および前記出力端子のうち前記第1〜第4半導体チップ側の一面を覆う封止樹脂部(12)と、を有し
前記第1半導体チップと前記第2半導体チップとが隣り合って配置されていると共に前記第3半導体チップと前記第4半導体チップが隣り合って配置され、前記第1半導体チップと前記第3半導体チップとが隣り合って配置されると共に前記第2半導体チップと前記第4半導体チップとの間に挟まれて配置されている半導体モジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017113655A JP6922450B2 (ja) | 2017-06-08 | 2017-06-08 | 半導体モジュール |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017113655A JP6922450B2 (ja) | 2017-06-08 | 2017-06-08 | 半導体モジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018207044A JP2018207044A (ja) | 2018-12-27 |
JP6922450B2 true JP6922450B2 (ja) | 2021-08-18 |
Family
ID=64957402
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017113655A Active JP6922450B2 (ja) | 2017-06-08 | 2017-06-08 | 半導体モジュール |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6922450B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7156105B2 (ja) * | 2019-03-11 | 2022-10-19 | 株式会社デンソー | 半導体モジュール |
JP2021177519A (ja) | 2020-05-08 | 2021-11-11 | 株式会社東芝 | 半導体装置 |
CN117480605A (zh) * | 2021-06-14 | 2024-01-30 | 罗姆股份有限公司 | 半导体装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002343911A (ja) * | 2001-05-16 | 2002-11-29 | Hitachi Metals Ltd | 基 板 |
JP4385324B2 (ja) * | 2004-06-24 | 2009-12-16 | 富士電機システムズ株式会社 | 半導体モジュールおよびその製造方法 |
JP4532303B2 (ja) * | 2005-02-08 | 2010-08-25 | トヨタ自動車株式会社 | 半導体モジュール |
JP4603956B2 (ja) * | 2005-08-26 | 2010-12-22 | 日立オートモティブシステムズ株式会社 | 電力変換装置 |
DE112009000447B4 (de) * | 2008-04-09 | 2016-07-14 | Fuji Electric Co., Ltd. | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
JP5768643B2 (ja) * | 2011-10-04 | 2015-08-26 | 株式会社デンソー | 半導体装置およびその製造方法 |
JP2013105882A (ja) * | 2011-11-14 | 2013-05-30 | Denso Corp | 半導体モジュール |
JP6488390B2 (ja) * | 2015-08-26 | 2019-03-20 | 日立オートモティブシステムズ株式会社 | 構造体 |
-
2017
- 2017-06-08 JP JP2017113655A patent/JP6922450B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018207044A (ja) | 2018-12-27 |
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JP2021132111A (ja) | 半導体モジュール |
Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210325 |
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